JP2017045953A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】フローティングゲートを有する不揮発性半導体記憶装置の特性を向上させる。【解決手段】メモリ領域１Ａに、距離Ｄ１離間して配置された一対のフローティングゲートＦＧと、一対のフローティングゲートＦＧ上にそれぞれ配置された一対のスペーサ絶縁膜（ＳＰ１、ＳＰ２）を設ける。また、モニタ領域２Ａに、距離Ｄ２離間して配置された一対のフローティングゲートＦＧと、一対のフローティングゲートＦＧ上にそれぞれ配置された一対のスペーサ絶縁膜（ＳＰ１、ＳＰ２）を設ける。そして、距離Ｄ２は、距離Ｄ１より小さい。このように、モニタ領域２ＡのフローティングゲートＦＧ間を狭くすることで、モニタ領域２ＡのフローティングゲートＦＧの側面部に、裾引き部ＴＲを設けることができる。そして、この裾引き部ＴＲを確認することで、メモリ領域のフローティングゲートＦＧの形状を把握することができる。【選択図】図２３

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、フローティングゲートを有する半導体装置およびその製造方法に関する。
電源を切ったとしても記憶データの保持が可能である半導体装置（不揮発性半導体記憶装置）として、フローティングゲートを有する半導体装置が知られている。このような半導体装置は、フローティングゲートに対する電荷の蓄積・放出を行うことで、記憶データの書き込み・消去を行うことができる。
例えば、特許文献１（特開２００８−２５１８２５号公報）には、フローティングゲートと、その上に形成されたＮＳＧスペーサとを有する不揮発性半導体記憶装置が開示されている。
特開２００８−２５１８２５号公報
本発明者は、上記のような不揮発性半導体記憶装置の研究開発に従事しており、その特性の向上および特性の評価方法についての検討を行っている。特に、フローティングゲート上に形成されたスペーサは、フローティングゲートとなる導電性膜を加工する際のマスクとなる。このように、フローティングゲートはスペーサの下に隠れた形状となるため、フローティングゲートの形状を確認することが困難である。
このフローティングゲートは、電荷の蓄積・放出を行う箇所であり、記憶データの書き込み特性や消去特性に深くかかわる重要な部位であるため、フローティングゲートの形状を定常的にモニタすることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、メモリ領域に、第１距離離間して配置された一対のフローティングゲートと、一対のフローティングゲート上にそれぞれ配置された一対のスペーサ絶縁膜を有する。また、モニタ領域に、第２距離離間して配置された一対のフローティングゲートと、一対のフローティングゲート上にそれぞれ配置された一対のスペーサ絶縁膜を有する。そして、第２距離は、第１距離より小さい。
本願において開示される一実施の形態に示される半導体装置の製造方法は、メモリ領域の、第１距離離間して配置された一対のスペーサ絶縁膜と、モニタ領域の、第２距離離間して配置された一対のスペーサ絶縁膜と、をマスクとして、下層の導電性膜をエッチングする工程を有する。これにより、メモリ領域に、一対のフローティングゲートを形成し、モニタ領域に、一対のフローティングゲートを形成する。そして、第２距離は、第１距離より小さい。
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置のメモリ領域の断面図である。 実施の形態１の半導体装置のメモリ領域の平面図である。 実施の形態１の導体装置のモニタ領域の断面図である。 実施の形態１の半導体装置のモニタ領域の平面図である。 フローティングゲート近傍の拡大図である。 ウエハの上面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２６に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２７に続く半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２８に続く半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置のモニタ領域の断面図である。 実施の形態４の半導体装置のモニタ領域の断面図および平面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。本実施の形態の半導体装置は、フローティングゲートを有する不揮発性半導体記憶装置である。
［構造説明］
本実施の形態の半導体装置は、フローティングゲートを有するメモリセルが形成されるメモリ領域１Ａと、フローティングゲートを有するモニタパターンが形成されるモニタ領域２Ａと、を有する。
以下にメモリセルとモニタパターンを有する半導体装置の構造について説明するが、モニタパターンは、フローティングゲートの構成以外はメモリセルの構成と同様である。即ち、モニタパターンは、メモリセルの各構成部と、同層の構成部、即ち、同じ材料、同じ工程で形成された構成部よりなる。このため、モニタパターンの構成については、メモリセルの構成と対応する箇所には、メモリセルと対応する符号を付け、異なる箇所（フローティングゲート）についてのみ、詳細に説明する。
図１は、本実施の形態の半導体装置のメモリ領域の断面図であり、図２は、本実施の形態の半導体装置のメモリ領域の平面図である。図３は、本実施の形態の半導体装置のモニタ領域の断面図であり、図４は、本実施の形態の半導体装置のモニタ領域の平面図である。例えば、図１は、図２のＡ−Ａ断面に対応し、図３は、図４のＢ−Ｂ断面に対応する。
図１においては、４個のメモリセルを示す。図１の４個のメモリセルを、左側から、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とする。例えば、点線で囲まれた部分（１個のメモリセル、１Ｃｅｌｌ）に、１ビットデータを記憶することができる。点線で囲まれたメモリセルＭＣ３の各構成部と、メモリセルＭＣ４の各構成部とはプラグ（導電性プラグ）ＰＧに対して対称に配置されている。そして、この２つのメモリセル（ＭＣ３、ＭＣ４）の各構成部と、２つのメモリセル（ＭＣ２、ＭＣ１）の各構成部は、図１の中央部のソース、ドレイン領域ＳＤに対して対称に配置されている。このように、メモリセルは、プラグＰＧ、または制御ゲート電極ＣＧ間のソース、ドレイン領域ＳＤ、に対して繰り返し配置されている。
次いで、図１の点線で囲まれたメモリセルＭＣ３を参照しながら、メモリセルの各構成部を説明する。
図示すように、１個のメモリセル（ＭＣ３）は、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）の上方に配置された制御ゲートＣＧと、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）の上方に配置され、制御ゲートＣＧと隣り合うフローティングゲートＦＧとを有する。例えば、制御ゲートＣＧおよびフローティングゲートＦＧは、それぞれ、シリコン膜よりなる。フローティングゲートＦＧの側面の上部は、尖っている。別の言い方をすれば、フローティングゲートＦＧの側面の上部近傍（上部角部）には、先鋭部（ティップ部）Ｔｉｐが設けられている。先鋭部Ｔｉｐの形状については、後述の製造工程の欄において詳細に説明する。また、制御ゲートＣＧの上部には、金属シリサイド膜ＳＩＬが形成されている。また、フローティングゲートＦＧ上には、スペーサ（スペーサ絶縁膜）ＳＰ１と、この上に配置されたスペーサ（スペーサ絶縁膜）ＳＰ２と、が配置されている。言い換えれば、フローティングゲートＦＧ上には、スペーサＳＰ１とスペーサＳＰ２の積層膜が配置されている。スペーサＳＰ１とスペーサＳＰ２の積層膜は、サイドウォール状である。なお、スペーサＳＰ１とスペーサＳＰ２の積層膜を指してスペーサ絶縁膜（ＳＰ１、ＳＰ２）という場合がある。
メモリセルは、さらに、フローティングゲートＦＧと半導体基板ＳＵＢ（ｐ型ウエルＰＷ）との間に配置されたゲート絶縁膜ＧＩを有する。ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜よりなる。また、メモリセルは、さらに、フローティングゲートＦＧと制御ゲートＣＧとの間に配置された、トンネル絶縁膜ＴＩＦを有する。トンネル絶縁膜ＴＩＦは、例えば、酸化シリコン膜よりなる。このトンネル絶縁膜ＴＩＦは、フローティングゲートＦＧ上のスペーサ絶縁膜（ＳＰ１、ＳＰ２）と制御ゲートＣＧとの間にも配置され、制御ゲートＣＧと半導体基板ＳＵＢ（ｐ型ウエルＰＷ）との間にも配置されている。即ち、トンネル絶縁膜ＴＩＦは、スペーサ絶縁膜（ＳＰ１、ＳＰ２）の側面と制御ゲートＣＧの側面との間から、フローティングゲートＦＧの側面と制御ゲートＣＧの側面との間を通り、制御ゲートＣＧの底面と半導体基板ＳＵＢ（ｐ型ウエルＰＷ）との間に延在するように配置されている。
メモリセルは、さらに、フローティングゲートＦＧおよび制御ゲートＣＧの合成パターンの側壁部に配置された、絶縁膜からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷ１、ＳＷ２を有する。また、メモリセルは、さらに、フローティングゲートＦＧおよび制御ゲートＣＧの合成パターンの両側の半導体基板ＳＵＢ（ｐ型ウエルＰＷ）中に配置されたソース、ドレイン領域ＳＤを有する。別の言い方をすれば、制御ゲートＣＧ側に、一方のソース、ドレイン領域が配置され、フローティングゲートＦＧ側に他方のソース、ドレイン領域が配置される。ソース、ドレイン領域ＳＤは、例えば、ｎ＋型半導体領域である。
制御ゲートＣＧ側に配置されるソース、ドレイン領域は、いわゆるＬＤＤ（Lightly doped Drain）型である。よって、ソース、ドレイン領域（ｎ＋型半導体領域、高濃度半導体領域）ＳＤの端部に、低濃度半導体領域（ｎ−型半導体領域）ＥＸが配置されている。別の言い方をすれば、側壁絶縁膜ＳＷ２の下の半導体基板ＳＵＢ（ｐ型ウエルＰＷ）中に、低濃度半導体領域（ｎ−型半導体領域）ＥＸが配置されている。
フローティングゲートＦＧ側に配置されるソース、ドレイン領域上は、プラグＰＧが配置されている。また、プラグＰＧの上部には、金属シリサイド膜ＳＩＬが形成されている。
なお、ここでは、フローティングゲートＦＧの下の半導体基板ＳＵＢ（ｐ型ウエルＰＷ）中に、ｐ型半導体領域ＰＲが配置されている。
プラグＰＧと制御ゲートＣＧとの間には、スペーサ絶縁膜（ＳＰ１、ＳＰ２）およびトンネル絶縁膜ＴＩＦが配置されている。このように、プラグＰＧと制御ゲートＣＧとの間に、スペーサ絶縁膜（ＳＰ１、ＳＰ２）を介在させることで、プラグＰＧと制御ゲートＣＧとの間を絶縁することができる。特に、プラグＰＧと制御ゲートＣＧの上部にそれぞれ金属シリサイド膜ＳＩＬを形成した場合であっても、金属シリサイド膜ＳＩＬ間のショートを防止することができる。
前述したように、メモリセルは、プラグＰＧ（ＣＧ間のソース、ドレイン領域ＳＤ）、またはＣＧ間のソース、ドレイン領域ＳＤ、に対して繰り返し配置されている。次いで、図２を参照しながら、メモリセルの各構成部の平面レイアウトについて説明する。図２は、４個のメモリセル領域の平面レイアウトを示す。
図２に示すように、メモリセルＭＣ３を構成するプラグＰＧおよび制御ゲートＣＧは、それぞれ、Ｙ方向に延在している。このプラグＰＧおよび制御ゲートＣＧの平面形状は、Ｙ方向に長辺を有する矩形状である。フローティングゲートＦＧは、Ｙ方向に長辺を有する矩形状であるが、複数のフローティングゲートＦＧが、Ｙ方向に素子分離領域ＳＴＩを介して配置されている。
そして、メモリセルＭＣ３を構成し、隣り合うフローティングゲートＦＧおよび制御ゲートＣＧと、メモリセルＭＣ４を構成し、隣り合うフローティングゲートＦＧおよび制御ゲートＣＧとは、プラグＰＧに対して対称に配置されている。また、メモリセルＭＣ３、ＭＣ４を構成するプラグＰＧ、フローティングゲートＦＧおよび制御ゲートＣＧと、メモリセルＭＣ２、ＭＣ１を構成するプラグＰＧ、フローティングゲートＦＧおよび制御ゲートＣＧとは、コンタクトプラグＣＴに対して対称に配置されている。コンタクトプラグＣＴは、制御ゲートＣＧ間のソース、ドレイン領域ＳＤ上に配置されている。
また、図２に示すように、Ｙ方向に延在するプラグＰＧを横切るようにＸ方向に延在する素子分離領域ＳＴＩが配置されている。素子分離領域ＳＴＩの平面形状は、Ｘ方向に長辺を有する矩形状である（図８参照）。また、Ｙ方向に延在する制御ゲートＣＧを横切るようにＸ方向に延在する素子分離領域ＳＴＩが配置されている。言い換えれば、プラグＰＧおよび制御ゲートＣＧは、素子分離領域ＳＴＩの上方に、Ｘ方向に延在する素子分離領域ＳＴＩを横切るようにＹ方向に配置されている。
また、別の見方をすれば、メモリ領域１Ａには、距離Ｄ１離間されて配置された一対のフローティングゲートＦＧと、その内側（距離Ｄ１の離間部）に配置された一対の制御ゲートＣＧと、が配置されている。そして、一対のフローティングゲートＦＧの外側には、一対のプラグＰＧが配置されている。なお、このプラグＰＧの下方には、ＦＧ側のソース、ドレイン領域ＳＤが配置され、また、一対の制御ゲートＣＧ間の下方には、ＣＧ側のソース、ドレイン領域ＳＤが配置されている。また、一対のフローティングゲートＦＧ上には、一対のスペーサ絶縁膜（ＳＰ１、ＳＰ２）が配置されている。
図３に示すように、１個のモニタパターンは、メモリセルと同じ構成部を有する。即ち、制御ゲートＣＧと、フローティングゲートＦＧと、プラグＰＧと、金属シリサイド膜ＳＩＬと、スペーサ絶縁膜（ＳＰ１、ＳＰ２）と、側壁絶縁膜ＳＷ１、ＳＷ２と、ゲート絶縁膜ＧＩと、トンネル絶縁膜ＴＩＦと、ソース、ドレイン領域ＳＤと、低濃度半導体領域ＥＸと、ｐ型半導体領域ＰＲと、を有する。また、図３中のモニタ領域２Ａにおいては、４個のメモリセル（１Ｃｅｌｌ）と対応するように、各構成部が繰り返し配置されている。
ここで、図１、図３に示すように、モニタ領域２ＡのフローティングゲートＦＧ間（距離Ｄ２）は、メモリ領域１ＡのフローティングゲートＦＧ間（距離Ｄ１）より小さい。
そして、モニタ領域２ＡのフローティングゲートＦＧは、メモリ領域１ＡのフローティングゲートＦＧと形状が異なる箇所を有する。具体的には、モニタ領域２ＡのフローティングゲートＦＧにおいては、フローティングゲートＦＧの側面部に、裾引き部ＴＲを有する。図５は、フローティングゲート近傍の拡大図である。（Ａ）は、モニタパターンのフローティングゲートＦＧ近傍の拡大図であり、（Ｂ）は、メモリセルのフローティングゲートＦＧ近傍の拡大図である。
図５（Ａ）に示すように、モニタパターンのフローティングゲートＦＧの裾引き部（はみ出し部、テーパー部、順テーパー部）ＴＲは、フローティングゲートＦＧのＣＧ側の側面の上部の端部から制御ゲートＣＧ側にはみ出した部分である。ここでは、モニタパターンのフローティングゲートＦＧの一方の側にのみ裾引き部ＴＲが形成されている。裾引き部ＴＲが形成される側は、距離Ｄ２離間して配置された一対のフローティングゲートＦＧの内側（距離Ｄ２の離間部）である。
そして、このはみ出した部分の長さ（はみ出し量）Ｌ２は、メモリ領域１ＡのフローティングゲートＦＧのＣＧ側の側面の上部の端部から制御ゲートＣＧ側にはみ出した部分の長さ（はみ出し量）Ｌ１より大きい（Ｌ２＞Ｌ１）。なお、図５（Ｂ）においては、はみ出し量Ｌ１は、ゼロとして記載してある。即ち、メモリセルのフローティングゲートＦＧのＣＧ側の側面が、基板表面に対してほぼ垂直である場合を示してある。なお、図５（Ｂ）に破線で示したように、メモリセルのフローティングゲートＦＧに裾引き部（はみ出し部、テーパー部）が生じる場合もある。
また、スペーサ絶縁膜（ＳＰ１、ＳＰ２）の端部からはみ出したモニタパターンのフローティングゲートＦＧの長さ（はみ出し量）Ｌ２ｂは、スペーサ絶縁膜（ＳＰ１、ＳＰ２）の端部からはみ出したメモリセルのフローティングゲートＦＧの長さ（はみ出し量）Ｌ１ｂより大きい（Ｌ２ｂ＞Ｌ１ｂ）。なお、このＬ１ｂ、Ｌ２ｂに対応する部分を裾引き部（はみ出し部）と捉えてもよい。
このように、モニタ領域２ＡのフローティングゲートＦＧ間（距離Ｄ２）を狭くすることで、モニタ領域２ＡのフローティングゲートＦＧの側面部に、裾引き部ＴＲを設けることができる。そして、この裾引き部ＴＲ、はみ出し量（Ｌ１、Ｌ２、Ｌ１ｂ、Ｌ２ｂ）を確認することで、メモリ領域１ＡのフローティングゲートＦＧの形状を把握することができる。裾引き部ＴＲやはみ出し量（Ｌ１、Ｌ２、Ｌ１ｂ、Ｌ２ｂ）については、後述の製造工程の欄において、さらに詳細に説明する。
モニタ領域２Ａには、２つのフローティングゲートＦＧが設けられ、その間（距離Ｄ２）は、メモリ領域１ＡのフローティングゲートＦＧ間（距離Ｄ１）より小さく設定される。よって、モニタパターンとしては、少なくとも距離Ｄ２＜距離Ｄ１となるような２つのフローティングゲート（ＦＧ）を、その構成部として有するように構成されれば、その平面レイアウトに制限はないが、図４を参照しながら、モニタパターンの各構成部の平面レイアウト例について説明する。
例えば、図４に示すように、フローティングゲートＦＧを、矩形環状に設けてもよい。ここでは、フローティングゲートＦＧは、外形が正方形状であって、幅がメモリ領域１ＡのフローティングゲートＦＧと同様であり、環状に設けられている。そして、例えば、フローティングゲートＦＧは、Ｙ方向に延在する２つのフローティングゲート部ＦＧａ、ＦＧｂを有する。この２つのフローティングゲート部ＦＧａ、ＦＧｂ間（距離Ｄ２）は、メモリ領域１ＡのフローティングゲートＦＧ間（距離Ｄ１）より小さい。即ち、距離Ｄ２＜距離Ｄ１となっている。このように、フローティングゲートＦＧを、矩形環状に設けてもよい。フローティングゲートＦＧを矩形環状とすることで、マイクロローディング効果がＸ方向およびＹ方向の２方向に働き、裾引き部ＴＲを大きくすることができる。
なお、モニタ領域２ＡのフローティングゲートＦＧの外側には、所定の間隔をおいて、順次、プラグＰＧ、フローティングゲートＦＧおよび制御ゲートＣＧが矩形環状に配置されている。また、モニタ領域２ＡのフローティングゲートＦＧの内側には、所定の間隔をおいて、制御ゲートＣＧが矩形環状に配置されている。
また、別の見方をすれば、モニタ領域２Ａには、距離Ｄ２離間されて配置された一対のフローティングゲート部（ＦＧａ、ＦＧｂ）と、その内側（距離Ｄ２の離間部）に配置された一対の制御ゲート部（ＣＧａ、ＣＧｂ）と、が配置されている。そして、一対のフローティングゲート部（ＦＧａ、ＦＧｂ）の外側には、一対のプラグ部（ＰＧａ、ＰＧｂ）が配置されている。なお、このプラグ部（ＰＧａ、ＰＧｂ）の下方には、ＦＧ側のソース、ドレイン領域ＳＤが配置され、また、一対の制御ゲート部（ＣＧａ、ＣＧｂ）間の下方には、ＣＧ側のソース、ドレイン領域ＳＤが配置されている。また、一対のフローティングゲートＦＧ部（ＦＧａ、ＦＧｂ）上には、一対のスペーサ絶縁膜（ＳＰ１、ＳＰ２）が配置されている。
図６は、ウエハの上面図である。図６に示すウエハ（半導体基板ＳＵＢ）に、メモリセルやモニタパターンが形成される。図６に示すように、略円板状のウエハには、略矩形に区画された複数のチップ領域ＣＨが設けられている。チップ領域ＣＨ間は、スクライブライン（スクライブ領域）ＳＬと呼ばれる。
このようなウエハの面内において、モニタ領域２Ａとメモリ領域１Ａの形成位置に制限はないが、例えば、これらの領域（１Ａ、２Ａ）を、チップ領域ＣＨに形成してもよい。また、メモリ領域１Ａをチップ領域ＣＨに形成し、モニタ領域２Ａをチップ領域ＣＨ間のスクライブライン（スクライブ領域）ＳＬに形成してもよい。また、チップ領域ＣＨの一部を、複数のテストパターンを形成するＴＥＧ（Test Element Group）領域として使用する場合には、このＴＥＧ領域に、モニタ領域２Ａを形成してもよい。
［動作説明］
次いで、メモリセルの基本的な動作（駆動方法）の一例について説明する。メモリセルの動作として、（１）書込み動作、（２）消去動作、（３）読出し動作の３つの動作について説明する。ただし、これらの動作の定義には種々のものがあり、特に消去動作と書込み動作については、逆の動作として定義されることもある。
（１）書込み動作
書き込み動作は、例えば、ソースサイドチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入よって行われる。この場合、ＦＧ側のソース、ドレイン領域ＳＤはドレインとして、ＣＧ側のソース、ドレイン領域ＳＤはソースとして、それぞれ機能する。例えば、制御ゲートＣＧに、＋１．６Ｖの電圧を、ＦＧ側のソース、ドレイン領域ＳＤに、＋７．６Ｖの電圧を、ＣＧ側のソース、ドレイン領域ＳＤに、＋０．３Ｖの電圧を印加する。ＣＧ側のソース、ドレイン領域ＳＤから放出された電子は、チャネル領域の強電界により加速され、ＣＨＥとなる。特に、ＦＧ側のソース、ドレイン領域ＳＤとフローティングゲートＦＧとの容量カップリングによって、フローティングゲートＦＧの電位も高くなっており、制御ゲートＣＧとフローティングゲートＦＧとの間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、ゲート絶縁膜ＧＩを通じてフローティングゲートＦＧに注入される。このような注入は、ソースサイドインジェクション（ＳＳＩ：Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）注入と呼ばれる。ＳＳＩ注入によれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。フローティングゲートＦＧに電子が注入されることにより、メモリセルの閾値電圧が上昇する。
（２）消去動作
消去動作は、例えば、ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル方式で行われる。例えば、制御ゲートＣＧに、＋１２．０Ｖの電圧を、印加する。そして、ＦＧ側のソース、ドレイン領域ＳＤ、ＣＧ側のソース、ドレイン領域ＳＤおよび半導体基板ＳＵＢ（ｐ型ウエルＰＷ）は、０Ｖに設定する。その結果、制御ゲートＣＧとフローティングゲートＦＧとの間のトンネル絶縁膜ＴＩＦに高電界が印加され、ＦＮトンネル電流が流れる。これによりフローティングゲートＦＧ内の電子が、トンネル絶縁膜ＴＩＦを通じて、制御ゲートＣＧに引き抜かれる。
特に、本実施の形態においては、フローティングゲートＦＧに先鋭部（ティップ部）Ｔｉｐを有するため、先鋭部Ｔｉｐにより強い電界が発生する。このため、フローティングゲートＦＧ内の電子は、主としてその先鋭部Ｔｉｐから制御ゲートＣＧに放出される。このように、先鋭部Ｔｉｐにより、電子の引き抜き効率が向上する。フローティングゲートＦＧから電子が引き抜かれることにより、メモリセルの閾値電圧が減少する。
（３）読出し動作
読み出しの際には、ＦＧ側のソース、ドレイン領域ＳＤはソースとして、ＣＧ側のソース、ドレイン領域ＳＤはドレインとして、それぞれ機能する。例えば、制御ゲートＣＧに、＋２．７Ｖの電圧を、ＣＧ側のソース、ドレイン領域ＳＤに、＋０．５Ｖの電圧を印加する。そして、ＦＧ側のソース、ドレイン領域ＳＤおよび半導体基板ＳＵＢ（ｐ型ウエルＰＷ）は、０Ｖに設定する。消去セルの場合、閾値電圧は低く、読み出し電流が流れる。一方、書込みセルの場合、閾値電圧は高く、読み出し電流がほとんど流れない。この読み出し電流を検出することによって、書込みセルか消去セルかを判定、即ち、記憶データを判定することができる。
［製法説明］
次いで、図７〜図２９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図２９は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。断面図において、（Ａ）はメモリ領域１Ａの断面を示し、（Ｂ）はモニタ領域２Ａの断面を示す。
以下、図面を参照しながら、メモリ領域１Ａに図１、図２に示したメモリセルを形成し、モニタ領域２Ａに図３、図４に示したモニタパターンを形成する工程について説明する。
図７に示すように、半導体基板ＳＵＢとして、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板ＳＵＢを準備する。この半導体基板ＳＵＢは、例えば、複数のチップ領域（ＣＨ）を有する略円板状のウエハである（図６参照）。次いで、半導体基板ＳＵＢ上に、ゲート絶縁膜ＧＩを形成する。例えば、半導体基板ＳＵＢ上に、１００オングストロームの膜厚の酸化シリコン膜を熱酸化により形成する。なお、１オングストロームは１０−１０ｍである。次いで、ゲート絶縁膜ＧＩ上にフローティングゲートＦＧとなる導電性膜を形成する。例えば、ゲート絶縁膜ＧＩ上にポリシリコン膜をＣＶＤ法などを用いて形成する。
次いで、図８に示すように、素子分離領域を形成する。例えば、フォトリソグラフィ技術およびドライエッチング技術を用いて、ＦＧ用の導電性膜と半導体基板ＳＵＢをエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部を含む半導体基板ＳＵＢ上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去する。これにより、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込む。このような素子分離法は、ＳＴＩ法と呼ばれる。
次いで、図９に示すように、半導体基板ＳＵＢ中に、ｐ型ウエルＰＷを形成する。例えば、半導体基板ＳＵＢ中に、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ型ウエルＰＷを形成する。
次いで、図１０に示すように、フローティングゲートＦＧとなる導電性膜上に、犠牲膜ＨＭ１として、３５００〜４０００オングストロームの膜厚の比較的厚い窒化シリコン膜をＬＰ（low pressure）ＣＶＤ法などを用いて形成する。次いで、犠牲膜ＨＭ１上に、フォトレジスト膜ＰＲ１を塗布し、フォトリソグラフィ技術を用いて、プラグＰＧおよびフローティングゲートＦＧの形成領域のフォトレジスト膜ＰＲ１を除去する。別の言い方をすれば、一対のフローティングゲートＦＧ間（距離Ｄ１、距離Ｄ２）に対応する離間部に、フォトレジスト膜ＰＲ１を残存させる。
次いで、図１１に示すように、フォトレジスト膜ＰＲ１をマスクとして、犠牲膜ＨＭ１をエッチングする。エッチングとしては、例えば、異方性のドライエッチングを行う。これにより、プラグＰＧおよびフローティングゲートＦＧの形成領域に開口部を有する犠牲膜ＨＭ１が形成される。別の言い方をすれば、一対のフローティングゲートＦＧ間（距離Ｄ１、距離Ｄ２）に対応する離間部に、犠牲膜ＨＭ１を残存させる。よって、メモリ領域１Ａの犠牲膜ＨＭ１の幅（Ｘ方向の幅）は、距離Ｄ１に対応し、モニタ領域２Ａの犠牲膜ＨＭ１の幅（Ｘ方向の幅）は、距離Ｄ２に対応する。次いで、アッシングなどによりフォトレジスト膜ＰＲ１を除去する。
次いで、図１２に示すように、犠牲膜ＨＭ１をマスクとして、半導体基板ＳＵＢ中に、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって、ｐ型半導体領域ＰＲを形成する。ｐ型半導体領域ＰＲは、閾値電圧の制御のために設けられる。
次いで、図１３に示すように、犠牲膜ＨＭ１の開口部の底面に露出したフローティングゲートＦＧとなる導電性膜の上部をエッチングする。このエッチングの際、犠牲膜ＨＭ１の開口部の側面の底部において、導電性膜（ＦＧ）がテーパー状（スロープ状）となるように、エッチング条件を調整する。エッチングとしては、例えば、ドライエッチングを行う。導電性膜（ＦＧ）のテーパー面（スロープ面）をＴで示す。このテーパー面（スロープ面）Ｔが、先鋭部Ｔｉｐとなる。
次いで、図１４に示すように、犠牲膜ＨＭ１および導電性膜（ＦＧ）上に、スペーサＳＰ１となる酸化シリコン膜を１００〜２００オングストロームの膜厚でＬＰＣＶＤ法などを用いて形成する。酸化シリコン膜として、ＴＥＯＳ−ＮＳＧ膜を用いてもよい。ＴＥＯＳ−ＮＳＧ膜は、ＴＥＯＳ（テトラエトキシシラン、（Ｃ２Ｈ５Ｏ）４Ｓｉ）とＯ３との混合ガスを用いて成長したＮＳＧ（ノンドープのシリケートグラス）膜である。この工程の後、熱処理により、ＴＥＯＳ−ＮＳＧ膜の焼き締めを行ってもよい。但し、この場合、ＴＥＯＳ−ＮＳＧ膜が、後述の高温酸化膜よりも、硬くならない程度に、焼き締めを行う。
次いで、図１５に示すように、スペーサＳＰ１となるＴＥＯＳ−ＮＳＧ膜上に、スペーサＳＰ２となる酸化シリコン膜を１９００〜２０００オングストロームの膜厚でＣＶＤ法などを用いて形成する。スペーサＳＰ２の材料絶縁膜としては、スペーサＳＰ１の材料絶縁膜より、エッチングレートが小さいものを用いる。例えば、酸化シリコン膜として、硬い（エッチングレートが小さい）高温酸化膜を用いてもよい。例えば、８００℃のＣＶＤにより、高温酸化膜を形成することができる。
次いで、図１６に示すように、スペーサ絶縁膜（ＳＰ１、ＳＰ２）となるＴＥＯＳ−ＮＳＧ膜と高温酸化膜の積層膜をエッチバックする。このエッチバック工程では、積層膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、犠牲膜ＨＭ１の側壁部に、積層膜を、サイドウォール状に残存させることができる。このサイドウォール状の積層膜のうち、下層の膜がスペーサＳＰ１となり、上層の膜がスペーサＳＰ２となる。スペーサＳＰ１は、スペーサＳＰ２の下側と片側側面を覆うように形成される。
なお、積層膜（ＴＥＯＳ−ＮＳＧ膜、高温酸化膜）のうち、上層の膜をエッチバックによりサイドウォール状に残存させスペーサＳＰ２を形成した後、スペーサＳＰ２をマスクとして、下層の膜をエッチングすることにより、スペーサＳＰ１を形成してもよい。
次いで、図１７に示すように、スペーサ絶縁膜（ＳＰ１、ＳＰ２）および犠牲膜ＨＭ１をマスクとして、導電性膜（ＦＧ）をエッチングする。ここでは、導電性膜（ＦＧ）のエッチング領域が、メモリ領域１Ａとモニタ領域２Ａにおいて変わらないため、裾引き部ＴＲは形成されない。言い換えれば、裾引き部が形成されないようなエッチング条件を容易に調整することができる。これにより、フローティングゲートＦＧのプラグＰＧ側の側面が形成される。
次いで、図１８に示すように、半導体基板ＳＵＢの全面に、側壁絶縁膜ＳＷ１となる酸化シリコン膜をＣＶＤ法などを用いて形成し、エッチバックする。このエッチバック工程により、フローティングゲートＦＧおよびその上のスペーサ絶縁膜（ＳＰ１、ＳＰ２）の側壁に、側壁絶縁膜ＳＷ１が形成される。
次いで、図１９に示すように、犠牲膜ＨＭ１、スペーサ絶縁膜（ＳＰ１、ＳＰ２）および側壁絶縁膜ＳＷ１をマスクとして、半導体基板ＳＵＢ中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することによって、側壁絶縁膜ＳＷ１間にソース、ドレイン領域ＳＤを形成する。別の言い方をすれば、犠牲膜ＨＭ１および、その両側の一対のスペーサ絶縁膜（ＳＰ１、ＳＰ２）の外側の半導体基板中に、ソース、ドレイン領域を形成する。このソース、ドレイン領域ＳＤは、ＦＧ側のソース、ドレイン領域ＳＤとなる。例えば、注入エネルギー４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で、ｎ型不純物をイオン注入する。
次いで、図２０に示すように、側壁絶縁膜ＳＷ１間に露出しているゲート絶縁膜ＧＩをエッチングする。これにより、側壁絶縁膜ＳＷ１間の半導体基板ＳＵＢ（ｐ型ウエルＰＷ）の表面に、上記ソース、ドレイン領域ＳＤが露出する。次いで、半導体基板ＳＵＢの全面に、プラグＰＧとなる導電性膜として、ポリシリコン膜をＣＶＤ法などを用いて形成する。次いで、犠牲膜ＨＭ１およびスペーサＳＰ１上のポリシリコン膜をＣＭＰ法などを用いて除去する。次いで、スペーサ絶縁膜（ＳＰ１、ＳＰ２）間のポリシリコン膜の上部をエッチバックにより除去する。これにより、スペーサ絶縁膜（ＳＰ１、ＳＰ２）間に埋め込まれたプラグＰＧが形成される。このプラグＰＧは、上記ソース、ドレイン領域ＳＤ上に形成される。
次いで、半導体基板ＳＵＢの全面に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入する。例えば、注入エネルギー４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で、ｎ型不純物をイオン注入する。これにより、プラグＰＧの上部にｎ型不純物が導入され、後述するプラグ絶縁膜ＰＧＩを形成する際の熱酸化工程において、酸化を促進することができる。
次いで、図２１に示すように、熱酸化処理により、プラグＰＧの上部のポリシリコン膜を酸化し、プラグＰＧ上にプラグ絶縁膜ＰＧＩを形成する。
次いで、図２２に示すように、犠牲膜ＨＭ１をエッチングにより除去する。例えば、燐酸を用いたウェットエッチングにより、犠牲層（窒化シリコン膜）ＨＭ１を除去する。このウェットエッチングは、例えば、１６０℃のＨ３ＰＯ４液（濃度８６％）中に、所定の時間、半導体基板（ウエハ）ＳＵＢを浸すことにより行われる。これにより、犠牲層ＨＭ１で覆われていた導電性膜（ＦＧ）が露出する。
次いで、図２３に示すように、露出した導電性膜（ＦＧ）をエッチングする。即ち、プラグ絶縁膜ＰＧＩおよびスペーサ絶縁膜（ＳＰ１、ＳＰ２）をマスクとして、導電性膜（ＦＧ）をドライエッチングする。これにより、導電性膜よりなるフローティングゲートＦＧが形成される。そして、この工程で、フローティングゲートＦＧの側面の上部近傍に先鋭部（ティップ部）Ｔｉｐが形成される。
ここで、フローティングゲートＦＧ間、別の言い方をすれば、スペーサ絶縁膜（ＳＰ１、ＳＰ２）間が、モニタ領域２Ａにおいて距離Ｄ２であり、メモリ領域１Ａの距離Ｄ１より小さく（距離Ｄ２＜距離Ｄ１）設定されている。このため、モニタ領域２Ａにおいては、フローティングゲートＦＧに裾引き部ＴＲが形成される（マイクロローディング効果）。
マイクロローディングとは、パターン間隔が広い箇所と狭い箇所がある場合に、広い箇所においてエッチング速度が上がる現象をいう。ここでは、あえて、パターン間隔の違いによるエッチング速度の差を利用して、モニタ領域２Ａに裾引き部ＴＲを形成する。
モニタ領域２ＡのフローティングゲートＦＧの裾引き部ＴＲは、メモリ領域１ＡのフローティングゲートＦＧの裾引き部ＴＲより大きい。別の言い方をすれば、モニタ領域２ＡのフローティングゲートＦＧのはみ出し量Ｌ２は、メモリ領域１ＡのフローティングゲートＦＧのはみ出し量Ｌ１より大きい（Ｌ２＞Ｌ１）。なお、図２３（Ａ）においては、メモリ領域１ＡのフローティングゲートＦＧに裾引き部ＴＲは、ないもの（はみ出し量Ｌ１＝０）として記載されている。
このように、裾引き部ＴＲは、スペーサ絶縁膜（ＳＰ１、ＳＰ２）からはみ出しているため、上部から確認することができる。言い換えれば、フローティングゲートＦＧは、その上層のスペーサ絶縁膜（ＳＰ１、ＳＰ２）と重ならない部分を有するため、上部から確認することができる。よって、例えば、この図２３の工程の後、フローティングゲートＦＧを上から確認し、モニタ領域２Ａおよびメモリ領域１Ａの双方の裾引き部ＴＲやはみ出し量を確認することで、メモリ領域１ＡのフローティングゲートＦＧの形状（エッチング状況や寸法など）の良否を判定することができる。
例えば、エッチング条件、モニタ領域２Ａにおけるスペーサ絶縁膜（ＳＰ１、ＳＰ２）からのはみ出し量Ｌ２、メモリ領域１ＡのフローティングゲートＦＧの形状（エッチング状況や寸法など）の各データを蓄積しておき、はみ出し量の基準値を決めておく。そして、はみ出し量Ｌ２が基準値より大きければ、エッチング不足と判断し、また、はみ出し量Ｌ２が基準値より小さければ、エッチング過剰と判断することができる。また、はみ出し量の差や比（Ｌ２−Ｌ１、Ｌ１／Ｌ２）などを判断指標として用いてもよい。
このように、メモリ領域１ＡのフローティングゲートＦＧを断面ＳＥＭなどで逐一確認するまでもなく、非破壊で、メモリ領域１ＡのフローティングゲートＦＧの形状を確認することができる。
これにより、例えば、メモリ領域１ＡのフローティングゲートＦＧの形状不良が予測される場合には、この段階においてフローティングゲートＦＧのエッチング条件を見直し、以降のウエハの処理にフィードバックすることができる。このように、電荷の蓄積・放出を行う箇所であり、記憶データの書き込み特性や消去特性に深くかかわるフローティングゲートＦＧの形状ばらつきを抑制し、特性が良好で揃った半導体装置を製造することができる。また、半導体装置の不良を最小限に抑えることができ、製品歩留まりを向上させることができる。
次いで、図２４に示すように、スペーサＳＰ２の側壁のスペーサＳＰ１を、ウェットエッチングにより除去する。これにより、フローティングゲートＦＧの端部の先鋭部Ｔｉｐが露出する。この先鋭部Ｔｉｐは、フローティングゲートＦＧの側面の上端を先端部とし、側面と、先端部からフローティングゲートＦＧの内側方向に傾斜するテーパー面（Ｔ）とを有する。言い換えれば、先鋭部Ｔｉｐは、側面と、テーパー面（Ｔ）とで区画される、断面が略三角形状の部位をいう。また、ここで、フローティングゲートＦＧ間の定義について説明する。前述したとおり、モニタ領域２Ａにおいて、裾引き部ＴＲが形成されるため、フローティングゲートＦＧ間（距離Ｄ１、距離Ｄ２）が定義し難い。例えば、フローティングゲートＦＧ間（距離Ｄ１、距離Ｄ２）は、フローティングゲートＦＧの側面の上部（Ｔｉｐ先端）間と定義することができる。なお、フローティングゲートＦＧ間（距離Ｄ１、距離Ｄ２）は、裾引き部ＴＲの長さと比較して大きいため、フローティングゲートＦＧ間を、その側面の中間部間や側面の底部間と考えても大きな問題はない。
上記ウェットエッチングは、例えば、５％のフッ酸を用いて、３０秒間行う。なお、スペーサＳＰ２の下に配置されているスペーサＳＰ１はエッチングされず、残存する。
この段階（図２４の段階）で、モニタ領域２ＡのフローティングゲートＦＧの裾引き部ＴＲを確認することで、メモリ領域１ＡのフローティングゲートＦＧの形状の良否を判定してもよい。
ここでは、スペーサ絶縁膜（ＳＰ１、ＳＰ２）間が、モニタ領域２Ａにおいて距離Ｄ２Ｓｂと、メモリ領域１Ａにおいて、距離Ｄ１Ｓｂとなる。即ち、スペーサＳＰ１の膜厚分広くなる。そして、モニタ領域２Ａにおいて距離Ｄ２Ｓｂは、メモリ領域１Ａの距離Ｄ１Ｓｂより小さくなる（距離Ｄ２Ｓｂ＜距離Ｄ１Ｓｂ）。
このように、モニタ領域２Ａにおいては、フローティングゲートＦＧが、スペーサ絶縁膜（ＳＰ１、ＳＰ２）からはみ出したはみ出し量Ｌ２ｂが大きくなり、フローティングゲートＦＧの形状の良否の判定がし易くなる。また、メモリ領域１ＡのフローティングゲートＦＧも、スペーサ絶縁膜（ＳＰ１、ＳＰ２）からはみ出したはみ出し量Ｌ１ｂが大きくなるため、はみ出し量Ｌ１ｂとＬ２ｂとの相対的な比較が容易となり、より精度の高い形状判定を行うことができる。
なお、上記ウェットエッチングの際、スペーサＳＰ２の上部も、エッチング液に晒されるため、スペーサＳＰ２の膜減りが懸念される。しかしながら、スペーサＳＰ２は、エッチングレートの小さい膜で構成されているため、スペーサＳＰ２のエッチングスピードは、スペーサＳＰ１のエッチングスピードと比較し、遅い。このため、スペーサＳＰ２の膜減りを抑制しつつ、スペーサＳＰ１を除去することができる。その結果、スペーサＳＰ２の高さを確保することができる。なお、ここでは、ウェットエッチングを例に説明したが、ウェットエッチングに代えてドライエッチングを行ってもよい。
次いで、図２５に示すように、半導体基板ＳＵＢの全面に、トンネル絶縁膜ＴＩＦとなる酸化シリコン膜をＣＶＤ法などを用いて形成する。これにより、フローティングゲートＦＧの先鋭部Ｔｉｐおよび側面がトンネル絶縁膜ＴＩＦにより覆われる。このトンネル絶縁膜ＴＩＦは、フローティングゲートＦＧと次の工程で形成される制御ゲートＣＧとを電気的に分離する役割を果たす。また、トンネル絶縁膜ＴＩＦは、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）上にも形成され、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）と次の工程で形成される制御ゲートＣＧとを電気的に分離する役割を果たす。
次いで、図２６に示すように、半導体基板ＳＵＢの全面に、制御ゲートＣＧとなる導電性膜を形成する。例えば、トンネル絶縁膜ＴＩＦ上に、導電性膜としてポリシリコン膜をＣＶＤ法などを用いて形成する。
次いで、図２７に示すように、ポリシリコン膜（ＣＧ）をエッチバックする。このエッチバック工程では、ポリシリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、フローティングゲートＦＧとスペーサ絶縁膜（ＳＰ１、ＳＰ２）の側壁に、サイドウォール状の制御ゲートＣＧを形成することができる。別の見方をすれば、一対のフローティングゲートＦＧ（一対のプラグＰＧの内側の２つのＦＧ）間に、一対の制御ゲートＣＧを形成することができる。
次いで、制御ゲートＣＧ間（例えば、上記一対の制御ゲートＣＧ間）の半導体基板ＳＵＢ（ｐ型ウエルＰＷ）中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することにより、低濃度半導体領域（ｎ−型半導体領域）ＥＸを形成する。
次いで、図２８に示すように、半導体基板ＳＵＢの全面に、側壁絶縁膜ＳＷ２となる酸化シリコン膜をＣＶＤ法などを用いて形成し、エッチバックする。このエッチバック工程により、制御ゲートＣＧの側壁に、側壁絶縁膜ＳＷ２が形成される。側壁絶縁膜ＳＷ２の高さは、例えば、１６００オングストローム程度である。このように、スペーサＳＰ２の十分な高さに対応して、制御ゲートＣＧの十分な高さも確保され、その結果、制御ゲートＣＧの側壁に形成される側壁絶縁膜ＳＷ２の十分な高さを確保することができる。
また、このエッチバック工程により、図２７において露出しているトンネル絶縁膜ＴＩＦ（プラグＰＧおよびスペーサＳＰ２上のトンネル絶縁膜ＴＩＦ）およびプラグ絶縁膜ＰＧＩが除去される。
次いで、図２９に示すように、側壁絶縁膜ＳＷ２間（例えば、上記一対の制御ゲートＣＧそれぞれの側壁絶縁膜ＳＷ２間）の半導体基板ＳＵＢ（ｐ型ウエルＰＷ）中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することにより、ソース、ドレイン領域（ｎ＋型半導体領域、高濃度半導体領域）ＳＤを形成する。このソース、ドレイン領域ＳＤは、ＣＧ側のソース、ドレイン領域ＳＤとなる。
次いで、制御ゲートＣＧおよびソース、ドレイン領域ＳＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する（図１、図３参照）。
例えば、半導体基板ＳＵＢの全面に、金属膜（図示せず）を形成し、半導体基板ＳＵＢに対して熱処理を施すことによって、制御ゲートＣＧおよびソース、ドレイン領域ＳＤと上記金属膜とを反応させる。これにより、金属シリサイド膜ＳＩＬが形成される。上記金属膜は、スパッタリング法などを用いて形成することができる。この際、前述したように側壁絶縁膜ＳＷ２の十分な高さを確保されているため、制御ゲートＣＧ上の金属シリサイド膜ＳＩＬとソース、ドレイン領域ＳＤ上の金属シリサイド膜ＳＩＬのショートを防止することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
以上の工程により、本実施の形態の半導体装置を形成することができる。特に、上記工程においては、メモリセルの複数の構成部の形成に際し、フォトリソグラフィ工程により形成される部位が少なく、エッチバックにより自己整合的に形成される部位が多くなる。このため、半導体装置の製造が容易になり、また、セルサイズの縮小が可能となる。
（実施の形態２）
実施の形態１においては、モニタパターン（図３）をメモリセル（図１）と同様に構成したが、モニタパターン（図３）においては、ソース、ドレイン領域ＳＤ、制御ゲートＣＧおよびプラグＰＧを形成する必要はない。
モニタパターン（図３）においては、少なくともフローティングゲートＦＧとスペーサ絶縁膜（ＳＰ１、ＳＰ２）とを有すればよい。このように、モニタパターンの構成部は、メモリセルの構成部をすべて有する必要はない。この意味で、モニタパターンの構成部は、メモリセル動作を行わない、ダミーパターンと言える。
例えば、モニタパターン（図３）においては、図２３（Ｂ）や図２４（Ｂ）に示す、フローティングゲートＦＧとスペーサ絶縁膜（ＳＰ１、ＳＰ２）とを有していればよい。よって、図２３（Ｂ）の段階で形成されている、ｐ型ウエルＰＷ、ＦＧ側のソース、ドレイン領域ＳＤおよびｐ型半導体領域ＰＲの形成工程を省略してもよい。なお、図２３（Ｂ）や図２４（Ｂ）に示すプラグＰＧは、モニタパターンとして必須ではないが、プラグＰＧをモニタパターンとして組み込んだ方が、フローティングゲートＦＧとスペーサ絶縁膜（ＳＰ１、ＳＰ２）の形状が安定し、モニタ精度が向上する。また、図２３（Ｂ）以降の工程で形成される、トンネル絶縁膜ＴＩＦ、制御ゲートＣＧおよびＣＧ側のソース、ドレイン領域ＳＤ（低濃度半導体領域ＥＸを含む）の形成工程を省略してもよい。
（実施の形態３）
実施の形態１（図１、図３）においては、スペーサＳＰ１およびスペーサＳＰ２の側面が、半導体基板ＳＵＢの表面に対し、ほぼ垂直となるように記載しているが、スペーサＳＰ１の側面やスペーサＳＰ２の側面が、テーパー形状となる場合がある。例えば、スペーサ絶縁膜（ＳＰ１、ＳＰ２）の側面のテーパー角θは、例えば、９０°〜８８°である。テーパー角θは、半導体基板ＳＵＢの表面とスペーサＳＰ１（またはスペーサＳＰ２）の側面とのなす角である（図３０参照）。
スペーサＳＰ１の側面がテーパー形状となり得る理由について説明する。実施の形態１の図１４、図１５に示すように、スペーサＳＰ１は、犠牲膜ＨＭ１の側面に沿って形成される。犠牲膜ＨＭ１は、比較的厚く（例えば、３５００〜４０００オングストロームの膜厚で）形成されるため、エッチングによりその側面がテーパーとなりやすい。このため、スペーサＳＰ１の側面が、犠牲膜ＨＭ１の側面と対応して、テーパー形状となってしまう。言い換えれば、スペーサＳＰ１のＣＧ側の側面は、裾引き部ＴＲ側に傾斜してしまう。また、スペーサＳＰ２の側面もスペーサＳＰ１の側面と対応して形成されるため、スペーサＳＰ２の側面のスペーサＳＰ１を除去し、スペーサＳＰ２の側面が露出した後も、スペーサＳＰ２の側面は、テーパー形状となってしまう。
特に、フローティングゲートの一方の側に形成されるプラグと、スペーサ絶縁膜（ＳＰ１、ＳＰ２）は、制御ゲートＣＧとプラグＰＧとの間の絶縁膜として機能する。さらに、プラグＰＧと制御ゲートＣＧの上部に、それぞれ金属シリサイド膜ＳＩＬを形成する場合には、金属シリサイド膜ＳＩＬ間のショートを防止するため、スペーサ絶縁膜（ＳＰ１、ＳＰ２）を高く、厚く確保する必要がある。このため、犠牲膜ＨＭ１は、ある程度厚くする必要があり、その開口部がテーパーとなりやすい。
このように、スペーサＳＰ１の側面がテーパー形状となる場合、図３０に示すように、スペーサＳＰ１の側面がフローティングゲートＦＧよりさらに外側に張り出す形状となる。図３０は、本実施の形態の半導体装置の部分的な断面図である。
このように、スペーサＳＰ１の側面がフローティングゲートＦＧの側面を覆うように張り出す形状となった場合、メモリセルのフローティングゲートＦＧの上からの形状確認がさらに困難となる。
このように、スペーサＳＰ１やＳＰ２の側面のテーパー角θが９０°以下の場合には、モニタパターンによるメモリセルのフローティングゲートＦＧの形状確認が特に有効となる。即ち、モニタ領域２ＡのフローティングゲートＦＧ間（距離Ｄ２）を狭くすることで、フローティングゲートＦＧの側面部に裾引き部ＴＲを設け、この裾引き部ＴＲやはみ出し量（Ｌ１、Ｌ２、Ｌ１ｂ、Ｌ２ｂ）を確認する。このような、メモリ領域１ＡのフローティングゲートＦＧの形状の把握工程が特に有効となる。
なお、図３０においては、スペーサＳＰ２の側壁にスペーサＳＰ１が残存している状態を示してあるが、スペーサＳＰ２の側壁のスペーサＳＰ１が除去された状態で、モニタ領域２ＡのフローティングゲートＦＧの裾引き部ＴＲを確認してもよい。
（実施の形態４）
実施の形態２においては、プラグＰＧは、モニタパターンとして組み込む方が好ましい点を説明したが、モニタパターンのレイアウトを工夫し、モニタパターンからプラグＰＧの形成領域を除くことで、プラグＰＧを有さないモニタパターンとしてもよい。
本実施の形態の半導体装置は、フローティングゲートを有するメモリセルが形成されるメモリ領域１Ａと、フローティングゲートを有するモニタパターンが形成されるモニタ領域２Ａと、を有する。
図３１は、本実施の形態の半導体装置のモニタ領域の断面図および平面図である。（Ａ）が断面図、（Ｂ）が平面図である。図３２は、本実施の形態の半導体装置の製造工程を示す断面図である。
図３１（Ｂ）に示すように、フローティングゲートＦＧは、環状に設けられているが、実施の形態１（図４参照）の場合と異なり、フローティングゲートＦＧの内側の制御ゲートＣＧは、環状ではなく、正方形のパターンとなっている。
この場合も、モニタ領域２ＡのフローティングゲートＦＧ間（距離Ｄ２）、即ち、ＦＧａとＦＧｂ間が、メモリ領域１Ａのフローティングゲート間（距離Ｄ１、図１参照）より狭いため、フローティングゲートＦＧの側面部に裾引き部ＴＲを設けることができる。よって、実施の形態１の場合と同様に、裾引き部ＴＲやはみ出し量（Ｌ１、Ｌ２、Ｌ１ｂ、Ｌ２ｂ）を確認することで、メモリ領域１ＡのフローティングゲートＦＧの形状を把握することができる（図３２参照）。
例えば、モニタ領域２ＡのフローティングゲートＦＧ間（距離Ｄ２）は、メモリ領域１ＡのフローティングゲートＦＧ間（距離Ｄ１）の１／２以下である。このように、モニタパターンを縮小化することで、モニタ領域２Ａを縮小化することができる。これにより、例えば、ＴＥＧのレイアウトを最適化することができる。
なお、図３２においては、スペーサＳＰ２の側壁のスペーサＳＰ１が除去された状態であるが、スペーサＳＰ２の側壁にスペーサＳＰ１が残存している状態で、モニタ領域２ＡのフローティングゲートＦＧの裾引き部ＴＲを確認してもよい。
また、図３１（Ａ）においては、ｐ型ウエルＰＷやｐ型半導体領域ＰＲが形成されているが、これらを省略してもよい。また、トンネル絶縁膜ＴＩＦや制御ゲートＣＧなどを省略してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリ領域
２Ａ モニタ領域
ＣＧ 制御ゲート
ＣＧａ、ＣＧｂ 制御ゲート部
ＣＨ チップ領域
ＣＴ コンタクトプラグ
Ｄ１ 距離
Ｄ１Ｓｂ 距離
Ｄ２ 距離
Ｄ２Ｓｂ 距離
ＥＸ 低濃度半導体領域
ＦＧ フローティングゲート
ＦＧａ、ＦＧｂ フローティングゲート部
ＧＩ ゲート絶縁膜
ＨＭ１ 犠牲膜
Ｌ１、Ｌ２、Ｌ１ｂ、Ｌ２ｂ はみ出し量
ＭＣ１〜ＭＣ４ メモリセル
ＰＧ プラグ
ＰＧａ、ＰＧｂ プラグ部
ＰＧＩ プラグ絶縁膜
ＰＲ ｐ型半導体領域
ＰＲ１ フォトレジスト膜
ＰＷ ｐ型ウエル
ＳＤ ソース、ドレイン領域
ＳＩＬ 金属シリサイド膜
ＳＬ スクライブライン
ＳＰ１ スペーサ
ＳＰ２ スペーサ
ＳＴＩ 素子分離領域
ＳＵＢ 半導体基板
ＳＷ１ 側壁絶縁膜
ＳＷ２ 側壁絶縁膜
Ｔ テーパー面
ＴＩＦ トンネル絶縁膜
Ｔｉｐ 先鋭部
ＴＲ 裾引き部
θ テーパー角

Claims (20)

  1. 半導体基板と、メモリ領域と、モニタ領域とを有する半導体装置であって、
    前記メモリ領域には、
    前記半導体基板の上方に第１距離離間して配置された一対の第１ゲート電極部と、
    前記半導体基板の上方に配置され、前記一対の第１ゲート電極部間に配置された一対の第２ゲート電極部と、
    前記一対の第１ゲート電極部上にそれぞれ配置された一対の第１スペーサ絶縁膜と、が形成され、
    前記モニタ領域には、
    前記半導体基板の上方に第２距離離間して配置された一対の第３ゲート電極部と、
    前記一対の第３ゲート電極部上にそれぞれ配置された一対の第２スペーサ絶縁膜と、が形成され、
    前記第２距離は、前記第１距離より小さい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３ゲート電極部の端部には、前記第２スペーサ絶縁膜の側面部からはみ出した裾引き部を有する、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第３ゲート電極部の端部が、前記第２スペーサ絶縁膜の側面部からはみ出した量は、前記第１ゲート電極部の端部が、第１スペーサ絶縁膜の側面部からはみ出した量より大きい、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記一対の第３ゲート電極部は、環状の電極部の一部である、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記環状の電極部の外形は、矩形状である、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記半導体基板の上方に配置され、前記一対の第３ゲート電極部間に配置された第４ゲート電極部を有する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体基板と前記第１ゲート電極部との間に配置された第１絶縁膜と、
    前記第１ゲート電極部と、前記第１ゲート電極部と隣り合う前記第２ゲート電極部との間に配置された第２絶縁膜と、
    を有する、半導体装置。
  8. 請求項２記載の半導体装置において、
    前記一対の第１ゲート電極部の両側の前記半導体基板中に形成された第１ソース、ドレイン領域と、
    前記一対の第２ゲート電極部間の前記半導体基板中に形成された第２ソース、ドレイン領域と、
    を有する、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記一対の第１ゲート電極部の前記第２ソース、ドレイン領域側の上部角部に、先鋭部を有する、半導体装置。
  10. 請求項８記載の半導体装置において、
    前記第１スペーサ絶縁膜の前記第２ソース、ドレイン領域側の側面は、前記裾引き部側に傾斜している、半導体装置。
  11. （ａ）半導体基板の第１領域および第２領域の上方に導電性膜を形成する工程、
    （ｂ）前記第１領域の前記導電性膜上に、第１距離離間して配置された一対の第１スペーサ絶縁膜を形成し、前記第２領域の前記導電性膜上に、第１距離より小さい第２距離離間して配置された一対の第２スペーサ絶縁膜を形成する工程、
    （ｃ）前記一対の第１スペーサ絶縁膜および前記一対の第２スペーサ絶縁膜をマスクとして、前記導電性膜をエッチングすることにより、前記第１領域に前記第１距離に対応する第１離間部を介して配置された離間した一対の第１導電性膜部を形成し、前記第２領域に前記第２距離に対応する第２離間部を介して配置された一対の第２導電性膜部を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記一対の第２導電性膜部の前記第２離間部側の端部には、前記第２スペーサ絶縁膜の側面部からはみ出した裾引き部が形成される、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ）工程において、第２導電性膜部が、第２スペーサ絶縁膜の側面部からはみ出した第１はみ出し量は、第１導電性膜部が、第１スペーサ絶縁膜の側面部からはみ出した第２はみ出し量より大きい、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    （ｄ）前記第１はみ出し量と前記第２はみ出し量とに基づき、前記第２導電性膜部の形状の良否を判定する工程、を有する、半導体装置の製造方法。
  15. （ａ）半導体基板の第１領域および第２領域の上方に第１絶縁膜を介して第１導電性膜を形成する工程、
    （ｂ）前記第１領域の前記第１導電性膜上に、第１方向の幅が、第１距離に対応する第１犠牲膜を形成し、前記第２領域の前記第１導電性膜上に、前記第１方向の幅が、前記第１距離より小さい第２距離に対応する第２犠牲膜を形成する工程、
    （ｃ）前記第１犠牲膜の両側に一対の第１スペーサ絶縁膜を形成し、前記第２犠牲膜の両側に一対の第２スペーサ絶縁膜を形成する工程、
    （ｄ）前記第１犠牲膜および前記一対の第１スペーサ絶縁膜の外側の前記半導体基板中に、第１ソース、ドレイン領域を形成する工程、
    （ｅ）前記記第１犠牲膜および前記第２犠牲膜を除去する工程、
    （ｆ）前記一対の第１スペーサ絶縁膜および前記一対の第２スペーサ絶縁膜をマスクとして、前記第１導電性膜をエッチングすることにより、前記第１領域に前記第１距離に対応する第１離間部を介して配置された一対の第１導電性膜部を形成し、前記第２領域に前記第２距離に対応する第２離間部を介して配置された一対の第２導電性膜部を形成する工程、
    （ｇ）前記一対の第１スペーサ絶縁膜および前記一対の第２スペーサ絶縁膜をマスクとして、前記第１導電性膜をエッチングすることにより、前記第１領域に一対の第１ゲート電極部を形成し、前記第２領域に一対の第２ゲート電極部を形成する工程、
    （ｈ）前記第１領域に第２絶縁膜を介して第２導電性膜を形成する工程、
    （ｉ）前記第２導電性膜をエッチングすることにより、前記一対の第１ゲート電極部間に一対の第３ゲート電極部を形成する工程、
    （ｊ）前記一対の第３ゲート電極部間の前記半導体基板中に第２ソース、ドレイン領域を形成する工程、
    を有する、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１ソース、ドレイン領域を形成した後、前記第１ソース、ドレイン領域上に、導電性プラグを形成する工程、を有する、半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記一対の第２導電性膜部の前記第２離間部側の端部には、前記第２スペーサ絶縁膜の側面部からはみ出した裾引き部が形成される、半導体装置の製造方法。
  18. 請求項１５記載の半導体装置の製造方法において、
    前記（ｇ）工程において、第２導電性膜部が、第２スペーサ絶縁膜の側面部からはみ出した第１はみ出し量は、第１導電性膜部が、第１スペーサ絶縁膜の側面部からはみ出した第２はみ出し量より大きい、半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    （ｋ）前記第１はみ出し量と前記第２はみ出し量とに基づき、前記第１ゲート電極部の形状の良否を判定する工程、を有する、半導体装置の製造方法。
  20. 請求項１５記載の半導体装置の製造方法において、
    前記（ｇ）工程の前記一対の第２ゲート電極部は、環状の電極部の一部であり、前記環状の電極部の外形は、矩形状である、半導体装置の製造方法。
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