CN108231783B - 半导体装置与制造半导体存储器装置的方法 - Google Patents

半导体装置与制造半导体存储器装置的方法 Download PDF

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Abstract

本发明涉及一种半导体装置，其包含半导体基板，沿第一维度及沿正交于所述第一维度的第二维度在所述半导体基板上配置的多个存储单元，其中所述多个存储单元中的每一存储单元包含在所述半导体基板中的通道区域、在所述通道区域上的隧穿介电层，以及在所述隧穿介电层上的第一电极层。沿所述第一维度，所述多个存储单元中的每一存储单元的所述通道区域借由对应的第一气隙与所述多个存储单元中的邻近存储单元的所述通道区域分隔，每一第一气隙自所述半导体基板的上表面下方延伸直至电极间介电层。

Description

半导体装置与制造半导体存储器装置的方法
技术领域
本发明涉及非易失性半导体存储器。
背景技术
一般而言，闪存经理解为包含可经电擦除及再编程的固态非易失性储存媒体的电子存储器。在闪存中，存储单元包含上面形成隧穿氧化物层与门电极的半导体通道区域。与典型金属氧化物半导体场效晶体管对比，闪存的栅电极可包含两个单独电极层(浮置栅极及控制栅极)，其借由层间氧化物区彼此分隔。为写入至存储单元，施加电压以使得储存在浮置栅极中的电荷变化。储存在浮置栅极中的电荷的变化改变存储单元的临界电压 VT。
发明内容
一般而言，在一些方案中，本发明的目标物涵盖半导体装置，所述半导体装置包含：半导体基板；多个存储单元，其沿第一维度及沿正交于所述第一维度的第二维度配置在所述半导体基板上，其中所述多个存储单元中的每一存储单元包含在所述半导体基板中的通道区域、在所述通道区域上的隧穿介电层、在所述隧穿介电层上的第一电极层以及跨越所述多个存储单元中的每一存储单元沿第一维度连续延伸的电极间介电质，且其中沿第一维度，所述多个存储单元中的每一存储单元的通道区域借由对应的第一气隙与所述多个存储单元中的相邻存储单元的通道区域分隔，每一第一气隙自半导体基板的上表面下方延伸至电极间介电层，其中第一气隙自半导体基板的上表面下方延伸直至并超出隧穿介电层的上表面，并具有自电极间介电层的底部表面至半导体基板的上表面的约23纳米或更小的高度。
半导体装置的实施可包含以下特征中的一个或多个。举例而言，在一些实施中，在每一第一气隙处，电极间介电质的底部表面暴露于第一气隙，且其中所述多个存储单元中的每一存储单元进一步包含在电极间介电质上的第二电极层。在一些实施中，第二电极层包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，所述第二导电层包含硅化物，且第二导电层的厚度与第一导电层的厚度的比是在约2:1至约4:1之间。在一些实施中，第二电极层包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，第二导电层包含金属，且第二导电层的厚度与第一导电层的厚度的比是在约2:1至约2:3之间。
在一些实施中，半导体装置进一步包含跨越所述多个存储单元中的每一存储单元连续延伸的顶盖介电质，其中沿第二维度，所述多个存储单元中的每一存储单元的第一电极层、电极间介电质以及第二电极层借由对应的第二气隙与相邻存储单元分隔，每一第二气隙延伸至顶盖介电质中以形成在顶盖介电质中的明显凹陷区。第二电极层可包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，且第二导电层包含硅化物，其中每一第二气隙自与第二电极的上表面共面的平面延伸至顶盖介电质中的深度是在约8纳米与约12纳米之间。替代地，第二电极层可包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，且第二导电层包含金属，其中每一第二气隙自与第二电极的上表面共面的平面延伸至顶盖介电质中的深度是大于约8纳米。
一般而言，在另一方案中，本发明的目标物可涵盖半导体装置，所述半导体装置包含：半导体基板；在半导体基板上的多个存储单元，所述多个存储单元沿第一维度及沿正交于第一维度的第二维度而配置，所述多个存储单元中的每一存储单元包括在半导体基板上的隧穿介电层、在隧穿介电层上的第一电极层、在第一电极层上的电极间介电质、在电极间介电质上的第二电极层；在所述多个存储单元上的顶盖介电层；多个第一气隙，所述多个第一气隙中的每一第一气隙形成于半导体基板内并沿第一维度延伸以分隔沿第二维度的相邻行的存储单元，其中所述多个第一气隙中的每一第一气隙具有在电极间介电质的所暴露底部表面与半导体基板的上表面共面的平面之间的约23纳米或更小的高度；以及多个第二气隙，所述多个第二气隙中的每一第二气隙沿第二维度延伸以分隔沿第一维度的相邻列的存储单元。
半导体装置的实施可包含以下特征中的一个或多个。举例而言，在一些实施中，对于每一列的存储单元，电极间介电质沿第二维度跨越所述列内的每一存储单元连续延伸，并具有暴露于所述多个第一气隙的底部表面。
在一些实施中，第二电极层包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，所述第二导电层包含硅化物，且第二导电层的厚度与第一导电层的厚度的比是在约2:1至约4:1之间。
在一些实施中，第二电极层包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，第二导电层包含金属，且第二导电层的厚度与第一导电层的厚度的比是在约2:1至约2:3之间。
在一些实施中，沿第二维度，所述多个存储单元中的每一存储单元的第一电极层、电极间介电质以及第二电极层借由对应的第二气隙与相邻存储单元分隔，每一第二气隙延伸至顶盖介电质中以形成在顶盖介电质中的明显凹陷区。第二电极层可包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，第二导电层包含硅化物，且每一第二气隙自与第二电极的上表面共面的平面延伸至顶盖介电质中的深度可在约8纳米与约 12纳米之间。
在一些实施中，第二电极层包含在电极间介电质上的第一导电层及在第一导电层上的第二导电层，第二导电层包含金属，且每一第二气隙自与第二电极的上表面共面的平面延伸至顶盖介电质中的深度可大于约8纳米。
一般而言，在另一方案中，本发明的目标物可体现在制造半导体存储器装置的方法中，所述方法包含：提供半导体基板，所述半导体基板包含在半导体基板的上表面上的隧穿介电层及在隧穿介电层的上表面上的第一电极层；在半导体基板及隧穿介电层内形成多个第一隔离区，所述多个第一隔离区沿第一维度延伸，每一第一隔离区分隔沿正交于第一维度的第二维度配置的相邻位线；使用第一牺牲材料填充所述多个第一隔离区；移除第一牺牲材料的一部分以留下第一牺牲材料的剩余部分；在第一电极层的上表面上及在第一牺牲材料的剩余部分的上表面上形成电极间介电质；在电极间介电质上形成第二电极层；将第二电极层、电极间介电质以及第一电极层图案化成多个第二隔离区，所述多个第二隔离区沿第二维度延伸，每一第二隔离区分隔沿第一维度配置的相邻字线；以及移除第一牺牲材料的剩余部分，以形成自电极间介电层的底部表面延伸至半导体基板的上表面的具有约23纳米或更小的高度的第一气隙。
所述方法的实施可包含以下特征中的一个或多个。举例而言，在一些实施中，所述方法进一步包含：在所述多个第二隔离区中沉积第二牺牲材料；自第二隔离区移除第二牺牲材料的一部分，以使得第二电极层的第一区段具有自电极间介电质延伸至第二牺牲材料的上表面的第一厚度，且第二电极层的第二区段具有自第二牺牲材料的上表面延伸至第二电极层的上表面的第二厚度；移除第二牺牲材料以形成在第二隔离区中的多个第二气隙；以及在第二电极层上形成顶盖介电质。
在一些实施中，所述方法进一步包含将第二电极层的第二区段自多晶硅变换成硅化物，其中第二厚度与第一厚度的比是在约2:1至约4:1之间。所述多个第二气隙可在第二电极层的上表面上方延伸并部分延伸至顶盖介电质中，其中每一第二气隙自与第二电极层的上表面共面的平面延伸至顶盖介电质中的深度是在约8纳米与约12纳米之间。
在一些实施中，形成第二电极层包含：在电极间介电质的上表面上沉积多晶硅材料；及在多晶硅材料上沉积金属层，其中金属层的厚度与多晶硅材料的厚度的比是在约2:1至约2:3之间。所述方法可进一步包含在第二电极层上形成顶盖介电质，其中所述多个第二气隙在第二电极层的上表面上方延伸并部分延伸至顶盖介电质中，且其中每一第二气隙自与第二电极层的上表面共面的平面延伸至顶盖介电质中的深度大于约8纳米。
将在以下随附附图及实施方式中阐述一个或多个实施例的细节。从实施方式、附图以及申请专利范围来看特征及优点将是显而易见的。
附图说明
图1为说明NAND型闪存阵列的透视图的示意图。
图2A为说明根据本发明的半导体装置的存储单元阵列的一部分的实例的俯视图的示意图。
图2B为说明沿图2A中的Y轴切割的实例存储单元阵列的横截面侧视图的示意图。
图2C为说明沿图2A中的X1轴(例如，沿存储单元阵列的字线)切割的实例存储单元阵列的横截面侧视图的示意图。
图3A至图16B为说明图2A至图2C中的实例存储单元阵列的实例制造工艺的横截面侧视图及俯视图的示意图。
图17A至图22B说明图2A至图2C中的实例存储单元阵列的替代实例制造工艺的横截面侧视图及俯视图的示意图。
图23至图36为说明用于形成图2A至图2C中的实例存储单元阵列的接触区的实例制造工艺的示意图。
【附图标记说明】
10：第一方向
20：第二方向
100：存储器阵列
102：字线
104：有源区
106：基板
108：沟道隔离区
200：存储单元阵列
201：通道区
202：位线
204：字线
205：有源装置驱动线
206：半导体基板
208：介电层
210：第一电极
212：第二电极
212a：第一层
212b：第二层
214：电极间介电质
216：顶盖介电层
218：沟道隔离区
222：第一气隙
224：第二气隙
226：凹陷区
228：接触区
300：光刻胶
302：开口
400：位线牺牲介电材料
500：光刻胶层
502：开口
600：硬掩模
700：开口
800：缓冲介电层
1000：第二牺牲介电材料
1100：区
1202：基板接触区
1204：牺牲区
1500：接触探针
1600：电极
1602：金属层
1700：开口
1800：缓冲介电层
2200：间隔物层
2202：接触介电区
2204：氮化硅层
2206：光刻胶层
2300：缓冲介电层
2400：牺牲材料
2600：间隔物层
2602：第一层间介电层
2604：第三层间介电质
2900：介电质
3400：硅化物层
3500：顶盖介电层
3502：开口/气隙
3504：凹陷区
3600：第一顶部层间介电层
3602：第二顶部层间介电层
CG：控制栅极
Ctox、CFGCG、CFGX、CFGY、CFGXY：电容耦合
FG：浮置栅极
ONO：氧化物-氮化物-氧化物
T1：厚度
T2：厚度
T3：高度/深度
T4：高度/深度
具体实施方式
图1为说明NAND型闪存阵列100的透视图的示意图。存储器阵列 100包含平行配置并沿第一方向10隔开的充当每一存储单元的控制栅极 (CG)的多个字线102。存储器阵列100也包含基板106内的多个有源区 104，其中有源区平行延伸并沿正交于第一方向10的第二方向20隔开。有源区104充当存储单元的位线。借由此设计，每一存储单元可被理解为包含控制栅极、浮置栅极(FG)及电极间介电质(例如，氧化物-氮化物- 氧化物(ONO)层)。相邻存储单元的有源区借由沟道隔离区108沿第二方向彼此隔离。
对于NAND闪存操作，临界电压(Vt)分布及编程干扰是存储单元阵列可靠且高效操作的重要因素。然而，随着单元大小减少，单元至单元耦合干扰(cell-to-cell cpuplinginterference)会显著增加，其归因于借由编程相邻存储单元引起的Vt移位而导致较宽Vt分布。干扰可来自归因于隧穿区中的氧化物的电容耦合(Ctox)、控制栅极与浮置栅极之间的电容耦合(CFGCG)、相邻浮置栅电极之间的电容耦合(CFGX、CFGY、CFGXY) 及浮置栅电极与基板之间的电容耦合。为最小化上述及其他干扰源，考虑到空气与固体介电材料相比具有较低介电常数(空气具有约为1的介电常数)，存储单元阵列内的某些介电材料可以气隙替换。
图2A为说明根据本发明的半导体装置的存储单元阵列200的一部分的实例的俯视图的示意图。图2B为说明沿图2A中的Y轴(例如，沿存储单元阵列200的位线)切割的实例存储单元阵列200的横截面图的示意图。图2C为说明沿图2A中的X1轴(例如，沿存储单元阵列200的字线) 切割的实例存储单元阵列200的横截面图的示意图。在本实例中，存储单元阵列200包含多个NAND型闪存单元。然而，本文所阐述的细节也可延伸至其他类型的半导体组件，诸如NOR型闪存、逻辑设备以及其他类型的半导体组件。
在图2A中，多个位线202沿第一方向(例如，X1轴)平行配置并隔开，且每一位线202沿正交于第一方向的第二方向(例如，Y轴)而伸长。多个字线204沿第二方向平行配置并隔开，且每一字线204沿第一方向而伸长。字线204相对于半导体基板206形成于位线202上方。图2A中描绘存储单元阵列的仅仅有限部分。在阵列外部的周边区域中，可提供其中电装置经形成以用于自阵列的存储单元读取及写入至阵列的存储单元的有源区域。
在图2B至图2C中，展示多个存储单元元件的部分，其中存储单元元件包含半导体基板206。介电层208提供在半导体基板206的表面上。介电层208可被称为隧穿介电层并定位于半导体基板206的通道区201上方，如图2C中所示。通道区201包含半导体基板206的有源区域。举例而言，通道区201可掺杂有杂质以使得半导体材料为n型或p型，以使得电流可在施加适当电压后流经通道区201。半导体基板206的材料可包含(例如) Si、Ge、SiGe、InP、GaP、GaN、GaInSnP或ZnSe。介电层208的材料可包含(例如)氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)或氮氧化物。
在介电层208上方，每一存储单元包含第一电极210。第一电极210 借由介电层208与半导体基板206分隔。第一电极210可为充当电荷储存层的浮置栅电极。第二电极212提供于第一电极210上方。第二电极212 可为形成字线的部分的控制电极。第一电极210的材料可包含(例如)掺杂有杂质的多晶硅，以使得多晶硅为n型或p型。在一些实施中，第一电极210可由其他材料(诸如金属)或多金属薄膜形成。类似地，第二电极 212的材料可包含(但不限于)掺杂有杂质的多晶硅(以使得多晶硅为n 型或p型)、金属或多金属薄膜。
第二电极212借由电极间介电质214与第一电极210分隔并电绝缘。在图2C中，电极间介电质214经展示以具有覆盖第一电极210的侧壁的波浪图案。此波浪图案允许第二电极212在第一电极的侧面上方延伸以改良浮置栅极与控制栅极之间的耦合。电极间介电质214的材料可包含(例如)介电质薄膜的堆叠层，诸如氧化硅、氮化硅以及氧化硅的交替层，也称作ONO薄膜。实际上，其他材料可用作电极间介电质214。
在一些实施中，第二电极212包含两个导电材料层。举例而言，第一层212a可包含第一材料，诸如经掺杂之多晶硅，且第二层212b可包含与第一层相比可具有较低电阻率的不同第二导电材料，诸如硅化物(例如， CoSi、NiSi、PtSi、WSi或MoSi)或金属或多金属(例如，Mo、Ti、W、 Al或Ta)。顶盖介电层216经提供在第二电极212的上表面上。顶盖介电层216在存储单元阵列200上方及在个别存储单元之间连续延伸。顶盖介电层216可包含介电材料，包含(但不限于)氧化硅。为了清楚起见，自图2A省去顶盖介电层216。
在图2C中，沟道隔离区218经展示将相邻通道区201彼此分隔。沟道隔离区218沿第一方向(X轴)隔开。每一沟道隔离区218沿第二方向 (Y轴)与位线平行地延伸，并通过所述多个存储单元。沟道隔离区218 提供相邻通道区201的有源区域之间的电隔离。每一沟道隔离区218包含形成于半导体基板206中的沟道；沟道以介电层208填充。介电层208的材料可包含(但不限于)氧化物，诸如氧化硅。
在图2C中，沟道隔离区218经展示为包含形成第一气隙222的凹陷。第一气隙222自介电层208的上表面向下延伸且可部分延伸穿过沟道的深度；介电层208的一部分可保留在沟道的底部。第一气隙222的存在减少介电常数，及因此减少沿字线方向的相邻存储单元之间的电容。在一些实施中，存储单元之间的电容减少可减少来自相邻单元的寄生干扰，从而导致减少之电压临界值分布。此外，在一些实施中，第一气隙222的存在减少第二电极212与半导体基板206之间的边缘电容(fringe capacitance)，其改良控制栅极与浮置栅极之间的耦合比，并允许写入至存储单元所必需的写入电压的减少。
如图2C中所示，第一气隙222中的每一者自半导体基板206的上表面下方延伸直至且不超出介电层208的上表面。此导致每一第一气隙222 延伸至电极间介电质214的暴露底部。在一些实施中，借由将第一气隙222 的高度限于不高于隧穿介电层208的上表面，提供对栅极耦合比的更大控制是可能的。在一些实施中，第一气隙222的高度在介电层208的上表面上方延伸。隧穿介电层208自半导体基板206的上表面至电极间介电质的底部的高度可为(例如)约70埃。气隙22直至电极间介电质的底部的高度可(例如)在约120埃至约230埃之间。举例而言，在一些实施中，自电极间介电质214的底部表面延伸至半导体基板206的上表面的气隙22 的高度可在23纳米或更小内。
在图2B中，相邻存储单元也借由第二气隙224在第一方向上分隔。详言之，第二气隙224将每一存储单元中的第一电极及第二电极与相邻存储单元中的第一电极及第二电极隔离。第二气隙224沿第二方向(Y轴) 隔开并沿第一方向(X轴)与字线并行地延伸。第二气隙224的一部分形成于介电层208中，因此介电层208的涂层可保留在第一电极110的侧壁上。第二气隙224的底部可与第一电极210的底部大体上共面。介电层208 的一部分可将第二气隙224与半导体基板206分隔。第二气隙224在顶部处由顶盖介电层216密封。在一些实施中，每一第二气隙224的顶部形成顶盖介电层216内的明显凹陷区226。第二气隙224的存在减少介电常数，及因此减少沿位线方向的相邻存储单元之间的电容。
如图2A中所示，存储单元阵列200也可包含沿位线定位的接触区228。接触区228包含若干介电材料层，其覆盖位线的有源区域，且接触插塞可穿过其插入以与有源区域接触。
已判定在一些实施中建构本文中所描述的存储单元装置使得某些特征具有属于特定范围的尺寸可是有利的。举例而言，当第二电极212的第二层212b由硅化物(例如，由CoSi2)形成时，第二电极212的第二层212b 的厚度T2与第一层212a的厚度T1的比应在约2:1至约4:1范围内，以维持字线的低电阻并维持存储单元的高数据保持。举例而言，若第二层212b 的厚度T2与第一层212a的厚度T1的比降至2:1以下，则第二层212b的厚度T2相对于第一层212a将太薄，从而导致对于存储单元装置的操作过高的第二电极212的电阻。
另外，若第二层212b的厚度T2与第一层212a的厚度T1的比升至高于4:1，则第二层212b的厚度T2变为如此高以致其会损害电极间介电质 214(例如，经由将介电质的部分转换成硅化物)。受损的电极间介电质214 会减少存储单元的数据保持。类似地，当第二层212b由金属(例如，钨) 形成时，第二电极212的第二层212b的厚度T2与第一层212a的厚度T1 的比应在约2:1至2:3范围内，以维持字线的低电阻并维持存储单元的高数据保持。含有硅化物作为第二层212b的装置与使用金属作为第二层 212b的装置的比例的差异是因为硅化物与金属相比大体具有较高电阻。因此，与金属相比，对于硅化物而言，第二层212b的厚度应较厚以获得较低电阻。
在另一实例中，在硅化物用作第二层212b时，顶盖介电层216内的凹陷区226的高度/深度T3应在约8纳米至约12纳米之间以达成字线之间的低电容，且在金属用作第二层212b时大于约8纳米。高度/深度T3 经判定为自与第二电极212的上表面共面的平面延伸至顶盖介电层216的下表面的第二气隙224的距离。若凹陷区小于约8纳米，则顶盖介电层216的介电常数主导着电容，从而导致实质性串扰(cross-talk)，然而若凹陷区大于约12纳米(在硅化物用作第二层212b的状况下)，则顶盖介电质 (例如，氧化物)的沉积速率相对快速，使得膜厚度的变动的增加及接触件(contact)的纵横比增加也很有可能。膜厚度的变动及纵横比的增加使这些参数遍及不同存储单元为不均匀的，且在某些实施中会导致存储单元的操作参数的不可接受的变动。在金属用于第二层212b的状况下，高度/ 深度T3的上限实际上取决于剩余硬掩模600的厚度(参见图21A)。
气隙的尺寸可取决于顶盖介电层216的阶梯覆盖(step coverage)。当阶梯覆盖变成较不良时，可达成较大气隙。顶盖介电层216的阶梯覆盖可借由调节压力或顶盖介电层材料的沉积速率而调整。电容也可取决于形成介电层208及顶盖介电层216的材料的介电常数。在实例中，形成介电层 208及顶盖介电层216的材料具有约3.9的介电常数。
在另一实例中，对于每一第一气隙222，在半导体基板206上方延伸的第一气隙222的部分的高度/深度T4应在约12纳米与约23纳米之间，以避免实质上降级存储单元装置的操作。详言之，高度/深度T4为对应于在电极间介电质214的下表面与与半导体基板206的上表面共面的平面之间的部分第一气隙222的距离。高度/深度T4可对应于半导体基板206与第一电极210之间的隧穿介电层208的厚度。若高度/深度T4小于约12 纳米，则控制栅极至基板的崩溃电压将降级(例如，值减少)。若高度/深度T4大于约23纳米，则电极间介电质214的峰至峰的高度减少，其会减少栅极耦合比，且因此减少控制栅极对浮置栅极的可控性。本文所揭露的值及范围的精度受限于可用以量测或推断所述值的技术的准确度。举例而言，在一些实施中，高度/深度T4的值是基于如自氧化物沉积和/或刻蚀工艺推断的隧穿介电层208的厚度而判定。
图3A至图16B为说明图2A至图2C中展示的实例存储单元阵列的实例制造工艺的横截面视图及俯视图的示意图。图3B为半导体基板206的俯视图。图3A为沿图3B的X1轴的横截面图。
如图3A至图3B中所示，提供半导体基板206(诸如硅基板)，其中半导体基板206包含多个浅沟道隔离(STI)区218。沟道隔离区218电隔离半导体基板206内的相邻通道区201。通道区201包含半导体基板206 的有源区域。举例而言，通道区201可掺杂有杂质以使得半导体材料为n 型或p型，以使得电流可在施加适当电压后流经通道区201。通道区201 对应于图3B中展示的位线。每一沟道隔离区218是使用诸如化学气相沉积(CVD)的沉积方法以介电材料(例如，氧化硅)填充。填充沟道隔离区218的介电层208也形成在半导体基板206的上表面上。形成于半导体基板206的上表面上的介电层208的部分对应于隧穿介电层。介电层208 的隧穿介电层部分可使用(例如)热氧化而形成。沟道隔离区218也延伸至形成于隧穿介电层208的上表面上的第一电极210中。第一电极210可包含导电材料(诸如经掺杂的多晶硅(poly))。第一电极210的上表面及第一电极210内的介电层208的暴露部分可经历化学机械研磨，以提供平坦且光滑表面。
在提供具有沟道隔离区218的半导体基板206及第一电极210之后，光刻胶(photoresist，PR)300沉积并图案化于第一电极210的上表面上。光刻胶300保护周边区但在阵列区中被移除以暴露介电层208。介电层208 的暴露部分接着(例如)借由非等向性刻蚀(例如，反应性离子刻蚀(RIE)) 而刻蚀以形成沟道隔离区218内的开口302。开口302自第一电极210穿过隧穿介电层并在半导体基板206的上表面下方延伸。在一些实施中，开口302的侧壁保留介电层208。
图4A为沿图4B的X1轴的横截面图并描绘制造工艺中的下一步骤。如图4A中所示，光刻胶300经移除且位线牺牲介电材料400沉积于阵列区及周边区两者中的第一电极210的上表面上。位线牺牲介电材料400可包含(例如)氮化硅且可使用CVD沉积。可替代地使用其他牺牲材料，诸如旋涂介电质或其他多孔薄膜。在沉积位线牺牲介电材料400之后，位线牺牲介电材料400的一部分经向下移除至第一电极210的上表面。可使用(例如)湿法刻蚀(诸如H3PO4的溶液)刻蚀位线牺牲介电材料400。未经刻蚀的位线牺牲介电材料400保持在沟道隔离区218的开口302内。
图5A为沿图5B的X1轴的横截面图并描绘制造工艺中的下一步骤。如图5A中所示，光刻胶层500经沉积并图案化于第一电极210的上表面上。光刻胶层500保护周边区但在阵列区中被移除以暴露沟道隔离区218 中的位线牺牲介电材料400。
暴露的位线牺牲介电材料400接着经历相对于多晶硅对氧化硅高度选择性的刻蚀工艺。因此，在刻蚀工艺期间移除非常少的来自第一电极210 的多晶硅或介电层208。刻蚀工艺移除位线牺牲介电材料400以形成开口 502，且继续直至位线牺牲介电材料400的上表面与位于半导体基板206 与第一电极210之间的隧穿介电层208的上表面大致平齐为止。开口502 的底部的位置是基于上文所描述的高度/深度T4的准则。一方面，若开口 502的深度较深(导致较薄的高度/深度T4)，则可达成较好栅极耦合比但此也会降级控制栅极至基板的崩溃电压。另一方面，若开口502的深度较浅(导致较厚的高度/深度T4)，则可达成控制栅极至基板的较高崩溃电压但此也会降级栅极耦合比。
在刻蚀位线牺牲介电材料400之后，光刻胶层500被移除且执行栅栏移除刻蚀(fence removal etch)。栅栏移除刻蚀移除第一电极210的侧壁上的介电层208。刻蚀也可移除第一电极210的一部分，从而导致第一电极 210具有坡道形状弯曲。在介电质侧壁经向下移除至位线牺牲介电材料400 后刻蚀中止。
图6A为沿图6B的X1轴的横截面图并描绘制造工艺中的下一步骤。如图6A中所示，电极间介电质214沉积于第一电极210的上表面上。电极间介电质214可包含多层膜，诸如氧化硅-氮化硅-氧化硅。由于第一电极210的坡道形状图案，因此电极间介电质214形成周期性地与沟道隔离区218内的位线牺牲介电材料400接触的波浪图案。
在沉积电极间介电质214之后，第二电极212(“多晶硅2”)可形成于电极间介电质214的上表面上。第二电极212可包含(例如)诸如经掺杂的多晶硅的导电材料。
在沉积第二电极212之后，硬掩模600(例如，氧化硅)沉积于第二电极212的上表面上。硬掩模600在稍后多晶硅刻蚀期间保护第二电极212，其形成存储单元的控制栅极。硬掩模可由除氧化硅以外的材料形成。电极间介电质214、第二电极212以及硬掩模600沉积于阵列区及周边区的整个表面上方。
图7A使用多个横截面图说明制造工艺中的下一步骤：沿图7B的X1 轴的视图；沿图7B的X2轴的视图；以及沿图7B的Y轴的视图。多个刻蚀经执行以便界定字线204(图7B中展示的窄线)及有源装置驱动线205 (图7B中的宽线)。首先，使用光刻及干法刻蚀来图案化硬掩模600，以界定字线204及有源装置驱动线205(当用以控制字符串流时也称作选择线)。也即，硬掩模600经刻蚀直至第二电极212的部分被暴露为止。接着，在借由硬掩模600界定字线及驱动线之后，第二电极212的暴露区经刻蚀以暴露部分电极间介电质214。电极间介电质214的暴露部分接着经刻蚀以暴露部分第一电极210。第一电极210的暴露部分接着经向下刻蚀至隧穿介电层208。借由以此方式刻蚀，开口700形成于沿Y轴的相邻存储单元之间，及因此电隔离沿Y轴的相邻存储单元。
图8A说明制造工艺中的下一步骤并描绘：沿图8B的X1轴的横截面图；沿图8B的X2轴的横截面图；以及沿图8B的Y轴的横截面图。在此步骤中，缓冲介电层800(例如，缓冲氧化硅)沉积于硬掩模600的上表面上及在相邻存储单元之间的开口700的暴露侧壁上(例如，参见沿Y轴的横截面图)，使得缓冲介电层800覆盖第一电极210、电极间介电质214 以及第二电极212的暴露部分。借由在存储单元的侧壁上沉积缓冲介电层 800，缓冲介电层800保护电极间介电质214以免受稍后的氧化物刻蚀步骤影响。缓冲介电层800也沉积于隧穿介电层208的上表面上(例如，参见沿X2轴的横截面图)，使得位线牺牲介电材料400的暴露部分是以缓冲介电层覆盖。
图9A说明制造工艺中的下一步骤并描绘：沿图9B的X1轴的横截面图；沿图9B的X2轴的横截面图；以及沿图9B的Y轴的横截面图。在此步骤中，缓冲介电层800的一部分是借由刻蚀(例如，干法刻蚀)移除以暴露牺牲介电材料的上表面及硬掩模600。然而，缓冲介电层800的一部分保留在存储单元的侧壁上以保护电极间介电质214。半导体基板206的上表面上的介电层208(例如，参见X2轴横截面图)用以保护半导体基板206以免受稍后硅化步骤影响。
图10A说明制造工艺中的下一步骤并描绘：沿图10B的X1轴的横截面图；沿图10B的X2轴的横截面图；以及沿图10B的Y轴的横截面图。在此步骤中，第二牺牲介电材料(也称作写入线牺牲介电材料)1000沉积于阵列区及周边区上方。第二牺牲介电材料1000可包含(例如)氮化硅。可替代地使用其他牺牲材料，诸如旋涂介电质或其他多孔薄膜。第二牺牲介电材料1000填充相邻字线与位线之间的暴露开口。
图11A说明制造工艺中的下一步骤并描绘：沿图11B的X1轴的横截面图；沿图11B的X2轴的横截面图；以及沿图11B的Y轴的横截面图。在此步骤中，第二牺牲介电材料1000经历刻蚀(例如，诸如H3PO4的湿法刻蚀)。由于字线之间的区(例如，参见沿Y轴的横截面图)相对窄(例如，小于约40纳米)，因此在这些区中的第二牺牲介电材料1000并未被显著刻蚀。也即，刻蚀工艺(例如，干法刻蚀或湿法刻蚀(诸如H3PO4)) 可未实质上穿透至字线之间的区域中，使得第二牺牲介电材料1000保留在这些区中。在其他较宽区(例如，在驱动线之间，诸如如沿Y轴的横截面图中所示的区1100)中，第二牺牲介电材料1000更容易被移除。
图12A说明制造工艺中的下一步骤并描绘：沿图12B的X1轴的横截面图；沿图12B的X2轴的横截面图；以及沿图12B的Y轴的横截面图。在此步骤中，硬掩模600的更多部分被移除，且间隔物及层间介电质工艺经执行以产生用于覆盖可与其形成电接触的基板接触区1202的间隔物/层间介电质(接触区228)。间隔物/层间介电质包含可(例如)由氮化硅形成的牺牲区1204。如沿图12A的Y轴的横截面图中所示，牺牲区1204具有U形结构，其中U形状的最上部分延伸不超过距整个接触区228的上部的一半。用于以此方式形成牺牲区1204的原因是使得当位线与字线之间的气隙稍后在制造工艺中(经由移除牺牲介电质)形成时，牺牲区1204 的移除不导致相邻接触件之间的短路，若U形牺牲区的最上部分延伸接近于或直至接触区228的上部，则短路可能发生。本文中参看图23至图36 描述关于用于形成类似于上述间隔物/层间介电质的间隔物/层间介电质的工艺的实例的其他细节。
图13A说明制造工艺中的下一步骤并描绘：沿图13B的X1轴的横截面图；沿图13B的X2轴的横截面图；以及沿图13B的Y轴的横截面图。在此步骤中，硬掩模600被移除(例如，借由干法刻蚀)。此外，字线之间的第二牺牲介电材料1000的一部分以及覆盖第二电极212的栅栏介电质的一部分也被移除。移除牺牲介电质及栅栏氧化物两者的覆盖第二电极 212的侧壁的一部分的目的是暴露第二电极212(例如，控制电极)以用于稍后金属硅化物形成步骤。
图14A说明制造工艺中的下一步骤并描绘：沿图14B的X1轴的横截面图；沿图14B的X2轴的横截面图；以及沿图14B的Y轴的横截面图。在此步骤中，剩余第二牺牲介电材料1000及位线牺牲介电材料400被移除。这些材料可使用(例如)能够穿入电极间介电质214下方以移除这些区域中的氮化物的湿法刻蚀剂溶液来移除。替代地，在一些实施中，干法刻蚀工艺可用于移除牺牲材料。移除牺牲介电材料导致在电极间介电质214下方形成第一气隙222及在相邻存储单元之间形成第二气隙224。如图14A中所示(例如，参见沿X2轴的横截面图)，第二气隙224与相邻存储单元之间的字线共平行延伸。第一气隙222与相邻存储单元之间的位线共平行延伸(例如，参见沿X1轴的横截面图)。
图15A说明制造工艺中的下一步骤并描绘：沿图15B的X1轴的横截面图；沿图15B的X2轴的横截面图；以及沿图15B的Y轴的横截面图。在此步骤中，第二电极212经修改以形成第一层212a及第二层212b。第二层212b包含硅化物材料，诸如CoSi2。第二层212b可替代地包含其他硅化物，诸如NiSi、PtSi、WSi或MoSi。第二层212b经形成以减少第二电极212的电阻。顶盖介电层216形成于第二层212b的上表面上。
为形成第二层212b，材料(例如，Co)层沉积于第二电极212的顶部上。接着，顶盖介电材料沉积于Co的上表面上(或在用以形成硅化物的任何其他合适的材料上)。举例而言，顶盖介电材料可包含在高温下退火的等离子体增强式化学气相沉积氧化硅。高温退火引起Co(或用以形成硅化物的其他合适材料)扩散至多晶硅层(第二电极212)中及与多晶硅层中的Si结合。此扩散及结合工艺导致硅化物层(第二层212b)，其中第二电极212的剩余部分作为多晶硅留下。扩散及硅化工艺经控制以使得第二电极212的硅化物层的厚度与剩余多晶硅层的厚度的比是在约2:1至约4:1之间，以维持字线的低电阻并维持存储单元的高数据保持。
另外，由于相邻存储单元之间的距离相对窄(例如，小于约40纳米)，且由于所沉积顶盖层介电层216的阶梯覆盖相对不良，因此顶盖层介电层在第二气隙224上方与相邻顶盖层介电材料接合至一起，基本上在第二气隙224上方形成介电材料的桥(例如，参见沿Y轴及沿X2轴的横截面图)。顶盖介电层216的桥接区也导致形成凹陷区226。
在凹陷区上方的顶盖介电层216的厚度比在第二电极212上方薄。顶盖介电层216的厚度经制造以使得顶盖介电层216内的凹陷区226的高度 /深度是约8纳米至约12纳米之间，以达成字线之间的低电容。也即，如自控制栅极的顶部(也即，在此实例中与第二层212b的上表面共面的平面)至第二气隙224的顶部决定的凹陷区226的厚度是在约8纳米与约12纳米之间。若气隙的凹陷区226的厚度小于约8纳米，则此将降级崩溃电压并增强相邻存储单元之间的耦合效应。若凹陷区226的厚度大于约12 纳米，则此意谓顶盖氧化物的沉积速率相对快速，使得膜厚度的变动的增加及接触件的纵横比的增加也很有可能，从而使这些参数遍及不同存储单元为不均匀的，且导致存储单元的操作参数的不可接受的变动。
尽管前述工艺描绘在形成硅化物层之前移除牺牲材料，但可替代地在形成硅化物层之后移除牺牲材料。
接触探针1500接着插入至接触区228中以与有源区域接触。
参看图2A至图2C展示并描述的实施包含由多晶硅层(第一层212a) 及硅化物层(第二层212b)形成的第二电极212，其中硅化物层有助于减少第二电极212的电阻(例如，当第二电极212用作闪存单元的控制电极时)。在一些实施中，第二电极212可包含不同于硅化物层的导电材料。举例而言，在一些实施中，第二电极212可包含由多晶硅形成的第一导电层及由金属形成的第二导电层。在一些实施中，借由金属替代硅化物可简化制造工艺并进一步减少控制栅极电阻。图16A至图21B是说明用于由金属形成第二电极的第二导电层的实例工艺的示意图。
图16A至图16B中描绘的工艺在图5A至图5B中展示的第一电极210 的图案化之后开始。详言之，图16A为说明沿图16B中的X1轴的横截面图的示意图。图16B为装置的阵列区及周边区的俯视图。如图16A中所示，金属层1602沉积于第二电极的上表面上，随后硬掩模600沉积于金属层1602的上表面上。金属层1602及第二电极212一起可对应于新的电极1600。金属层1602可包含金属，诸如Mo、Ti、W、Al或Ta。可替代地使用其他金属。金属层1602的厚度及第二电极212的厚度经控制，金属层1602的厚度与多晶硅电极(第二电极212)的厚度的比是在约2:1至约2:3之间，以维持字线的低电阻并维持存储单元的高数据保持。
图17A说明制造工艺中的下一步骤并描绘：沿图17B的X1轴的横截面图；沿图17B的X2轴的横截面图；以及沿图17B的Y轴的横截面图。在此步骤中，执行多个刻蚀以便界定字线204(图7B中展示的窄线)及有源装置驱动线205(图7B中的宽线)。首先，使用光刻及干法刻蚀图案化硬掩模600以界定字线204及有源装置驱动线205。也即，刻蚀硬掩模 600直至部分金属层1602被暴露为止。接着，在使用硬掩模600界定字线及驱动线之后，刻蚀金属层1602的暴露区直至部分第二电极212被暴露为止。第二电极212的暴露区经刻蚀以暴露部分电极间介电质214，其接着被刻蚀，随后刻蚀第一电极210的暴露部分直至隧穿介电层。借由以此方式刻蚀，开口1700形成于沿Y轴的相邻存储单元之间，及因此电隔离沿Y轴的相邻存储单元。
图18A说明制造工艺中的下一步骤并描绘：沿图18B的X1轴的横截面图；沿图18B的X2轴的横截面图；以及沿图18B的Y轴的横截面图。在此步骤中，缓冲介电层1800(例如，缓冲氧化硅)沉积于硬掩模600 的上表面上及在相邻存储单元之间的开口1700的暴露侧壁上(例如，参见沿Y轴的横截面图)，以使得缓冲介电层1800覆盖第一电极210、电极间介电质214、第二电极212以及金属层1602的暴露部分。借由在存储单元的侧壁上沉积缓冲介电层1800，缓冲介电层1800保护电极间介电质214 以免受稍后氧化刻蚀步骤影响。缓冲介电层1800也沉积于隧穿介电层208 的上表面上(例如，参见沿X2轴的横截面图)，使得位线牺牲介电材料 400的暴露部分被缓冲介电质覆盖。
图19A说明制造工艺中的下一步骤并描绘：沿图19B的X1轴的横截面图；沿图19B的X2轴的横截面图；以及沿图19B的Y轴的横截面图。在此步骤中，缓冲介电层1800的一部分是借由刻蚀(例如，干法刻蚀) 移除以暴露位线牺牲介电材料400的上表面及硬掩模600。然而，缓冲介电层1800的部分保留在存储单元的侧壁上(例如，参见沿Y轴的横截面图)。
图20A说明制造工艺中的下一步骤并描绘：沿图20B的X1轴的横截面图；沿图20B的X2轴的横截面图；以及沿图20B的Y轴的横截面图。在此步骤中，移除位线牺牲介电材料400。可使用(例如)湿法刻蚀剂溶液或干法刻蚀移除此材料。移除牺牲介电材料导致在电极间介电质214下方形成第一气隙222(例如，参见沿X1轴的横截面图)。第一气隙222与相邻存储单元之间的位线共平行延伸。
图21A说明制造工艺中的下一步骤并描绘：沿图21B的X1轴的横截面图；沿图21B的X2轴的横截面图；以及沿图21B的Y轴的横截面图。在此步骤中，顶盖介电层216形成于硬掩模600的上表面上。举例而言，顶盖介电材料可包含在高温下退火的等离子体增强式化学气相沉积氧化硅。由于存储单元之间的距离相对窄，且由于所沉积顶盖层介电层216的阶梯覆盖相对不良，因此顶盖层介电层216与相邻顶盖层介电材料接合至一起以形成相邻存储单元之间的第二气隙224。也即，顶盖介电层216基本上在第二气隙224上方形成介电材料的桥(例如，参见沿Y轴及沿X2 轴的横截面图)。顶盖介电层216的桥接区也导致形成凹陷区226。在凹陷区上方的顶盖介电层216的厚度比在硬掩模600上方薄。顶盖介电层216 及硬掩模600经制造以使得如自控制栅极的顶部(也即，在此实例中与金属层1602的上表面共面的平面)至第二气隙224的顶部决定的厚度大于约8纳米，以达成字线之间的低电容。若控制栅极的顶部之间的气隙的凹陷区226的厚度小于约8纳米，则此将降级崩溃电压并增强相邻存储单元之间的耦合效应。第二气隙224的厚度的上限(当金属用作第二电极的第二层时)取决于硬掩模600的剩余材料的量。
图22A说明制造工艺中的下一步骤并描绘沿图22B的Y轴的横截面图。在此步骤中，形成间隔物层2200及接触介电区2202。首先，使用经图案化光刻胶层2206，将间隔物层2200沉积于顶盖介电层216的表面上及接触介电区2202中。间隔物层2200可包含(例如)诸如氧化硅的氧化物。接着，移除光刻胶层2206且诸如氧化硅及氮化硅的不同介电质的多层经沉积于接触介电区2202内。与图12A中展示的接触区228对比，接触介电区2202包含在顶盖介电层216上方延伸的氮化硅层2204。图16A 至图22B中所描绘的工艺的优点的实例为在一些实施中其可用以减少相邻多晶硅和/或金属内连线之间的电容。另外，在一些实施中，借由金属替代硅化物可简化工艺并进一步减少控制栅极电阻。另一优点为字线的纵横比也可借由减少金属层1602的高度而减小，在一些实施中其可促进字线的刻蚀并减少字线桥接错误的风险。此外，在一些实施中，相较于依赖于硅化的工艺，使用硬掩模600使得较容易控制气隙的高度(T3)。
图23至图36为说明用于形成图2A中所展示的接触区228的实例工艺的示意图。图23至图27中的每一者描绘阵列区(其中形成存储单元) 及周边区(其中形成控制/逻辑设备)两者中的装置的横截面图。图23至图27中所描绘的工艺可理解为在界定如图7A至图7B中所示的字线之后开始。如图23中所示，缓冲介电层2300(例如，氧化硅)沉积于硬掩模 600的上表面上。缓冲介电层2300也覆盖存储单元的暴露侧壁(包含硬掩模600、第二电极212、电极间介电质214以及第一电极210的暴露侧壁)。
如图24中所示，牺牲材料2400接着沉积于缓冲介电层2300的上表面上。牺牲材料2400可包含(例如)氮化硅，并填充在相邻存储单元之间的区中。
如图25中所示，使用(例如)诸如H3PO4的湿法刻蚀工艺移除存在于周边区中的牺牲材料2400。牺牲材料2400保留在阵列区中的相邻存储单元之间的区中但经充分刻蚀使得缓冲介电层2300的上表面被暴露。
如图26中所示，若干介电层接着沉积于装置上。介电层包含由(例如)氧化硅形成的间隔物层2600、由(例如)氮化硅形成的第一层间介电层2602以及由(例如)氧化硅形成的第三层间介电质2604。间隔物层2600 形成在缓冲介电质侧壁上，而第一层间介电层2602形成在间隔物层2600 的暴露表面上。第二层间介电层2604接着填充在第一层间介电层2604上方的开口中。
如图27中所示，接着执行介电质回蚀步骤，其刻蚀第二层间介电层 2604的大部分，以使得第二层间介电层2604的上表面约在与电极间介电质214相同的平面处。
如图28中所示，接着执行第二层间介电层回蚀步骤，其刻蚀第一层间介电层2602的大部分，以使得第一层间介电层2602的上表面约与第二层间介电层2604的上表面平齐。
如图29至图30中所示，接着执行介电质沉积步骤及研磨步骤，其中介电质(例如，氧化硅)2900填充在接触区228内的回蚀开口中。研磨(例如，化学机械研磨)所沉积介电质2900，在阵列区中的所暴露牺牲材料 2400上及在周边区中的第二电极212上停止。
如图31中所示，接着执行阵列区中的相邻存储单元之间的牺牲材料 2400的刻蚀。牺牲刻蚀工艺对在存储单元的侧壁上的缓冲介电层2300以及对电极的多晶硅有高度选择性。也即，与缓冲介电层2300(例如，氧化硅)及形成第二电极212的多晶硅相比，牺牲材料2400(例如，氮化硅) 刻蚀地快得多。并非所有牺牲材料2400在此步骤中被移除。确切而言，如图30中所示，牺牲材料2400的一部分保留，以使得牺牲材料2400的上表面位于电极间介电质214上方及第二电极212的上表面下方。
如图32中所示，接着执行层间介电质以及缓冲介电层2300的刻蚀。缓冲介电层2300经向下刻蚀至与牺牲材料2400的上表面相同的高度。层间介电质2900及间隔物层2600在此步骤期间也经刻蚀。
如图33中所示，位于阵列区中的存储单元之间的牺牲材料2400的剩余部分被移除(例如，经由H3PO4的湿法刻蚀溶液)。其他材料(诸如缓冲介电层2300、层间介电质、间隔物介电质以及多晶硅)实质上不受牺牲材料移除工艺影响。
如图34中所示，工艺中的下一步骤包含在第二电极212的表面上形成硅化物层。硅化物的形成类似于参看图15A至图15B描述的工艺。举例而言，材料(例如，Co)层沉积于第二电极212的顶部上。接着，将装置在高温下退火。高温退火引起Co(或用以形成硅化物的其他合适材料) 扩散至第二电极212中且与第二电极212中的Si结合。此扩散及结合工艺导致硅化物层3400，其中第二电极212的剩余部分作为多晶硅留下。与图 15A至图15B中所描绘的工艺对比，硅化物层3400此处经形成而不需首先沉积顶盖层，但必要时硅化物层3400可在顶盖介电质沉积之后形成。扩散及硅化工艺经控制以使得硅化物层3400的厚度与第二电极212的剩余多晶硅层的厚度的比是在约2:1至约4:1之间，以维持字线的低电阻并维持存储单元的高数据保持。硅化物层3400可包含硅化物，诸如CoSi2、 NiSi、PtSi、WSi或MoSi。
如图35中所示，工艺中的下一步骤包含在装置上在阵列区及周边区两者中形成顶盖介电层3500。举例而言，顶盖介电层3500可包含在高温下退火的等离子体增强式化学气相沉积氧化硅。由于沉积的顶盖层介电层 3500的阶梯覆盖相对不良，因此顶盖层介电质与相邻顶盖层介电材料在存储单元之间的开口/气隙3502上方接合至一起，实质上在开口/气隙3502 上方形成介电材料的桥。顶盖介电层3500的桥接区也导致凹陷区3504的形成。
在凹陷区上方的顶盖介电层3500的厚度比在硅化物层3400上方薄。顶盖介电层3500的厚度经制造以使得顶盖介电层3500内的凹陷区3504 的高度/深度是约8纳米至约12纳米之间，以达成字线之间的低电容。也即，如自控制栅极的顶部(也即，在此实例中与硅化物层3400的顶部共面的平面)至开口/气隙3502的顶部决定的凹陷区3504的厚度是在约8纳米与约12纳米之间。若字线的顶部之间的气隙的凹陷区3504的厚度小于约8纳米，则此将降级崩溃电压并增强相邻存储单元之间的耦合效应。若凹陷区3504的厚度大于约12纳米，则此意谓顶盖氧化物的沉积速率相对快速，以使得膜厚度变动的增加及接触件纵横比的增加也很有可能，从而使得这些参数遍及不同存储单元为不均匀的，并导致操作参数的不可接受的变化及存储单元的故障(例如，归因于接触件断开)。
如图36中所示，接着执行另一层间介电层工艺，其中第一顶部层间介电层3600沉积于顶盖介电层3500的上表面上，且第二顶部层间介电层 3602沉积于阵列区及周边区两者中的第一顶部层间介电层3600的上表面上。第一顶部层间介电层3600可包含(例如)氮化硅。第二顶部层间介电层3602可包含(例如)氧化硅。其他介电材料可替代地用于第一顶部层间介电层及第二顶部层间介电层。
以上已描述许多实施例，尽管如此，应理解可在不背离本发明的精神及范畴的情况下进行各种修改。因此，其他实施例在权利要求书的范畴内。

Claims (9)

1.一种半导体装置，包括：
半导体基板；
多个存储单元，在所述半导体基板上沿第一维度及沿正交于所述第一维度的第二维度配置，
其中所述多个存储单元中的每一存储单元包括在所述半导体基板中的通道区、在所述通道区上的隧穿介电层、在所述隧穿介电层上的第一电极层以及沿所述第一维度跨越所述多个存储单元中的每一存储单元连续延伸的电极间介电层，且
其中沿所述第一维度，所述多个存储单元中的每一存储单元的所述通道区借由对应的第一气隙与所述多个存储单元中的相邻存储单元的所述通道区分隔，每一第一气隙自所述半导体基板的上表面下方延伸至所述电极间介电层，其中所述第一气隙自所述半导体基板的上表面下方延伸直至并超出所述隧穿介电层的上表面，并具有自所述电极间介电层的底部表面至所述半导体基板的上表面的23纳米或更小的高度；
其中在每一第一气隙处，所述电极间介电层的底部表面暴露于所述第一气隙，且
其中所述多个存储单元中的每一存储单元进一步包括在所述电极间介电层上的第二电极层；
其中，沿所述第二维度，所述多个存储单元中的每一存储单元的所述第一电极层、所述电极间介电层以及所述第二电极层借由对应的第二气隙与相邻存储单元分隔。
2.如权利要求1所述的半导体装置，其中所述第二电极层包括在所述电极间介电层上的第一导电层及在所述第一导电层上的第二导电层，
所述第二导电层包括硅化物，且
所述第二导电层的厚度与所述第一导电层的厚度的比是在2:1至4:1之间。
3.如权利要求1所述的半导体装置，其中所述第二电极层包括在所述电极间介电层上的第一导电层及在所述第一导电层上的第二导电层，
所述第二导电层包括金属，且
所述第二导电层的厚度与所述第一导电层的厚度的比是在2:1至2:3之间。
4.如权利要求1所述的半导体装置，
进一步包括跨越所述多个存储单元中的每一存储单元连续延伸的顶盖介电质，
每一第二气隙延伸至所述顶盖介电质中以形成在所述顶盖介电质中的凹陷区。
5.如权利要求4所述的半导体装置，其中所述第二电极层包括在所述电极间介电层上的第一导电层及在所述第一导电层上的第二导电层，所述第二导电层包括硅化物，且
其中每一第二气隙自与所述第二电极层的上表面共面的平面延伸至所述顶盖介电质中的深度是在8纳米与12纳米之间。
6.如权利要求4所述的半导体装置，其中所述第二电极层包括在所述电极间介电层上的第一导电层及在所述第一导电层上的第二导电层，所述第二导电层包括金属，且
其中每一第二气隙自与所述第二电极层的上表面共面的平面延伸至所述顶盖介电质中的深度大于8纳米。
7.一种半导体装置，包括：
半导体基板；
多个存储单元，在所述半导体基板上，所述多个存储单元沿第一维度及沿正交于所述第一维度的第二维度配置，所述多个存储单元中的每一存储单元包括在所述半导体基板上的隧穿介电层、在所述隧穿介电层上的第一电极层、在所述第一电极层上的电极间介电质、在所述电极间介电质上的第二电极层；
顶盖介电层，在所述多个存储单元上；
多个第一气隙，所述多个第一气隙中的每一第一气隙形成于所述半导体基板内并沿所述第一维度延伸以将沿所述第二维度的相邻行的存储单元分隔，其中所述多个第一气隙中的每一第一气隙具有在所述电极间介电质的暴露底部表面与与所述半导体基板的上表面共面的平面之间的23纳米或更小的高度；以及
多个第二气隙，所述多个第二气隙中的每一第二气隙沿所述第二维度延伸以将沿所述第一维度的相邻列的存储单元分隔；
沿所述第二维度，所述多个存储单元中的每一存储单元的所述第一电极层、所述电极间介电质以及所述第二电极层借由对应的第二气隙与相邻存储单元分隔。
8.如权利要求7所述的半导体装置，其中，每一第二气隙延伸至所述顶盖介电层中以形成在所述顶盖介电层中的凹陷区。
9.一种制造半导体存储器装置的方法，包括：
提供半导体基板，所述半导体基板包括在所述半导体基板的上表面上的隧穿介电层及在所述隧穿介电层的上表面上的第一电极层；
形成所述半导体基板及所述隧穿介电层内的多个第一隔离区，所述多个第一隔离区沿第一维度延伸，每一第一隔离区将沿正交于所述第一维度的第二维度配置的相邻位线分隔；
使用第一牺牲材料填充所述多个第一隔离区；
移除所述第一牺牲材料的一部分以留下所述第一牺牲材料的剩余部分；
在所述第一电极层的上表面上及在所述第一牺牲材料的剩余部分的上表面上形成电极间介电质；
在所述电极间介电质上形成第二电极层；
图案化所述第二电极层、所述电极间介电质以及所述第一电极层以形成多个第二隔离区，所述多个第二隔离区沿所述第二维度延伸，每一第二隔离区分隔沿所述第一维度配置的相邻字线；以及
移除所述第一牺牲材料的剩余部分以形成具有23纳米或更小的自所述电极间介电质的底部表面延伸至所述半导体基板的上表面的高度的第一气隙；
沿所述第二维度，所述多个存储单元中的每一存储单元的所述第一电极层、所述电极间介电质以及所述第二电极层借由对应的第二气隙与相邻存储单元分隔。
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