TW201834210A - 半導體裝置與製造半導體記憶體裝置的方法 - Google Patents

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Abstract

本發明關於一種半導體裝置，其包含半導體基板，沿第一維度及沿正交於所述第一維度的第二維度在所述半導體基板上配置的多個記憶體單元，其中所述多個記憶體單元中的每一記憶體單元包含在所述半導體基板中的通道區域、在所述通道區域上的穿隧介電層，以及在所述穿隧介電層上的第一電極層。沿所述第一維度，所述多個記憶體單元中的每一記憶體單元的所述通道區域藉由對應的第一氣隙與所述多個記憶體單元中的鄰近記憶體單元的所述通道區域分隔，每一第一氣隙自所述半導體基板的上表面下方延伸直至電極間介電層。

Description

半導體裝置與製造半導體記憶體裝置的方法
本發明是關於非揮發性半導體記憶體。
一般而言，快閃記憶體經理解為包含可經電抹除及再程式化的固態非揮發性儲存媒體的電子記憶體。在快閃記憶體中，記憶體單元包含上面形成穿隧氧化物層及閘電極的半導體通道區域。與典型金屬氧化物半導體場效電晶體對比，快閃記憶體的閘電極可包含兩個單獨電極層（浮置閘極及控制閘極），其藉由層間氧化物區彼此分隔。為寫入至記憶體單元，施加電壓以使得儲存在浮置閘極中的電荷變化。儲存在浮置閘極中的電荷的變化改變記憶體單元的臨界電壓VT 。
一般而言，在一些態樣中，本發明的標的物涵蓋半導體裝置，所述半導體裝置包含：半導體基板；多個記憶體單元，其沿第一維度及沿正交於所述第一維度的第二維度配置在所述半導體基板上，其中所述多個記憶體單元中的每一記憶體單元包含在所述半導體基板中的通道區域、在所述通道區域上的穿隧介電層、在所述穿隧介電層上的第一電極層以及跨越所述多個記憶體單元中的每一記憶體單元沿第一維度連續延伸的電極間介電質，且其中沿第一維度，所述多個記憶體單元中的每一記憶體單元的通道區域藉由對應的第一氣隙與所述多個記憶體單元中的相鄰記憶體單元的通道區域分隔，每一第一氣隙自半導體基板的上表面下方延伸至電極間介電層，其中第一氣隙自半導體基板的上表面下方延伸直至並超出穿隧介電層的上表面，並具有自電極間介電層的底部表面至半導體基板的上表面的約23奈米或更小的高度。
半導體裝置的實施可包含以下特徵中的一或多者。舉例而言，在一些實施中，在每一第一氣隙處，電極間介電質的底部表面暴露於第一氣隙，且其中所述多個記憶體單元中的每一記憶體單元進一步包含在電極間介電質上的第二電極層。在一些實施中，第二電極層包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，所述第二導電層包含矽化物，且第二導電層的厚度與第一導電層的厚度的比是在約2:1至約4:1之間。在一些實施中，第二電極層包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，第二導電層包含金屬，且第二導電層的厚度與第一導電層的厚度的比是在約2:1至約2:3之間。
在一些實施中，半導體裝置進一步包含跨越所述多個記憶體單元中的每一記憶體單元連續延伸的頂蓋介電質，其中沿第二維度，所述多個記憶體單元中的每一記憶體單元的第一電極層、電極間介電質以及第二電極層藉由對應的第二氣隙與相鄰記憶體單元分隔，每一第二氣隙延伸至頂蓋介電質中以形成在頂蓋介電質中的明顯凹陷區。第二電極層可包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，且第二導電層包含矽化物，其中每一第二氣隙自與第二電極的上表面共面的平面延伸至頂蓋介電質中的深度是在約8奈米與約12奈米之間。替代地，第二電極層可包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，且第二導電層包含金屬，其中每一第二氣隙自與第二電極的上表面共面的平面延伸至頂蓋介電質中的深度是大於約8奈米。
一般而言，在另一態樣中，本發明的標的物可涵蓋半導體裝置，所述半導體裝置包含：半導體基板；在半導體基板上的多個記憶體單元，所述多個記憶體單元沿第一維度及沿正交於第一維度的第二維度而配置，所述多個記憶體單元中的每一記憶體單元包括在半導體基板上的穿隧介電層、在穿隧介電層上的第一電極層、在第一電極層上的電極間介電質、在電極間介電質上的第二電極層；在所述多個記憶體單元上的頂蓋介電層；多個第一氣隙，所述多個第一氣隙中的每一第一氣隙形成於半導體基板內並沿第一維度延伸以分隔沿第二維度的相鄰行的記憶體單元，其中所述多個第一氣隙中的每一第一氣隙具有在電極間介電質的所暴露底部表面與與半導體基板的上表面共面的平面之間的約23奈米或更小的高度；以及多個第二氣隙，所述多個第二氣隙中的每一第二氣隙沿第二維度延伸以分隔沿第一維度的相鄰列的記憶體單元。
半導體裝置的實施可包含以下特徵中的一或多者。舉例而言，在一些實施中，對於每一列的記憶體單元，電極間介電質沿第二維度跨越所述列內的每一記憶體單元連續延伸，並具有暴露於所述多個第一氣隙的底部表面。
在一些實施中，第二電極層包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，所述第二導電層包含矽化物，且第二導電層的厚度與第一導電層的厚度的比是在約2:1至約4:1之間。
在一些實施中，第二電極層包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，第二導電層包含金屬，且第二導電層的厚度與第一導電層的厚度的比是在約2:1至約2:3之間。
在一些實施中，沿第二維度，所述多個記憶體單元中的每一記憶體單元的第一電極層、電極間介電質以及第二電極層藉由對應的第二氣隙與相鄰記憶體單元分隔，每一第二氣隙延伸至頂蓋介電質中以形成在頂蓋介電質中的明顯凹陷區。第二電極層可包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，第二導電層包含矽化物，且每一第二氣隙自與第二電極的上表面共面的平面延伸至頂蓋介電質中的深度可在約8奈米與約12奈米之間。
在一些實施中，第二電極層包含在電極間介電質上的第一導電層及在第一導電層上的第二導電層，第二導電層包含金屬，且每一第二氣隙自與第二電極的上表面共面的平面延伸至頂蓋介電質中的深度可大於約8奈米。
一般而言，在另一態樣中，本發明的標的物可體現在製造半導體記憶體裝置的方法中，所述方法包含：提供半導體基板，所述半導體基板包含在半導體基板的上表面上的穿隧介電層及在穿隧介電層的上表面上的第一電極層；在半導體基板及穿隧介電層內形成多個第一隔離區，所述多個第一隔離區沿第一維度延伸，每一第一隔離區分隔沿正交於第一維度的第二維度配置的相鄰位元線；使用第一犧牲材料填充所述多個第一隔離區；移除第一犧牲材料的一部分以留下第一犧牲材料的剩餘部分；在第一電極層的上表面上及在第一犧牲材料的剩餘部分的上表面上形成電極間介電質；在電極間介電質上形成第二電極層；將第二電極層、電極間介電質以及第一電極層圖案化成多個第二隔離區，所述多個第二隔離區沿第二維度延伸，每一第二隔離區分隔沿第一維度配置的相鄰字元線；以及移除第一犧牲材料的剩餘部分，以形成自電極間介電層的底部表面延伸至半導體基板的上表面的具有約23奈米或更小的高度的第一氣隙。
所述方法的實施可包含以下特徵中的一或多者。舉例而言，在一些實施中，所述方法進一步包含：在所述多個第二隔離區中沈積第二犧牲材料；自第二隔離區移除第二犧牲材料的一部分，以使得第二電極層的第一區段具有自電極間介電質延伸至第二犧牲材料的上表面的第一厚度，且第二電極層的第二區段具有自第二犧牲材料的上表面延伸至第二電極層的上表面的第二厚度；移除第二犧牲材料以形成在第二隔離區中的多個第二氣隙；以及在第二電極層上形成頂蓋介電質。
在一些實施中，所述方法進一步包含將第二電極層的第二區段自多晶矽變換成矽化物，其中第二厚度與第一厚度的比是在約2:1至約4:1之間。所述多個第二氣隙可在第二電極層的上表面上方延伸並部分延伸至頂蓋介電質中，其中每一第二氣隙自與第二電極層的上表面共面的平面延伸至頂蓋介電質中的深度是在約8奈米與約12奈米之間。
在一些實施中，形成第二電極層包含：在電極間介電質的上表面上沈積多晶矽材料；及在多晶矽材料上沈積金屬層，其中金屬層的厚度與多晶矽材料的厚度的比是在約2:1至約2:3之間。所述方法可進一步包含在第二電極層上形成頂蓋介電質，其中所述多個第二氣隙在第二電極層的上表面上方延伸並部分延伸至頂蓋介電質中，且其中每一第二氣隙自與第二電極層的上表面共面的平面延伸至頂蓋介電質中的深度大於約8奈米。
一或多個實施例的細節闡述於以下隨附圖式及實施方式中。特徵及優勢自實施方式、圖式以及申請專利範圍將是顯而易見的。
圖1為說明NAND型快閃記憶體陣列100的透視圖的示意圖。記憶體陣列100包含平行配置並沿第一方向10隔開的充當每一記憶體單元的控制閘極（CG）的多個字元線102。記憶體陣列100亦包含基板106內的多個主動區104，其中主動區平行延伸並沿正交於第一方向10的第二方向20隔開。主動區104充當記憶體單元的位元線。藉由此設計，每一記憶體單元可被理解為包含控制閘極、浮置閘極（FG）及電極間介電質（例如，氧化物-氮化物-氧化物（ONO）層）。相鄰記憶體單元的主動區藉由渠溝隔離區108沿第二方向彼此隔離。
對於NAND快閃記憶體操作，臨界電壓（Vt ）分佈及程式化干擾是記憶體單元陣列可靠且高效操作的重要因素。然而，隨著單元大小減少，單元至單元耦合干擾（cell-to-cell cpupling interference）會顯著增加，其歸因於藉由程式化相鄰記憶體單元引起的Vt 移位而導致較寬Vt 分佈。干擾可來自歸因於穿隧區中的氧化物的電容耦合（Ctox）、控制閘極與浮置閘極之間的電容耦合（CFGCG）、相鄰浮置閘電極之間的電容耦合（CFGX、CFGY、CFGXY）及浮置閘電極與基板之間的電容耦合。為最小化此及其他干擾源，考慮到空氣與固體介電材料相比具有較低介電常數（空氣具有約為1的介電常數），記憶體單元陣列內的某些介電材料可以氣隙替換。
圖2A為說明根據本發明的半導體裝置的記憶體單元陣列200的一部分的實例的俯視圖的示意圖。圖2B為說明沿圖2A中的Y軸（例如，沿記憶體單元陣列200的位元線）切割的實例記憶體單元陣列200的橫截面圖的示意圖。圖2C為說明沿圖2A中的X1軸（例如，沿記憶體單元陣列200的字元線）切割的實例記憶體單元陣列200的橫截面圖的示意圖。在本實例中，記憶體單元陣列200包含多個NAND型快閃記憶體單元。然而，本文所闡述的細節亦可延伸至其他類型的半導體組件，諸如NOR型快閃記憶體、邏輯裝置以及其他類型的半導體組件。
在圖2A中，多個位元線202沿第一方向（例如，X1軸）平行配置並隔開，且每一位元線202沿正交於第一方向的第二方向（例如，Y軸）而伸長。多個字元線204沿第二方向平行配置並隔開，且每一字元線204沿第一方向而伸長。字元線204相對於半導體基板206形成於位元線202上方。圖2A中描繪記憶體單元陣列的僅僅有限部分。在陣列外部的周邊區域中，可提供其中電裝置經形成以用於自陣列的記憶體單元讀取及寫入至陣列的記憶體單元的主動區域。
在圖2B至圖2C中，展示多個記憶體單元元件的部分，其中記憶體單元元件包含半導體基板206。介電層208提供在半導體基板206的表面上。介電層208可被稱為穿隧介電層並定位於半導體基板206的通道區201上方，如圖2C中所示。通道區201包含半導體基板206的主動區域。舉例而言，通道區201可摻雜有雜質以使得半導體材料為n 型或p 型，以使得電流可在施加適當電壓後流經通道區201。半導體基板206的材料可包含（例如）Si、Ge、SiGe、InP、GaP、GaN、GaInSnP或ZnSe。介電層208的材料可包含（例如）氧化物（例如，二氧化矽）、氮化物（例如，氮化矽）或氮氧化物。
在介電層208上方，每一記憶體單元包含第一電極210。第一電極210藉由介電層208與半導體基板206分隔。第一電極210可為充當電荷儲存層的浮置閘電極。第二電極212提供於第一電極210上方。第二電極212可為形成字元線的部分的控制電極。第一電極210的材料可包含（例如）摻雜有雜質的多晶矽，以使得多晶矽為n 型或p 型。在一些實施中，第一電極210可由其他材料（諸如金屬）或多金屬薄膜形成。類似地，第二電極212的材料可包含（但不限於）摻雜有雜質的多晶矽（以使得多晶矽為n 型或p 型）、金屬或多金屬薄膜。
第二電極212藉由電極間介電質214與第一電極210分隔並電絕緣。在圖2C中，電極間介電質214經展示以具有覆蓋第一電極210的側壁的波浪圖案。此波浪圖案允許第二電極212在第一電極的側面上方延伸以改良浮置閘極與控制閘極之間的耦合。電極間介電質214的材料可包含（例如）介電質薄膜的堆疊層，諸如氧化矽、氮化矽以及氧化矽的交替層，亦稱作ONO薄膜。實際上，其他材料可用作電極間介電質214。
在一些實施中，第二電極212包含兩個導電材料層。舉例而言，第一層212a可包含第一材料，諸如經摻雜之多晶矽，且第二層212b可包含與第一層相比可具有較低電阻率的不同第二導電材料，諸如矽化物（例如，CoSi、NiSi、PtSi、WSi或MoSi）或金屬或多金屬（例如，Mo、Ti、W、Al或Ta）。頂蓋介電層216經提供在第二電極212的上表面上。頂蓋介電層216在記憶體單元陣列200上方及在個別記憶體單元之間連續延伸。頂蓋介電層216可包含介電材料，包含（但不限於）氧化矽。為了清楚起見，自圖2A省去頂蓋介電層216。
在圖2C中，渠溝隔離區218經展示將相鄰通道區201彼此分隔。渠溝隔離區218沿第一方向（X軸）隔開。每一渠溝隔離區218沿第二方向（Y軸）與位元線平行地延伸，並通過所述多個記憶體單元。渠溝隔離區218提供相鄰通道區201的主動區域之間的電隔離。每一渠溝隔離區218包含形成於半導體基板206中的渠溝；渠溝以介電層208填充。介電層208的材料可包含（但不限於）氧化物，諸如氧化矽。
在圖2C中，渠溝隔離區218經展示為包含形成第一氣隙222的凹陷。第一氣隙222自介電層208的上表面向下延伸且可部分延伸穿過渠溝的深度；介電層208的一部分可保留在渠溝的底部。第一氣隙222的存在減少介電常數，及因此減少沿字元線方向的相鄰記憶體單元之間的電容。在一些實施中，記憶體單元之間的電容減少可減少來自相鄰單元的寄生干擾，從而導致減少之電壓臨界值分佈。此外，在一些實施中，第一氣隙222的存在減少第二電極212與半導體基板206之間的邊緣電容（fringe capacitance），其改良控制閘極與浮置閘極之間的耦合比，並允許寫入至記憶體單元所必需的寫入電壓的減少。
如圖2C中所示，第一氣隙222中的每一者自半導體基板206的上表面下方延伸直至且不超出介電層208的上表面。此導致每一第一氣隙222延伸至電極間介電質214的暴露底部。在一些實施中，藉由將第一氣隙222的高度限於不高於穿隧介電層208的上表面，提供對閘極耦合比的更大控制是可能的。在一些實施中，第一氣隙222的高度在介電層208的上表面上方延伸。穿隧介電層208自半導體基板206的上表面至電極間介電質的底部的高度可為（例如）約70埃。氣隙22直至電極間介電質的底部的高度可（例如）在約120埃至約230埃之間。舉例而言，在一些實施中，自電極間介電質214的底部表面延伸至半導體基板206的上表面的氣隙22的高度可在23奈米或更小內。
在圖2B中，相鄰記憶體單元亦藉由第二氣隙224在第一方向上分隔。詳言之，第二氣隙224將每一記憶體單元中的第一電極及第二電極與相鄰記憶體單元中的第一電極及第二電極隔離。第二氣隙224沿第二方向（Y軸）隔開並沿第一方向（X軸）與字元線並行地延伸。第二氣隙224的一部分形成於介電層208中，因此介電層208的塗層可保留在第一電極110的側壁上。第二氣隙224的底部可與第一電極210的底部大體上共面。介電層208的一部分可將第二氣隙224與半導體基板206分隔。第二氣隙224在頂部處由頂蓋介電層216密封。在一些實施中，每一第二氣隙224的頂部形成頂蓋介電層216內的明顯凹陷區226。第二氣隙224的存在減少介電常數，及因此減少沿位元線方向的相鄰記憶體單元之間的電容。
如圖2A中所示，記憶體單元陣列200亦可包含沿位元線定位的接觸區228。接觸區228包含若干介電材料層，其覆蓋位元線的主動區域，且接觸插塞可穿過其插入以與主動區域接觸。
已判定在一些實施中建構本文中所描述的記憶體單元裝置使得某些特徵具有屬於特定範圍的尺寸可是有利的。舉例而言，當第二電極212的第二層212b由矽化物（例如，由CoSi2 ）形成時，第二電極212的第二層212b的厚度T2與第一層212a的厚度T1的比應在約2:1至約4:1範圍內，以維持字元線的低電阻並維持記憶體單元的高資料保持。舉例而言，若第二層212b的厚度T2與第一層212a的厚度T1的比降至2:1以下，則第二層212b的厚度T2相對於第一層212a將太薄，從而導致對於記憶體單元裝置的操作過高的第二電極212的電阻。
另外，若第二層212b的厚度T2與第一層212a的厚度T1的比升至高於4:1，則第二層212b的厚度T2變為如此高以致其會損害電極間介電質214（例如，經由將介電質的部分轉換成矽化物）。受損的電極間介電質214會減少記憶體單元的資料保持。類似地，當第二層212b由金屬（例如，鎢）形成時，第二電極212的第二層212b的厚度T2與第一層212a的厚度T1的比應在約2:1至2:3範圍內，以維持字元線的低電阻並維持記憶體單元的高資料保持。含有矽化物作為第二層212b的裝置與使用金屬作為第二層212b的裝置的比例的差異是因為矽化物與金屬相比大體具有較高電阻。因此，與金屬相比，對於矽化物而言，第二層212b的厚度應較厚以獲得較低電阻。
在另一實例中，在矽化物用作第二層212b時，頂蓋介電層216內的凹陷區226的高度/深度T3應在約8奈米至約12奈米之間以達成字元線之間的低電容，且在金屬用作第二層212b時大於約8奈米。高度/深度T3經判定為自與第二電極212的上表面共面的平面延伸至頂蓋介電層216的下表面的第二氣隙224的距離。若凹陷區小於約8奈米，則頂蓋介電層216的介電常數主導著電容，從而導致實質性串擾（cross-talk），然而若凹陷區大於約12奈米（在矽化物用作第二層212b的狀況下），則頂蓋介電質（例如，氧化物）的沈積速率相對快速，使得膜厚度的變動的增加及接觸件（contact）的縱橫比增加亦很有可能。膜厚度的變動及縱橫比的增加使這些參數遍及不同記憶體單元為不均勻的，且在某些實施中會導致記憶體單元的操作參數的不可接受的變動。在金屬用於第二層212b的狀況下，高度/深度T3的上限實際上取決於剩餘硬罩幕600的厚度（參見圖21A）。
氣隙的尺寸可取決於頂蓋介電層216的階梯覆蓋（step coverage）。當階梯覆蓋變成較不良時，可達成較大氣隙。頂蓋介電層216的階梯覆蓋可藉由調節壓力或頂蓋介電層材料的沈積速率而調整。電容亦可取決於形成介電層208及頂蓋介電層216的材料的介電常數。在實例中，形成介電層208及頂蓋介電層216的材料具有約3.9的介電常數。
在另一實例中，對於每一第一氣隙222，在半導體基板206上方延伸的第一氣隙222的部分的高度/深度T4應在約12奈米與約23奈米之間，以避免實質上降級記憶體單元裝置的操作。詳言之，高度/深度T4為對應於在電極間介電質214的下表面與與半導體基板206的上表面共面的平面之間的部分第一氣隙222的距離。高度/深度T4可對應於半導體基板206與第一電極210之間的穿隧介電層208的厚度。若高度/深度T4小於約12奈米，則控制閘極至基板的崩潰電壓將降級（例如，值減少）。若高度/深度T4大於約23奈米，則電極間介電質214的峰至峰的高度減少，其會減少閘極耦合比，且因此減少控制閘極對浮置閘極的可控性。本文所揭露的值及範圍的精度受限於可用以量測或推斷所述值的技術的準確度。舉例而言，在一些實施中，高度/深度T4的值是基於如自氧化物沈積及/或蝕刻製程推斷的穿隧介電層208的厚度而判定。
圖3A至圖16B為說明圖2A至圖2C中展示的實例記憶體單元陣列的實例製造製程的橫截面視圖及俯視圖的示意圖。圖3B為半導體基板206的俯視圖。圖3A為沿圖3B的X1軸的橫截面圖。
如圖3A至圖3B中所示，提供半導體基板206（諸如矽基板），其中半導體基板206包含多個淺渠溝隔離（STI）區218。渠溝隔離區218電隔離半導體基板206內的相鄰通道區201。通道區201包含半導體基板206的主動區域。舉例而言，通道區201可摻雜有雜質以使得半導體材料為n型或p型，以使得電流可在施加適當電壓後流經通道區201。通道區201對應於圖3B中展示的位元線。每一渠溝隔離區218是使用諸如化學氣相沈積（CVD）的沈積方法以介電材料（例如，氧化矽）填充。填充渠溝隔離區218的介電層208亦形成在半導體基板206的上表面上。形成於半導體基板206的上表面上的介電層208的部分對應於穿隧介電層。介電層208的穿隧介電層部分可使用（例如）熱氧化而形成。渠溝隔離區218亦延伸至形成於穿隧介電層208的上表面上的第一電極210中。第一電極210可包含導電材料（諸如經摻雜的多晶矽（poly））。第一電極210的上表面及第一電極210內的介電層208的暴露部分可經歷化學機械研磨，以提供平坦且光滑表面。
在提供具有渠溝隔離區218的半導體基板206及第一電極210之後，光阻（photoresist，PR）300沈積並圖案化於第一電極210的上表面上。光阻300保護周邊區但在陣列區中被移除以暴露介電層208。介電層208的暴露部分接著（例如）藉由非等向性蝕刻（例如，反應性離子蝕刻（RIE））而蝕刻以形成渠溝隔離區218內的開口302。開口302自第一電極210穿過穿隧介電層並在半導體基板206的上表面下方延伸。在一些實施中，開口302的側壁保留介電層208。
圖4A為沿圖4B的X1軸的橫截面圖並描繪製造製程中的下一步驟。如圖4A中所示，光阻300經移除且位元線犧牲介電材料400沈積於陣列區及周邊區兩者中的第一電極210的上表面上。位元線犧牲介電材料400可包含（例如）氮化矽且可使用CVD沈積。可替代地使用其他犧牲材料，諸如旋塗介電質或其他多孔薄膜。在沈積位元線犧牲介電材料400之後，位元線犧牲介電材料400的一部分經向下移除至第一電極210的上表面。可使用（例如）濕式蝕刻（諸如H3 PO4 的溶液）蝕刻位元線犧牲介電材料400。未經蝕刻的位元線犧牲介電材料400保持在渠溝隔離區218的開口302內。
圖5A為沿圖5B的X1軸的橫截面圖並描繪製造製程中的下一步驟。如圖5A中所示，光阻層500經沈積並圖案化於第一電極210的上表面上。光阻層500保護周邊區但在陣列區中被移除以暴露渠溝隔離區218中的位元線犧牲介電材料400。
暴露的位元線犧牲介電材料400接著經歷相對於多晶矽對氧化矽高度選擇性的蝕刻製程。因此，在蝕刻製程期間移除非常少的來自第一電極210的多晶矽或介電層208。蝕刻製程移除位元線犧牲介電材料400以形成開口502，且繼續直至位元線犧牲介電材料400的上表面與位於半導體基板206與第一電極210之間的穿隧介電層208的上表面大致平齊為止。開口502的底部的位置是基於上文所描述的高度/深度T4的準則。一方面，若開口502的深度較深（導致較薄的高度/深度T4），則可達成較好閘極耦合比但此亦會降級控制閘極至基板的崩潰電壓。另一方面，若開口502的深度較淺（導致較厚的高度/深度T4），則可達成控制閘極至基板的較高崩潰電壓但此亦會降級閘極耦合比。
在蝕刻位元線犧牲介電材料400之後，光阻層500被移除且執行柵欄移除蝕刻（fence removal etch）。柵欄移除蝕刻移除第一電極210的側壁上的介電層208。蝕刻亦可移除第一電極210的一部分，從而導致第一電極210具有坡道形狀彎曲。在介電質側壁經向下移除至位元線犧牲介電材料400後蝕刻中止。
圖6A為沿圖6B的X1軸的橫截面圖並描繪製造製程中的下一步驟。如圖6A中所示，電極間介電質214沈積於第一電極210的上表面上。電極間介電質214可包含多層膜，諸如氧化矽-氮化矽-氧化矽。由於第一電極210的坡道形狀圖案，因此電極間介電質214形成週期性地與渠溝隔離區218內的位元線犧牲介電材料400接觸的波浪圖案。
在沈積電極間介電質214之後，第二電極212（「多晶矽2」）可形成於電極間介電質214的上表面上。第二電極212可包含（例如）諸如經摻雜的多晶矽的導電材料。
在沈積第二電極212之後，硬罩幕600（例如，氧化矽）沈積於第二電極212的上表面上。硬罩幕600在稍後多晶矽蝕刻期間保護第二電極212，其形成記憶體單元的控制閘極。硬罩幕可由除氧化矽以外的材料形成。電極間介電質214、第二電極212以及硬罩幕600沈積於陣列區及周邊區的整個表面上方。
圖7A使用多個橫截面圖說明製造製程中的下一步驟：沿圖7B的X1軸的視圖；沿圖7B的X2軸的視圖；以及沿圖7B的Y軸的視圖。多個蝕刻經執行以便界定字元線204（圖7B中展示的窄線）及主動裝置驅動線205（圖7B中的寬線）。首先，使用光微影術及乾式蝕刻來圖案化硬罩幕600，以界定字元線204及主動裝置驅動線205（當用以控制字串流時亦稱作選擇線）。亦即，硬罩幕600經蝕刻直至第二電極212的部分被暴露為止。接著，在藉由硬罩幕600界定字元線及驅動線之後，第二電極212的暴露區經蝕刻以暴露部分電極間介電質214。電極間介電質214的暴露部分接著經蝕刻以暴露部分第一電極210。第一電極210的暴露部分接著經向下蝕刻至穿隧介電層208。藉由以此方式蝕刻，開口700形成於沿Y軸的相鄰記憶體單元之間，及因此電隔離沿Y軸的相鄰記憶體單元。
圖8A說明製造製程中的下一步驟並描繪：沿圖8B的X1軸的橫截面圖；沿圖8B的X2軸的橫截面圖；以及沿圖8B的Y軸的橫截面圖。在此步驟中，緩衝介電層800（例如，緩衝氧化矽）沈積於硬罩幕600的上表面上及在相鄰記憶體單元之間的開口700的暴露側壁上（例如，參見沿Y軸的橫截面圖），使得緩衝介電層800覆蓋第一電極210、電極間介電質214以及第二電極212的暴露部分。藉由在記憶體單元的側壁上沈積緩衝介電層800，緩衝介電層800保護電極間介電質214以免受稍後的氧化物蝕刻步驟影響。緩衝介電層800亦沈積於穿隧介電層208的上表面上（例如，參見沿X2軸的橫截面圖），使得位元線犧牲介電材料400的暴露部分是以緩衝介電層覆蓋。
圖9A說明製造製程中的下一步驟並描繪：沿圖9B的X1軸的橫截面圖；沿圖9B的X2軸的橫截面圖；以及沿圖9B的Y軸的橫截面圖。在此步驟中，緩衝介電層800的一部分是藉由蝕刻（例如，乾式蝕刻）移除以暴露犧牲介電材料的上表面及硬罩幕600。然而，緩衝介電層800的一部分保留在記憶體單元的側壁上以保護電極間介電質214。半導體基板206的上表面上的介電層208（例如，參見X2軸橫截面圖）用以保護半導體基板206以免受稍後矽化步驟影響。
圖10A說明製造製程中的下一步驟並描繪：沿圖10B的X1軸的橫截面圖；沿圖10B的X2軸的橫截面圖；以及沿圖10B的Y軸的橫截面圖。在此步驟中，第二犧牲介電材料（亦稱作寫入線犧牲介電材料）1000沈積於陣列區及周邊區上方。第二犧牲介電材料1000可包含（例如）氮化矽。可替代地使用其他犧牲材料，諸如旋塗介電質或其他多孔薄膜。第二犧牲介電材料1000填充相鄰字元線與位元線之間的暴露開口。
圖11A說明製造製程中的下一步驟並描繪：沿圖11B的X1軸的橫截面圖；沿圖11B的X2軸的橫截面圖；以及沿圖11B的Y軸的橫截面圖。在此步驟中，第二犧牲介電材料1000經歷蝕刻（例如，諸如H3 PO4 的濕式蝕刻）。由於字元線之間的區（例如，參見沿Y軸的橫截面圖）相對窄（例如，小於約40奈米），因此在這些區中的第二犧牲介電材料1000並未被顯著蝕刻。亦即，蝕刻製程（例如，乾式蝕刻或濕式蝕刻（諸如H3 PO4 ））可未實質上穿透至字元線之間的區域中，使得第二犧牲介電材料1000保留在這些區中。在其他較寬區（例如，在驅動線之間，諸如如沿Y軸的橫截面圖中所示的區1100）中，第二犧牲介電材料1000更容易被移除。
圖12A說明製造製程中的下一步驟並描繪：沿圖12B的X1軸的橫截面圖；沿圖12B的X2軸的橫截面圖；以及沿圖12B的Y軸的橫截面圖。在此步驟中，硬罩幕600的更多部分被移除，且間隔物及層間介電質製程經執行以產生用於覆蓋可與其形成電接觸的基板接觸區1202的間隔物/層間介電質（接觸區228）。間隔物/層間介電質包含可（例如）由氮化矽形成的犧牲區1204。如沿圖12A的Y軸的橫截面圖中所示，犧牲區1204具有U形結構，其中U形狀的最上部分延伸不超過距整個接觸區228的上部的一半。用於以此方式形成犧牲區1204的原因是使得當位元線與字元線之間的氣隙稍後在製造製程中（經由移除犧牲介電質）形成時，犧牲區1204的移除不導致相鄰接觸件之間的短路，若U形犧牲區的最上部分延伸接近於或直至接觸區228的上部，則短路可能發生。本文中參看圖23至圖36描述關於用於形成類似於上述間隔物/層間介電質的間隔物/層間介電質的製程的實例的其他細節。
圖13A說明製造製程中的下一步驟並描繪：沿圖13B的X1軸的橫截面圖；沿圖13B的X2軸的橫截面圖；以及沿圖13B的Y軸的橫截面圖。在此步驟中，硬罩幕600被移除（例如，藉由乾式蝕刻）。此外，字元線之間的第二犧牲介電材料1000的一部分以及覆蓋第二電極212的柵欄介電質的一部分亦被移除。移除犧牲介電質及柵欄氧化物兩者的覆蓋第二電極212的側壁的一部分的目的是暴露第二電極212（例如，控制電極）以用於稍後金屬矽化物形成步驟。
圖14A說明製造製程中的下一步驟並描繪：沿圖14B的X1軸的橫截面圖；沿圖14B的X2軸的橫截面圖；以及沿圖14B的Y軸的橫截面圖。在此步驟中，剩餘第二犧牲介電材料1000及位元線犧牲介電材料400被移除。這些材料可使用（例如）能夠穿入電極間介電質214下方以移除這些區域中的氮化物的濕式蝕刻劑溶液來移除。替代地，在一些實施中，乾式蝕刻製程可用於移除犧牲材料。移除犧牲介電材料導致在電極間介電質214下方形成第一氣隙222及在相鄰記憶體單元之間形成第二氣隙224。如圖14A中所示（例如，參見沿X2軸的橫截面圖），第二氣隙224與相鄰記憶體單元之間的字元線共平行延伸。第一氣隙222與相鄰記憶體單元之間的位元線共平行延伸（例如，參見沿X1軸的橫截面圖）。
圖15A說明製造製程中的下一步驟並描繪：沿圖15B的X1軸的橫截面圖；沿圖15B的X2軸的橫截面圖；以及沿圖15B的Y軸的橫截面圖。在此步驟中，第二電極212經修改以形成第一層212a及第二層212b。第二層212b包含矽化物材料，諸如CoSi2 。第二層212b可替代地包含其他矽化物，諸如NiSi、PtSi、WSi或MoSi。第二層212b經形成以減少第二電極212的電阻。頂蓋介電層216形成於第二層212b的上表面上。
為形成第二層212b，材料（例如，Co）層沈積於第二電極212的頂部上。接著，頂蓋介電材料沈積於Co的上表面上（或在用以形成矽化物的任何其他合適的材料上）。舉例而言，頂蓋介電材料可包含在高溫下退火的電漿增強式化學氣相沈積氧化矽。高溫退火引起Co（或用以形成矽化物的其他合適材料）擴散至多晶矽層（第二電極212）中及與多晶矽層中的Si結合。此擴散及結合製程導致矽化物層（第二層212b），其中第二電極212的剩餘部分作為多晶矽留下。擴散及矽化製程經控制以使得第二電極212的矽化物層的厚度與剩餘多晶矽層的厚度的比是在約2:1至約4:1之間，以維持字元線的低電阻並維持記憶體單元的高資料保持。
另外，由於相鄰記憶體單元之間的距離相對窄（例如，小於約40奈米），且由於所沈積頂蓋層介電層216的階梯覆蓋相對不良，因此頂蓋層介電層在第二氣隙224上方與相鄰頂蓋層介電材料接合至一起，基本上在第二氣隙224上方形成介電材料的橋（例如，參見沿Y軸及沿X2軸的橫截面圖）。頂蓋介電層216的橋接區亦導致形成凹陷區226。
在凹陷區上方的頂蓋介電層216的厚度比在第二電極212上方薄。頂蓋介電層216的厚度經製造以使得頂蓋介電層216內的凹陷區226的高度/深度是約8奈米至約12奈米之間，以達成字元線之間的低電容。亦即，如自控制閘極的頂部（亦即，在此實例中與第二層212b的上表面共面的平面）至第二氣隙224的頂部決定的凹陷區226的厚度是在約8奈米與約12奈米之間。若氣隙的凹陷區226的厚度小於約8奈米，則此將降級崩潰電壓並增強相鄰記憶體單元之間的耦合效應。若凹陷區226的厚度大於約12奈米，則此意謂頂蓋氧化物的沈積速率相對快速，使得膜厚度的變動的增加及接觸件的縱橫比的增加亦很有可能，從而使這些參數遍及不同記憶體單元為不均勻的，且導致記憶體單元的操作參數的不可接受的變動。
儘管前述製程描繪在形成矽化物層之前移除犧牲材料，但可替代地在形成矽化物層之後移除犧牲材料。
接觸探針1500接著插入至接觸區228中以與主動區域接觸。
參看圖2A至圖2C展示並描述的實施包含由多晶矽層（第一層212a）及矽化物層（第二層212b）形成的第二電極212，其中矽化物層有助於減少第二電極212的電阻（例如，當第二電極212用作快閃記憶體單元的控制電極時）。在一些實施中，第二電極212可包含不同於矽化物層的導電材料。舉例而言，在一些實施中，第二電極212可包含由多晶矽形成的第一導電層及由金屬形成的第二導電層。在一些實施中，藉由金屬替代矽化物可簡化製造製程並進一步減少控制閘極電阻。圖16A至圖21B是說明用於由金屬形成第二電極的第二導電層的實例製程的示意圖。
圖16A至圖16B中描繪的製程在圖5A至圖5B中展示的第一電極210的圖案化之後開始。詳言之，圖16A為說明沿圖16B中的X1軸的橫截面圖的示意圖。圖16B為裝置的陣列區及周邊區的俯視圖。如圖16A中所示，金屬層1602沈積於第二電極的上表面上，隨後硬罩幕600沈積於金屬層1602的上表面上。金屬層1602及第二電極212一起可對應於新的電極1600。金屬層1602可包含金屬，諸如Mo、Ti、W、Al或Ta。可替代地使用其他金屬。金屬層1602的厚度及第二電極212的厚度經控制，金屬層1602的厚度與多晶矽電極（第二電極212）的厚度的比是在約2:1至約2:3之間，以維持字元線的低電阻並維持記憶體單元的高資料保持。
圖17A說明製造製程中的下一步驟並描繪：沿圖17B的X1軸的橫截面圖；沿圖17B的X2軸的橫截面圖；以及沿圖17B的Y軸的橫截面圖。在此步驟中，執行多個蝕刻以便界定字元線204（圖7B中展示的窄線）及主動裝置驅動線205（圖7B中的寬線）。首先，使用光微影術及乾式蝕刻圖案化硬罩幕600以界定字元線204及主動裝置驅動線205。亦即，蝕刻硬罩幕600直至部分金屬層1602被暴露為止。接著，在使用硬罩幕600界定字元線及驅動線之後，蝕刻金屬層1602的暴露區直至部分第二電極212被暴露為止。第二電極212的暴露區經蝕刻以暴露部分電極間介電質214，其接著被蝕刻，隨後蝕刻第一電極210的暴露部分直至穿隧介電層。藉由以此方式蝕刻，開口1700形成於沿Y軸的相鄰記憶體單元之間，及因此電隔離沿Y軸的相鄰記憶體單元。
圖18A說明製造製程中的下一步驟並描繪：沿圖18B的X1軸的橫截面圖；沿圖18B的X2軸的橫截面圖；以及沿圖18B的Y軸的橫截面圖。在此步驟中，緩衝介電層1800（例如，緩衝氧化矽）沈積於硬罩幕600的上表面上及在相鄰記憶體單元之間的開口1700的暴露側壁上（例如，參見沿Y軸的橫截面圖），以使得緩衝介電層1800覆蓋第一電極210、電極間介電質214、第二電極212以及金屬層1602的暴露部分。藉由在記憶體單元的側壁上沈積緩衝介電層1800，緩衝介電層1800保護電極間介電質214以免受稍後氧化蝕刻步驟影響。緩衝介電層1800亦沈積於穿隧介電層208的上表面上（例如，參見沿X2軸的橫截面圖），使得位元線犧牲介電材料400的暴露部分被緩衝介電質覆蓋。
圖19A說明製造製程中的下一步驟並描繪：沿圖19B的X1軸的橫截面圖；沿圖19B的X2軸的橫截面圖；以及沿圖19B的Y軸的橫截面圖。在此步驟中，緩衝介電層1800的一部分是藉由蝕刻（例如，乾式蝕刻）移除以暴露位元線犧牲介電材料400的上表面及硬罩幕600。然而，緩衝介電層1800的部分保留在記憶體單元的側壁上（例如，參見沿Y軸的橫截面圖）。
圖20A說明製造製程中的下一步驟並描繪：沿圖20B的X1軸的橫截面圖；沿圖20B的X2軸的橫截面圖；以及沿圖20B的Y軸的橫截面圖。在此步驟中，移除位元線犧牲介電材料400。可使用（例如）濕式蝕刻劑溶液或乾式蝕刻移除此材料。移除犧牲介電材料導致在電極間介電質214下方形成第一氣隙222（例如，參見沿X1軸的橫截面圖）。第一氣隙222與相鄰記憶體單元之間的位元線共平行延伸。
圖21A說明製造製程中的下一步驟並描繪：沿圖21B的X1軸的橫截面圖；沿圖21B的X2軸的橫截面圖；以及沿圖21B的Y軸的橫截面圖。在此步驟中，頂蓋介電層216形成於硬罩幕600的上表面上。舉例而言，頂蓋介電材料可包含在高溫下退火的電漿增強式化學氣相沈積氧化矽。由於記憶體單元之間的距離相對窄，且由於所沈積頂蓋層介電層216的階梯覆蓋相對不良，因此頂蓋層介電層216與相鄰頂蓋層介電材料接合至一起以形成相鄰記憶體單元之間的第二氣隙224。亦即，頂蓋介電層216基本上在第二氣隙224上方形成介電材料的橋（例如，參見沿Y軸及沿X2軸的橫截面圖）。頂蓋介電層216的橋接區亦導致形成凹陷區226。在凹陷區上方的頂蓋介電層216的厚度比在硬罩幕600上方薄。頂蓋介電層216及硬罩幕600經製造以使得如自控制閘極的頂部（亦即，在此實例中與金屬層1602的上表面共面的平面）至第二氣隙224的頂部決定的厚度大於約8奈米，以達成字元線之間的低電容。若控制閘極的頂部之間的氣隙的凹陷區226的厚度小於約8奈米，則此將降級崩潰電壓並增強相鄰記憶體單元之間的耦合效應。第二氣隙224的厚度的上限（當金屬用作第二電極的第二層時）取決於硬罩幕600的剩餘材料的量。
圖22A說明製造製程中的下一步驟並描繪沿圖22B的Y軸的橫截面圖。在此步驟中，形成間隔物層2200及接觸介電區2202。首先，使用經圖案化光阻層2206，將間隔物層2200沈積於頂蓋介電層216的表面上及接觸介電區2202中。間隔物層2200可包含（例如）諸如氧化矽的氧化物。接著，移除光阻層2206且諸如氧化矽及氮化矽的不同介電質的多層經沈積於接觸介電區2202內。與圖12A中展示的接觸區228對比，接觸介電區2202包含在頂蓋介電層216上方延伸的氮化矽層2204。圖16至圖22中所描繪的製程的優點的實例為在一些實施中其可用以減少相鄰多晶矽及/或金屬內連線之間的電容。另外，在一些實施中，藉由金屬替代矽化物可簡化製程並進一步減少控制閘極電阻。另一優點為字元線的縱橫比亦可藉由減少金屬層1602的高度而減小，在一些實施中其可促進字元線的蝕刻並減少字元線橋接錯誤的風險。此外，在一些實施中，相較於依賴於矽化的製程，使用硬罩幕600使得較容易控制氣隙的高度（T3）。
圖23至圖36為說明用於形成圖2中所展示的接觸區228的實例製程的示意圖。圖23至圖27中的每一者描繪陣列區（其中形成記憶體單元）及周邊區（其中形成控制/邏輯裝置）兩者中的裝置的橫截面圖。圖23至圖27中所描繪的製程可理解為在界定如圖7A至圖7B中所示的字元線之後開始。如圖23中所示，緩衝介電層2300（例如，氧化矽）沈積於硬罩幕600的上表面上。緩衝介電層2300亦覆蓋記憶體單元的暴露側壁（包含硬罩幕600、第二電極212、電極間介電質214以及第一電極210的暴露側壁）。
如圖24中所示，犧牲材料2400接著沈積於緩衝介電層2300的上表面上。犧牲材料2400可包含（例如）氮化矽，並填充在相鄰記憶體單元之間的區中。
如圖25中所示，使用（例如）諸如H3 PO4 的濕式蝕刻製程移除存在於周邊區中的犧牲材料2400。犧牲材料2400保留在陣列區中的相鄰記憶體單元之間的區中但經充分蝕刻使得緩衝介電層2300的上表面被暴露。
如圖26中所示，若干介電層接著沈積於裝置上。介電層包含由（例如）氧化矽形成的間隔物層2600、由（例如）氮化矽形成的第一層間介電層2602以及由（例如）氧化矽形成的第三層間介電質2604。間隔物層2600形成在緩衝介電質側壁上，而第一層間介電層2602形成在間隔物層2600的暴露表面上。第二層間介電層2604接著填充在第一層間介電層2604上方的開口中。
如圖27中所示，接著執行介電質回蝕步驟，其蝕刻第二層間介電層2604的大部分，以使得第二層間介電層2604的上表面約在與電極間介電質214相同的平面處。
如圖28中所示，接著執行第二層間介電層回蝕步驟，其蝕刻第一層間介電層2602的大部分，以使得第一層間介電層2602的上表面約與第二層間介電層2604的上表面平齊。
如圖29至圖30中所示，接著執行介電質沈積步驟及研磨步驟，其中介電質（例如，氧化矽）2900填充在接觸區228內的回蝕開口中。研磨（例如，化學機械研磨）所沈積介電質2900，在陣列區中的所暴露犧牲材料2400上及在周邊區中的第二電極212上停止。
如圖31中所示，接著執行陣列區中的相鄰記憶體單元之間的犧牲材料2400的蝕刻。犧牲蝕刻製程對在記憶體單元的側壁上的緩衝介電層2300以及對電極的多晶矽有高度選擇性。亦即，與緩衝介電層2300（例如，氧化矽）及形成第二電極212的多晶矽相比，犧牲材料2400（例如，氮化矽）蝕刻地快得多。並非所有犧牲材料2400在此步驟中被移除。確切而言，如圖30中所示，犧牲材料2400的一部分保留，以使得犧牲材料2400的上表面位於電極間介電質214上方及第二電極212的上表面下方。
如圖32中所示，接著執行層間介電質以及緩衝介電層2300的蝕刻。緩衝介電層2300經向下蝕刻至與犧牲材料2400的上表面相同的高度。層間介電質2900及間隔物層2600在此步驟期間亦經蝕刻。
如圖33中所示，位於陣列區中的記憶體單元之間的犧牲材料2400的剩餘部分被移除（例如，經由H3 PO4 的濕式蝕刻溶液）。其他材料（諸如緩衝介電層2300、層間介電質、間隔物介電質以及多晶矽）實質上不受犧牲材料移除製程影響。
如圖34中所示，製程中的下一步驟包含在第二電極212的表面上形成矽化物層。矽化物的形成類似於參看圖15A至圖15B描述的製程。舉例而言，材料（例如，Co）層沈積於第二電極212的頂部上。接著，將裝置在高溫下退火。高溫退火引起Co（或用以形成矽化物的其他合適材料）擴散至第二電極212中且與第二電極212中的Si結合。此擴散及結合製程導致矽化物層3400，其中第二電極212的剩餘部分作為多晶矽留下。與圖15A至圖15B中所描繪的製程對比，矽化物層3400此處經形成而不需首先沈積頂蓋層，但必要時矽化物層3400可在頂蓋介電質沈積之後形成。擴散及矽化製程經控制以使得矽化物層3400的厚度與第二電極212的剩餘多晶矽層的厚度的比是在約2:1至約4:1之間，以維持字元線的低電阻並維持記憶體單元的高資料保持。矽化物層3400可包含矽化物，諸如CoSi2 、NiSi、PtSi、WSi或MoSi。
如圖35中所示，製程中的下一步驟包含在裝置上在陣列區及周邊區兩者中形成頂蓋介電層3500。舉例而言，頂蓋介電層3500可包含在高溫下退火的電漿增強式化學氣相沈積氧化矽。由於沈積的頂蓋層介電層3500的階梯覆蓋相對不良，因此頂蓋層介電質與相鄰頂蓋層介電材料在記憶體單元之間的開口/氣隙3502上方接合至一起，實質上在開口/氣隙3502上方形成介電材料的橋。頂蓋介電層3500的橋接區亦導致凹陷區3504的形成。
在凹陷區上方的頂蓋介電層3500的厚度比在矽化物層3400上方薄。頂蓋介電層3500的厚度經製造以使得頂蓋介電層3500內的凹陷區3504的高度/深度是約8奈米至約12奈米之間，以達成字元線之間的低電容。亦即，如自控制閘極的頂部（亦即，在此實例中與矽化物層3400的頂部共面的平面）至開口/氣隙3502的頂部決定的凹陷區3504的厚度是在約8奈米與約12奈米之間。若字元線的頂部之間的氣隙的凹陷區3504的厚度小於約8奈米，則此將降級崩潰電壓並增強相鄰記憶體單元之間的耦合效應。若凹陷區3504的厚度大於約12奈米，則此意謂頂蓋氧化物的沈積速率相對快速，以使得膜厚度變動的增加及接觸件縱橫比的增加亦很有可能，從而使得這些參數遍及不同記憶體單元為不均勻的，並導致操作參數的不可接受的變化及記憶體單元的故障（例如，歸因於接觸件斷開）。
如圖36中所示，接著執行另一層間介電層製程，其中第一頂部層間介電層3600沈積於頂蓋介電層3500的上表面上，且第二頂部層間介電層3602沈積於陣列區及周邊區兩者中的第一頂部層間介電層3600的上表面上。第一頂部層間介電層3600可包含（例如）氮化矽。第二頂部層間介電層3602可包含（例如）氧化矽。其他介電材料可替代地用於第一頂部層間介電層及第二頂部層間介電層。
已描述許多實施例。儘管如此，應理解可在不背離本發明的精神及範疇的情況下進行各種修改。因此，其他實施例在以下申請專利範圍的範疇內。
10‧‧‧第一方向
20‧‧‧第二方向
100‧‧‧記憶體陣列
102‧‧‧字元線
104‧‧‧主動區
106‧‧‧基板
108‧‧‧渠溝隔離區
200‧‧‧記憶體單元陣列
201‧‧‧通道區
202‧‧‧位元線
204‧‧‧字元線
205‧‧‧主動裝置驅動線
206‧‧‧半導體基板
208‧‧‧介電層
210‧‧‧第一電極
212‧‧‧第二電極
212a‧‧‧第一層
212b‧‧‧第二層
214‧‧‧電極間介電質
216‧‧‧頂蓋介電層
218‧‧‧渠溝隔離區
222‧‧‧第一氣隙
224‧‧‧第二氣隙
226‧‧‧凹陷區
228‧‧‧接觸區
300‧‧‧光阻
302‧‧‧開口
400‧‧‧位元線犧牲介電材料
500‧‧‧光阻層
502‧‧‧開口
600‧‧‧硬罩幕
700‧‧‧開口
800‧‧‧緩衝介電層
1000‧‧‧第二犧牲介電材料
1100‧‧‧區
1202‧‧‧基板接觸區
1204‧‧‧犧牲區
1500‧‧‧接觸探針
1600‧‧‧電極
1602‧‧‧金屬層
1700‧‧‧開口
1800‧‧‧緩衝介電層
2200‧‧‧間隔物層
2202‧‧‧接觸介電區
2204‧‧‧氮化矽層
2206‧‧‧光阻層
2300‧‧‧緩衝介電層
2400‧‧‧犧牲材料
2600‧‧‧間隔物層
2602‧‧‧第一層間介電層
2604‧‧‧第三層間介電質
2900‧‧‧介電質
3400‧‧‧矽化物層
3500‧‧‧頂蓋介電層
3502‧‧‧開口/氣隙
3504‧‧‧凹陷區
3600‧‧‧第一頂部層間介電層
3602‧‧‧第二頂部層間介電層
CG‧‧‧控制閘極
Ctox、CFGCG、CFGX、CFGY、CFGXY‧‧‧電容耦合
FG‧‧‧浮置閘極
ONO‧‧‧氧化物-氮化物-氧化物
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧高度/深度
T4‧‧‧高度/深度
圖1為說明NAND型快閃記憶體陣列的透視圖的示意圖。 圖2A為說明根據本發明的半導體裝置的記憶體單元陣列的一部分的實例的俯視圖的示意圖。 圖2B為說明沿圖2A中的Y軸切割的實例記憶體單元陣列的橫截面側視圖的示意圖。 圖2C為說明沿圖2A中的X1軸（例如，沿記憶體單元陣列的字元線）切割的實例記憶體單元陣列的橫截面側視圖的示意圖。 圖3A至圖16B為說明圖2A至圖2C中的實例記憶體單元陣列的實例製造製程的橫截面側視圖及俯視圖的示意圖。 圖17A至圖22B說明圖2A至圖2C中的實例記憶體單元陣列的替代實例製造製程的橫截面側視圖及俯視圖的示意圖。 圖23至圖36為說明用於形成圖2A至圖2C中的實例記憶體單元陣列的接觸區的實例製造製程的示意圖。

Claims (20)

  1. 一種半導體裝置，包括： 半導體基板； 多個記憶體單元，在所述半導體基板上沿第一維度及沿正交於所述第一維度的第二維度配置， 其中所述多個記憶體單元中的每一記憶體單元包括在所述半導體基板中的通道區、在所述通道區上的穿隧介電層、在所述穿隧介電層上的第一電極層以及沿所述第一維度跨越所述多個記憶體單元中的每一記憶體單元連續延伸的電極間介電層，且 其中沿所述第一維度，所述多個記憶體單元中的每一記憶體單元的所述通道區藉由對應的第一氣隙與所述多個記憶體單元中的相鄰記憶體單元的所述通道區分隔，每一第一氣隙自所述半導體基板的上表面下方延伸至所述電極間介電層，其中所述第一氣隙自所述半導體基板的上表面下方延伸直至並超出所述穿隧介電層的上表面，並具有自所述電極間介電層的底部表面至所述半導體基板的上表面的約23奈米或更小的高度。
  2. 如申請專利範圍第1項所述的半導體裝置，其中在每一第一氣隙處，所述電極間介電層的底部表面暴露於所述第一氣隙，且 其中所述多個記憶體單元中的每一記憶體單元進一步包括在所述電極間介電層上的第二電極層。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電層上的第一導電層及在所述第一導電層上的第二導電層， 所述第二導電層包括矽化物，且 所述第二導電層的厚度與所述第一導電層的厚度的比是在約2:1至約4:1之間。
  4. 如申請專利範圍第2項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電層上的第一導電層及在所述第一導電層上的第二導電層， 所述第二導電層包括金屬，且 所述第二導電層的厚度與所述第一導電層的厚度的比是在約2:1至約2:3之間。
  5. 如申請專利範圍第2項所述的半導體裝置，進一步包括跨越所述多個記憶體單元中的每一記憶體單元連續延伸的頂蓋介電質， 其中，沿所述第二維度，所述多個記憶體單元中的每一記憶體單元的所述第一電極層、所述電極間介電層以及所述層藉由對應的第二氣隙與相鄰記憶體單元分隔，每一第二氣隙延伸至所述頂蓋介電質中以形成在所述頂蓋介電質中的凹陷區。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電層上的第一導電層及在所述第一導電層上的第二導電層，所述第二導電層包括矽化物，且 其中每一第二氣隙自與所述第二電極層的上表面共面的平面延伸至所述頂蓋介電質中的深度是在約8奈米與約12奈米之間。
  7. 如申請專利範圍第5項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電層上的第一導電層及在所述第一導電層上的第二導電層，所述第二導電層包括金屬，且 其中每一第二氣隙自與所述第二電極層的上表面共面的平面延伸至所述頂蓋介電質中的深度大於約8奈米。
  8. 一種半導體裝置，包括： 半導體基板； 多個記憶體單元，在所述半導體基板上，所述多個記憶體單元沿第一維度及沿正交於所述第一維度的第二維度配置，所述多個記憶體單元中的每一記憶體單元包括在所述半導體基板上的穿隧介電層、在所述穿隧介電層上的第一電極層、在所述第一電極層上的電極間介電質、在所述電極間介電質上的第二電極層； 頂蓋介電層，在所述多個記憶體單元上； 多個第一氣隙，所述多個第一氣隙中的每一第一氣隙形成於所述半導體基板內並沿所述第一維度延伸以將沿所述第二維度的相鄰行的記憶體單元分隔，其中所述多個第一氣隙中的每一第一氣隙具有在所述電極間介電質的暴露底部表面與與所述半導體基板的上表面共面的平面之間的約23奈米或更小的高度；以及 多個第二氣隙，所述多個第二氣隙中的每一第二氣隙沿所述第二維度延伸以將沿所述第一維度的相鄰列的記憶體單元分隔。
  9. 如申請專利範圍第8項所述的半導體裝置，其中對於每一列的記憶體單元，所述電極間介電質沿所述第二維度跨越列內的每一記憶體單元連續延伸。
  10. 如申請專利範圍第8項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電質上的第一導電層及在所述第一導電層上的第二導電層， 所述第二導電層包括矽化物，且 所述第二導電層的厚度與所述第一導電層的厚度的比是在約2:1至約4:1之間。
  11. 如申請專利範圍第8項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電質上的第一導電層及在所述第一導電層上的第二導電層， 所述第二導電層包括金屬，且 所述第二導電層的厚度與所述第一導電層的厚度的比是在約2:1至約2:3之間。
  12. 如申請專利範圍第8項所述的半導體裝置，其中，沿所述第二維度，所述多個記憶體單元中的每一記憶體單元的所述第一電極層、所述電極間介電質以及所述第二電極層藉由對應的第二氣隙與相鄰記憶體單元分隔，每一第二氣隙延伸至所述頂蓋介電層中以形成在所述頂蓋介電層中的凹陷區。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電質上的第一導電層及在所述第一導電層上的第二導電層，所述第二導電層包括矽化物，且 其中每一第二氣隙自與所述第二電極層的上表面共面的平面延伸至所述頂蓋介電層中的深度是在約8奈米與約12奈米之間。
  14. 如申請專利範圍第12項所述的半導體裝置，其中所述第二電極層包括在所述電極間介電質上的第一導電層及在所述第一導電層上的第二導電層，所述第二導電層包括金屬，且 其中每一第二氣隙自與所述第二電極層的上表面共面的平面延伸至所述頂蓋介電層中的深度大於約8奈米。
  15. 一種製造半導體記憶體裝置的方法，包括： 提供半導體基板，所述半導體基板包括在所述半導體基板的上表面上的穿隧介電層及在所述穿隧介電層的上表面上的第一電極層； 形成所述半導體基板及所述穿隧介電層內的多個第一隔離區，所述多個第一隔離區沿第一維度延伸，每一第一隔離區將沿正交於所述第一維度的第二維度配置的相鄰位元線分隔； 使用第一犧牲材料填充所述多個第一隔離區； 移除所述第一犧牲材料的一部分以留下所述第一犧牲材料的剩餘部分； 在所述第一電極層的上表面上及在所述第一犧牲材料的剩餘部分的上表面上形成電極間介電質； 在所述電極間介電質上形成第二電極層； 圖案化所述第二電極層、所述電極間介電質以及所述第一電極層以形成多個第二隔離區，所述多個第二隔離區沿所述第二維度延伸，每一第二隔離區分隔沿所述第一維度配置的相鄰字元線；以及 移除所述第一犧牲材料的剩餘部分以形成具有約23奈米或更小的自所述電極間介電質的底部表面延伸至所述半導體基板的上表面的高度的第一氣隙。
  16. 如申請專利範圍第15項所述的製造半導體記憶體裝置的方法，進一步包括： 在所述多個第二隔離區中沈積第二犧牲材料； 自所述第二隔離區移除所述第二犧牲材料的一部分，以使得所述第二電極層的第一區段具有自所述電極間介電質延伸至所述第二犧牲材料的上表面的第一厚度，且所述第二電極層的第二區段具有自所述第二犧牲材料的上表面延伸至所述第二電極層的上表面的第二厚度； 移除所述第二犧牲材料以在所述第二隔離區中形成多個第二氣隙；以及 在所述第二電極層上形成頂蓋介電質。
  17. 如申請專利範圍第16項所述的製造半導體記憶體裝置的方法，進一步包括將所述第二電極層的所述第二區段自多晶矽變換成矽化物，其中所述第二厚度與所述第一厚度的比是在約2:1至約4:1之間。
  18. 如申請專利範圍第17項所述的製造半導體記憶體裝置的方法，其中所述多個第二氣隙在所述第二電極層的上表面上方延伸並部分延伸至所述頂蓋介電質中，且其中每一第二氣隙自與所述第二電極層的上表面共面的平面延伸至所述頂蓋介電質中的深度是在約8奈米與約12奈米之間。
  19. 如申請專利範圍第15項所述的製造半導體記憶體裝置的方法，其中形成所述第二電極層包括： 在所述電極間介電質的上表面上沈積多晶矽材料；以及 在所述多晶矽材料上沈積金屬層， 其中所述金屬層的厚度與所述多晶矽材料的厚度的比是在約2:1至約2:3之間。
  20. 如申請專利範圍第16項所述的製造半導體記憶體裝置的方法，進一步包括在所述第二電極層上形成頂蓋介電質，其中所述多個第二氣隙在所述第二電極層的上表面上方延伸並部分延伸至所述頂蓋介電質中，且其中每一第二氣隙自與所述第二電極層的上表面共面的平面延伸至所述頂蓋介電質中的深度大於約8奈米。
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