CN101136365B - 在隔离沟渠具有减少介电质耗损的半导体元件及制造方法 - Google Patents

Abstract

本发明是有关一种在隔离沟渠具有减少介电质耗损的半导体元件及其制造方法，可减少元件中隔离沟渠介电质的耗损。在一例示中，制造半导体元件方法，包含在基材中形成复数浅沟分隔沟渠。基材上方形成一隧穿氧化层、一第一导电层、一栅极介电层、及一第二导电层。蚀刻该些薄膜定义出复数堆叠栅极结构，蚀刻可包含：执行第二导电层的一第一蚀刻，第一蚀刻后是保留位于浅沟分隔沟渠上方的第二导电层至少一部分，及执行第二导电层的一第二蚀刻，保留在浅沟分隔沟渠上方的第二导电层部分及位于浅沟分隔沟渠上方的栅极介电层部分是经由第二蚀刻完全去除。本发明可改善非易失性记忆单元有源区域间的隔离效果，后续栅极介电层蚀刻不会产生隔离沟渠内介电材料重大耗损。

Description

在隔离沟渠具有减少介电质耗损的半导体元件及制造方法

技术领域

本发明涉及一种利用浮置栅极以及隔离沟渠的半导体元件，特别是涉及一种在隔离沟渠中具有减少介电质耗损的半导体元件及制造方法(FABRICATION OF SEMICONDUCTOR DEVICE EXHIBITING REDUCED DIELECTRICLOSS IN ISOLATION TRENCHES)。

背景技术

如人们普遍所熟知的，半导体元件可采用各式不同的结构予以实施，以提供可在各式不同应用中使用的非易失性记忆体(记忆体memory，记忆体即存储介质，存储器，内存等，以下均称为记忆体)。包含堆叠浮置栅极(栅极即闸极，以下均称为栅极)以及控制栅极的堆叠栅极结构，通常是用来制造非易失性记忆单元(亦即，快闪记忆单元，以下均称为非易失性记忆单元；本文中的单元，即为胞，以下均称为单元)，其可经由施加适当的电压而选择性地程式化、非程式化以及再程式化。

可在一共通的基材上制造大量的非易失性记忆单元，以提供一非易失性记忆单元阵列(阵列即数组，以下均称为阵列)。为了使非易失性记忆单元彼此隔离，现有技术已经发展出各式的隔离技术，浅沟分隔即为其中之一。在该方法中，在非易失性记忆单元的有源区域之间形成设有多个沟渠，这些沟渠中填设有一介电质，以隔离相邻非易失性记忆单元的有源区域(例如，源极/漏极(漏极即为汲极，以下均称为漏极))注入物以及主动沟道。

为了提供有源区域之间的有效隔离，将介电质充分地填设入这些沟渠中是非常重要的。然而，现有传统的用于形成堆叠栅极结构的制造技术通常会损伤沟渠中的介电质，因而使得沟渠所提供的隔离效果会打折扣。

例如，传统的非易失性记忆单元，可包含一形成于沟渠以及有源区域上方的栅极介电层，以及一形成于栅极介电层上方的多晶硅层。为了形成供非易失性记忆单元用的控制栅极，是以掩膜显影形成控制栅极的外型，且在一单一蚀刻步骤中去除未经掩膜显影形成的多晶硅层及其下方的栅极介电层部分。

在蚀刻期间，是将位于沟渠上方的多晶硅层及栅极介电层完全除去。然而，由于这两种经暴露薄膜在蚀刻期间缺少蚀刻选择性，因此亦可能被严重地蚀刻与侵蚀介于浮置栅极间下方的沟渠。尤其是，此蚀刻将造成有源区域间的沟渠内的大量介电质被蚀刻去除。

因此，将可能严重地影响到沟渠的隔离特性，且可能无法充分地隔离在有源区域内的源极/漏极注入物，致使造成相邻非易失性记忆单元的有源区域之间的短路，此情形可能造成一或多个非易失性记忆单元完全失效。虽然有时可以采用较深的隔离沟渠来降低此等影响，但是使用较深的沟渠可能大幅地增加自对准源极(self-aligned source，SAS)的电阻，尤其对于具有小特征尺寸的半导体元件来说可能是不切合实际的(例如，将介电质填入沟渠中)。

因此，迫切的需要创设一种改良的非易失性记忆单元制造工序，尤其是，例如，需要创设一种可以减少沟渠中的介电耗损，且可以提供足够的蚀刻，以定义非易失性记忆单元的堆叠栅极结构的制造工序，实属当前重要的研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服上述现有的半导体元件的制造方法存在的缺陷，而提供一种新的在隔离沟渠中具有减少介电质损失的半导体元件的制造方法，所要解决的技术问题是使其可以高精准的方式部分蚀刻第二多晶硅层，以选择性地蚀刻第二多晶硅层直至栅极介电层或其上方。另一栅极介电层蚀刻能够有效地使栅极介电层蚀刻免于蚀刻穿透于有源区域内的第一多晶硅层部分，从而更加适于实用。

本发明的另一目的在于，克服现有的非易失性记忆体存在的缺陷，而提供一种新的在隔离沟渠具有减少介电质耗损的半导体元件，所要解决的技术问题是使其提供一种新的非易失性记忆体，可利用部分蚀刻保留在隔离沟渠内额外的介电材料，而可改善非易失性记忆单元(即记忆胞)的有源区域之间的隔离效果。后续的栅极介电层蚀刻，可以有效地移除隔离沟渠上方的第二多晶硅层与栅极介电层层的保留部分，相较于现有习知的单一蚀刻方法，此举不会致使隔离沟渠内介电材料的重大耗损，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，该方法包括以下的步骤：形成多个浅沟分隔沟渠于一基材中，以定义多个有源区域于该多个隔离沟渠间；填入一沟渠介电质于该多个隔离沟渠以形成多个浅沟分隔沟渠；形成一隧穿氧化层于该基材上方的暴露部分；形成一第一导电层于该隧穿氧化层上，以提供多个浮置栅极；形成一栅极介电层于该多个有源区域上方的该多个浮置栅极上以及该沟渠介电质的暴露部分上；形成一第二导电层于该栅极介电层上；以及进行蚀刻以定义出多个堆叠栅极结构，其中该蚀刻包含：执行该第二导电层的一第一蚀刻，其中在该第一蚀刻后，保留位于该多个浅沟分隔沟渠上方的该第二导电层的至少一保留部分；及执行该第二导电层的一第二蚀刻，其中位于该多个浅沟分隔沟渠上方的该第二导电层的该保留部分以及位于该多个浅沟分隔沟渠上方的该栅极介电层部分是经由该第二蚀刻完全去除。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的第一导电层是提供多个浮置栅极，且该第二导电层是提供多个控制栅极。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的第一蚀刻并未将该沟渠介电质自该多个浅沟分隔沟渠中蚀刻去除。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中部分该第二导电层以及该多个隔离沟渠上的该栅极介电层是经该第二蚀刻步骤完全去除。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的第一蚀刻以及该第二蚀刻是定义出多个供非易失性记忆单元使用的堆叠栅极结构。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的半导体元件是一快闪记忆体。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，在该多个隔离沟渠内填充该沟渠介电质以形成多个浅沟分隔沟渠。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的栅极介电层是包含一个氧化物/氮化物/氧化物层。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的第二导电层在该第一蚀刻后、该第二蚀刻前是具有800埃的一深度。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，在该进行蚀刻以定义出多个堆叠栅极结构步骤之后，更包括以下步骤：执行部分该第一导电层的一蚀刻，以在该基材的该多个有源区域内暴露出多个源极/漏极区域；以及提供源极/漏极注入物于该多个有源区域内暴露出的该多个源极/漏极区域，其中相邻有源区域间的该多个源极/漏极注入物藉由该多个隔离沟渠而隔离。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的第一蚀刻步骤是在该第二导电层与氧化物之间提供至少10∶1的选择比。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的第一蚀刻步骤是使用氯以及溴化氢的至少其中之一进行。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的第二蚀刻步骤是在该第一导电层与氧化物之间提供至少2∶1的选择比。

前述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其中所述的进一步蚀刻步骤是一以氟为主的蚀刻。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种在隔离沟渠具有减少介电质耗损的半导体元件，其包含：一基材；多个隔离沟渠，设置于该基材中；一沟渠介电质，设置于该多个隔离沟渠中；多个有源区域，设置于该基材内的该多个隔离沟渠之间；以及多个堆叠栅极结构，设置于该多个有源区域上，其中各该堆叠栅极结构包含：一隧穿氧化层，设置于该基材上；一浮置栅极，是由形成于该隧穿氧化层上的一第一导电层形成；一栅极介电层，设置于该浮置栅极上；及一控制栅极，自一第二导电层形成于该栅极介电层上；且其中该多个堆叠栅极结构，是由以下所定义：部分该第二导电层，是经一第一部分蚀刻以及一第二完全蚀刻定义；及部分该栅极介电层，是经该第二完全蚀刻定义。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的在隔离沟渠具有减少介电质耗损的半导体元件，其中所述的该多个堆叠栅极结构还由部分该沟渠介电质所定义，其中部分该沟渠介电质是经该第二完全蚀刻后所形成的。

前述的在隔离沟渠具有减少介电质耗损的半导体元件，其中所述的沟渠介电质自该第二完全蚀刻后，是呈现为少于500埃的深度减少。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

根据本发明的一实施例，一种半导体元件的制造方法，其包含：形成多个隔离沟渠于一基材中；填入一隔离沟渠介电质于该多个隔离沟渠；形成一隧穿氧化层于该基材上、该多个隔离沟渠间的该半导体元件的该多个有源区域上方；形成一第一多晶硅层于该隧穿氧化层上，以提供多个浮置栅极；形成一栅极介电层于该多个有源区域上方的该多个浮置栅极上、以及在该沟渠介电质的暴露部分上；形成一第二多晶硅层于该栅极介电层上；部分蚀刻于该多个隔离沟渠上方的该第二多晶硅层，其中在该部分蚀刻后，保留该多个隔离沟渠上方的该第二多晶硅层的至少一保留部分；以及进一步蚀刻于该多个隔离沟渠上方的该第二多晶硅层以及该栅极介电层，其中在该多个有源区域上方的该第二多晶硅层的该保留部分是提供多个控制栅极。

根据本发明的另一实施例，一种半导体元件的制造方法，其包含：形成多个浅沟分隔(shallow trench isolation，STI)沟渠于一基材中；形成一隧穿氧化层、一第一导电层、一栅极介电层、以及一第二导电层于该基材上；以及蚀刻该多个层以定义出多个堆叠栅极结构，其中该蚀刻包含：执行该第二导电层的一第一蚀刻，其中在该第一蚀刻后，位于该多个浅沟分隔沟渠上方的该第二导电层的至少一保留部分，以及执行该第二导电层的一第二蚀刻，其中位于该多个浅沟分隔沟渠上方的该第二导电层的该保留部分以及位于该多个浅沟分隔沟渠上方的该多个栅极介电层部分是经由该第二蚀刻完全去除。

根据本发明的一种在隔离沟渠具有减少介电质耗损的半导体元件的另一实施例，即一种非易失性记忆体，其包含：一基材；多个隔离沟渠于该基材中；一沟渠介电质于该多个隔离沟渠中；多个有源区域于该基材内、该多个隔离沟渠间；多个堆叠栅极结构于该多个有源区域上，其中各该堆叠栅极结构是包含一隧穿氧化层于该基材上，一浮置栅极，自一第一导电层形成于该隧穿氧化层上，一栅极介电层于该浮置栅极上，以及一控制栅极，自一第二导电层形成于该栅极介电层上；且其中该多个堆叠栅极结构是由以下所定义：该第二导电层部分是经一第一部分蚀刻以及一第二完全蚀刻，以及该栅极介电层部分是经该第二完全蚀刻。

借由上述技术方案，本发明在隔离沟渠中具有减少介电质耗损的半导体元件及其制造方法至少具有下列优点及有益效果：

1、本发明的在隔离沟渠中具有减少介电质耗损的半导体元件的制造方法的优点为：

(1)、第二多晶硅层的部分蚀刻是利用多晶硅与氧化物间提供至少超过10∶1的选择比，因此可以高精准的方式部分蚀刻第二多晶硅层，以选择性地蚀刻第二多晶硅层直至栅极介电层或其上方。

(2)、栅极介电层的蚀刻是利用多晶硅与氧化物之间提供约2∶1的选择比，此选择比能够有效地使栅极介电层蚀刻免于蚀刻穿透于有源区域内的第一多晶硅层部分，因而可以避免在数秒间不小心地将信道氧化物部分或全部去除，造成硅表面凹陷(pitting)现象。

2、本发明的在隔离沟渠具有减少介电质耗损的半导体元件的优点为：

(1)、依据本发明揭露所制造的在隔离沟渠具有减少介电质耗损的半导体元件，可保留在隔离沟渠内额外的介电材料，而具有可以有效地改善非易失性记忆单元(记亿胞)的有源区域间的隔离效果。

(2)、利用后续的栅极介电层蚀刻，可以有效地移除隔离沟渠上方的第二多晶硅层与栅极介电层层的保留部分，相较现有习知的单一蚀刻方法，此举不会致使隔离沟渠内介电材料的重大耗损，非常适于实用。

综上所述，本发明是有关一种在隔离沟渠具有减少介电质耗损的半导体元件及其制造方法，是提供制造半导体元件的改良方法，以减少元件中沟渠介电质的耗损。在一例示中，一种制造一半导体元件的方法，包含在基材中形成多个浅沟分隔(STI)沟渠。在该基材上方形成一隧穿氧化层、一第一导电层、一栅极介电层、以及一第二导电层。蚀刻该些薄膜以定义出多个堆叠栅极结构，特别地，该蚀刻可包含：执行第二导电层的一第一蚀刻，其中在第一蚀刻后，是保留位于浅沟分隔(STI)沟渠上方的第二导电层的至少一部分，以及执行第二导电层的一第二蚀刻，其中保留于浅沟分隔(STI)沟渠上方的第二导电层部分以及位于浅沟分隔(STI)沟渠上方的栅极介电层部分是经由第二蚀刻完全去除。本发明的在隔离沟渠中具有减少介电质损失的半导体元件的制造方法，可以高精准的方式部分蚀刻第二多晶硅层，以选择性地蚀刻第二多晶硅层直至栅极介电层或其上方；另一栅极介电层蚀刻能有效地使栅极介电层蚀刻免于蚀刻穿透于有源区域内的第一多晶硅层部分。本发明的在隔离沟渠具有减少介电质耗损的半导体元件，可以利用部分蚀刻保留在隔离沟渠内额外的介电材料，而能改善非易失性记忆单元(即记忆胞)的有源区域之间的隔离效果。后续的栅极介电层蚀刻，可以有效地移除隔离沟渠上方的第二多晶硅层与栅极介电层的保留部分，不会产生隔离沟渠内介电材料的重大耗损。本发明具有上述诸多优点及实用价值，其不论在制造方法、产品结构或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的半导体元件的制造方法具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1至图11B是根据本发明一制造工序实施例所制造的半导体元件的部分的各式剖视图与立体示意图。

图12是根据图1至图11B中本发明一实施例的半导体元件的上视图。

图13与图14是根据本发明实施例中浮置栅极轮廓所可使用的替代选择的结构示意图。

100：半导体元件      102：基材

104：隔离沟渠        106：垫氧化层

108：氮化硅层        110：有源区域

112：介电质          114：距离

116：二氧化硅层      118：第一多晶硅层

120：深度            122：栅极介电层

124：第二多晶硅层    126：硬掩膜

128：深度    130：保留深度

132：深度    134：保留深度

136：深度    138：源极/漏极注入物

140：沟渠

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及其较佳实施例，对依据本发明提出的在隔离沟渠中具有减少介电质耗损的半导体元件及其制造方法其具体的实施方式、方法、步骤、结构、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件符号是代表相同或类似的元件。

通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

请参阅图1至图11B及图12所示，图1至图11B是依据本发明一制造工序实施例所制造的半导体元件100的部分的各式剖面示意图与立体示意图。图12是提供依照图1至图11B所示的制造工序所制造的半导体元件100的上视结构示意图。就此而论，图1至图7，图9A以及图10A，是在制造半导体元件100的数个不同制造工序步骤中沿着图14中C-C’剖面线的剖视示意图。类似地，图9B与图10B是沿着A-A’剖面线的剖视示意图，图9C、图10C以及图11A是沿着图14中B-B’剖面线的剖视示意图。图8与图9D是沿着图14中D-D’剖面线的剖视示意图。其他所提供的额外的示意图将在此作进一步的描述说明。

请参阅图1所示，半导体元件100，具有一基材102，例如一单晶半导体基材。虽然在此所述的基材102具有P型基材的特征，然而亦可考虑使用N型基材。

以热氧化法或其他现有习知技术将一垫氧化层106(例如，二氧化硅)形成于基材102的一上表面上。采用根据显影技术的掩膜(图中未示)而在垫氧化层106上方沉积一氮化硅层108。

已知氮化硅层108可以有效的作为部分垫氧化层106以及基材102的掩膜，因此，可以经由氮化硅层108内的开口而蚀刻垫氧化层106及基材102，以形成隔离沟渠104。可在隔离沟渠104内填入一介电质以形成浅沟分隔(STI)沟渠，其可将半导体元件100的不同部位以如下所进一步描述的方式加以隔离。如图1所示的隔离沟渠104，因为其沟渠顶部具有较大的宽度而具有倾斜侧壁。然而，在其他实施例中，隔离沟渠104可以顶部具有较大的宽度或者实质上具有垂直侧壁的方式为之。

紧邻隔离沟渠104的基材102未蚀刻部分是形成非易失性记忆单元(例如，快闪记忆单元)的有源区域110，该记忆单元则形成部分的半导体元件100。例如，在半导体元件100的操作过程中，可以在半导体元件100的浮置栅极下方的有源区域110中形成N沟道。

请参阅图2所示，对氮化硅层108进行一湿蚀刻，使该层的垂直边缘自隔离沟渠104处移除而凹入。可以加热手段在隔离沟渠104的暴露的硅表面上成长一薄层二氧化硅(图中未示)，以圆角化该沟渠边缘。接着，在隔离沟渠104中填设入一介电质112(亦即，“沟渠介电质”)，例如二氧化硅。在一实施例中，可以高密度等离子体(等离子体即电浆，以下均称为等离子体)制造工序而沉积介电质112。可以一开始先使介电质112覆盖氮化硅层108，之后，在后续以化学机械研磨(chemical mechanical planarization，CMp)制造工序研磨下降至氮化硅层108的上表面，以提供如图2所示的一平坦的上表面。如图3所示，将氮化硅层108自半导体元件100选择性地移除，例如，以湿蚀刻制造工序进行(例如，使用磷酸为蚀刻液)。

接着，可如图4所示地蚀刻垫氧化层106。视需要地，图4的蚀刻可包含一水平元件，其使介电质112的侧壁横向内凹而离有源区域110一距离114(例如，约300埃)。图4的蚀刻亦可视需要地自邻近有源区域110的隔离沟渠104处部分蚀刻介电质112(例如，约300埃的一深度136)，并暴露出隔离沟渠104侧壁的顶端部分。在不同的实施例中，图4的蚀刻可以为一选择性针对硅的等向性湿蚀刻、一缓冲氧化物蚀刻、或者一稀释氢氟酸(dilute hydrofluoric acid，DHF)蚀刻。

请参阅图5所示，以加热方式在基材102的暴露部分上方成长一二氧化硅层116(亦为“隧穿氧化层”)。在一实施例中，二氧化硅层116可以具有大约95埃的厚度。

请参阅图6所示，在半导体元件100的上表面形成设有一第一多晶硅层118。该第一多晶硅层118是可导电且可用以形成半导体元件100的非易失性记忆单元的浮置栅极。在一实施例中，第一多晶硅层118可以具有约1000埃的深度。可以一开始先使第一多晶硅层118覆盖介电质112并填设入界于其间的表面。藉由一化学机械研磨(chemical mechanicalplanarization，CMP)制造工序接着研磨第一多晶硅层118，使其下降至介电质112的一上表面，以提供如图6所示的平坦表面。在介电质112已视需要地横向蚀刻实施例中(如图4所示)，第一多晶硅层118可如图6所示凸伸至隔离沟渠104。

请参阅图7所示，蚀刻介电质112使得其上表面处于第一多晶硅层118上表面的下方一深度120(例如，约800埃)的水平面。在一实施例中，图7的蚀刻可为一预定时间的湿蚀刻。在此处所述的后续步骤中，图7的蚀刻适好可允许后续沉积的第二多晶硅层的一部分于隔离沟渠104上方具有一较大厚度。

请参阅图8所示，在介电质112暴露部分以及半导体元件100的第一多晶硅层118的上方形成一栅极介电层122。栅极介电层122是为，例如，在上、下氧化层之间具有一氮化层的一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)复合层结构。因此，栅极介电层122在此亦称为“ONO”层。在一实施例中，栅极介电层122可具有约170埃的厚度。

亦如图8所示，在栅极介电层122的上方形成一第二多晶硅层124，该第二多晶硅层124是可导电且可用以形成半导体元件100非易失性记忆单元的控制栅极。经由图7所示的视需要蚀刻，第二多晶硅层124可在隔离沟渠104的上方具有一较有源区域110的上方(例如，约2300至2500埃的范围)为厚的厚度(例如，约3100至3300埃的范围)。

经由上述图1至图8所示的说明步骤，半导体元件可提供多个堆叠栅极结构，其可用以形成非易失性记忆单元。在一实施例中，可以美国专利第6,743,675号中所描述的不同结构与制造工序来实施图1至图8所示的步骤，并且该专利全文在此处可供参考。在另一实施例中，第一多晶硅层118可早于隔离沟渠104形成(亦即，自对准STI模式的形成方式)。

在图8所示的步骤之后，可如图9A至图11B所示地进一步蚀刻半导体元件100，以定义堆叠栅极结构并暴露介电质112，以利于后续在有源区域110内提供源极/漏极注入物。为清楚起见，隧穿(隧穿即穿隧，以下均称为隧穿)氧化层116未绘示于图9A至图11B中。

请参阅图9A至图9E所示，提供一硬掩膜126于浮置栅极118上、第二多晶硅层124上方。在一实施例中，硬掩膜126可为一厚度约1200埃的盖氧化物(cap oxide)。在半导体元件100的堆叠栅极结构上方执行第二多晶硅层124的部分蚀刻。如图所示，图9A至9E图的部分蚀刻是可移除第二多晶硅层124未经罩覆的相当部分。然而，至少仍在隔离沟渠104以及介电质112的上方保留一部分第二多晶硅层124。在一实施例中，第二多晶硅层124的保留部分可具有约800埃的厚度。经由图7所示的介电质112的先前蚀刻，可以在邻近自第一多晶硅层118所形成的浮置栅极处提供额外的多晶硅。因此，额外的多晶硅可保留于沟渠隔离104以及位于由第一多晶硅层118所形成的浮置栅极间的介电质112的上方。如同图9A至图9E所示，栅极介电层122在第二多晶硅层124的部分蚀刻后是维持于实质上未被蚀刻状态。

在一实施例中，可以利用氯及/或溴化氢来执行图9A至图9E所示的第二多晶硅层124的部分蚀刻。在此实施例中，此部分蚀刻可在多晶硅与氧化物之间提供至少超过10∶1的选择比，因而可以高精准度的方式部分蚀刻第二多晶硅层124，以选择性地蚀刻第二多晶硅层124直至栅极介电层122或其上方。

请参阅图10A至图10D所示，显示在半导体元件100上方所进行的进一步蚀刻。如图所示，图10A至图10D的蚀刻是去除第二多晶硅层124与栅极介电层122的未经罩覆的部分。此蚀刻亦可移除隔离沟渠104的部分介电质112(未绘示于图10A至图10D中)。在一实施例中，可执行图10A至图10D所示的蚀刻历时约为120秒。在此实施例中，120秒的蚀刻时间可以造成栅极介电层122约600埃的移除。此蚀刻可以有利地移除任何因图案化而残留于侧壁上的残质，以及任何位于隔离沟渠104与介电质112上方的第二多晶硅层124与栅极介电层122的保留部分。

在一实施例中，图10A至图10D所示的栅极介电层122的蚀刻可以为一以，例如，四氟化碳(CF4)及/或三氟甲烷(CHF3)来执行的以氟为主的蚀刻。在此一实施例中，该栅极介电层蚀刻可在多晶硅与氧化物之间提供约2∶1的选择比。此选择比能有效地使图10A至图10D的栅极介电层蚀刻免于蚀刻穿透于有源区域112内的第一多晶硅层118部分，因而可以避免在数秒间不小心地将沟道氧化物116部分或全部移除，而造成硅表面凹陷(pitting)的现象。

在第二多晶硅层124的部分蚀刻(如图9A至图9E所示)与栅极介电层122的后续蚀刻(如图10A至图10D所示)之后，可以执行一进一步蚀刻以如图11A至图11B所示地移除第一多晶硅层118未经罩覆的部分。例如，如图11A至图11B所示，移除在半导体元件的有源区域110上方的第一多晶硅层118。

请参阅图11B的立体图所示，半导体元件100包含填有介电质112的隔离沟渠104，其隔离有源区域110。为了例示目的之用，图中亦显示多个N型源极/漏极注入物138。自第一多晶硅层118所形成的浮置栅极是显示于有源区域110的上方。

请参阅图11B所示，移除第一多晶硅层118未经罩覆的任何部分(例如参阅沟渠140，该处的第一多晶硅层118业已经移除)。在图10A至图10D及/或图11A至图11B的蚀刻期间，亦可移除部分介电质112至如图11B所示的一深度128。在一实施例中，深度128可小于或等于约500埃，在此第二次蚀刻之后，介电质112可以具有一保留深度130。

相反地，若以习知方法采用单一大型蚀刻的方式进行堆叠栅极结构的蚀刻，则可移除介电质112的一实质上较大的部分至一深度132。在使用该习知方法之后，介电质112可具有一保留深度134。

请参阅图11B所示，在图1至图11B的制造工序步骤之后，介电质112所保留的深度130是明显大于依照习知方法所保留的深度134。尤其是，深度130在隔离沟渠104内提供较大量的介电质112，其可显着改善半导体元件100中有源区域110的隔离。

藉由使用图9A至图9E的部分蚀刻与后续图10A至图10D及/或图11A至图11B的蚀刻，可以介电质112最少损耗的情形下定义半导体元件100的堆叠栅极结构。在此，可由图11B观察了解，介电质112及隔离沟渠104是实质上未受损。因此，可维持有源区域110于彼此隔离的状态，因而，可以在有源区域110中提供相当深度的源极/漏极注入物。以此源极/漏极注入物与图示半导体元件100的堆叠栅极结构所形成的非易失性记忆单元，是可藉由介电质112与隔离沟渠104而维持于彼此隔离的状态。

图1至图11B虽然绘示了自第一多晶硅层118所形成的浮动栅极的一既定轮廓，然而亦可考虑其他的轮廓。例如，如图13与图14显示的其他浮置栅极的轮廓，其可以根据本发明的实施例予以实施。如图13与图14所示，可采用各式浮置栅极的轮廓以有效地增加介于第一多晶硅层118与遍及栅极介电层122的第二多晶硅层124之间的介面层的表面积，从而可以增加相关非易失性记忆单元的电容耦合率。

由上述可知，依据本发明所揭露制造的半导体元件，可保留在隔离沟渠内额外的介电材料，其可以改善非易失性记忆单元的有源区域之间的隔离效果。尤其是，藉由实施一第二多晶硅层的部分蚀刻(亦即，用以形成非易失性记忆单元的控制栅极)，可以在栅极介电层层与隔离沟渠上方保留部分第二多晶硅层。利用后续的栅极介电层蚀刻，可以有效地移除隔离沟渠上方的第二多晶硅层与栅极介电层层的保留部分，相较现有习知的单一蚀刻方法，此举不会致使隔离沟渠内介电材料的重大耗损。

在此，包含材料、导电型态、尺寸与其他细节的数个实施例，仅是供说明之用，而非用以限制本发明。在可施用的情形下，可在不违背本发明的精神下将此处所述的数种不同元件合并为复合元件及/或分离成次元件。类似地，在可施用的情形下，亦可改变在此所述不同步骤的顺序、合并为复合步骤、及/或分离为次步骤，以提供此处所述的特征。

前述揭露并非用以限制本发明所揭露的特定形式或领域，无论如揭露的明示或在此的暗喻，本发明可在前述揭露内容的教示下有不同替换的实施例及/或修饰。以上所述实施例仅是例示性说明本发明的原理及功效的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (17)

1.一种在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于该方法包括以下步骤：

形成多个隔离沟渠于一基材中，以定义多个有源区域于该多个隔离沟渠间；

填入一沟渠介电质于该多个隔离沟渠以形成多个浅沟分隔沟渠；

形成一隧穿氧化层于该基材上方的暴露部分；

形成一第一导电层于该隧穿氧化层上，以提供多个浮置栅极；

形成一栅极介电层于该多个有源区域上方的该多个浮置栅极上以及该沟渠介电质的暴露部分上；

形成一第二导电层于该栅极介电层上；以及

进行蚀刻以定义出多个堆叠栅极结构，其中该蚀刻包含：

执行该第二导电层的一第一蚀刻，其中在该第一蚀刻后，保留位于该多个浅沟分隔沟渠上方的该第二导电层的至少一保留部分；及

执行该第二导电层的一第二蚀刻，其中位于该多个浅沟分隔沟渠上方的该第二导电层的该保留部分以及位于该多个浅沟分隔沟渠上方的该栅极介电层部分是经由该第二蚀刻完全去除。

2.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的第一导电层提供多个浮置栅极，且该第二导电层提供多个控制栅极。

3.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的第一蚀刻并未将该沟渠介电质自该多个浅沟分隔沟渠中蚀刻去除。

4.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中部分该第二导电层以及该多个隔离沟渠上的该栅极介电层是经该第二蚀刻步骤完全去除。

5.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的第一蚀刻以及该第二蚀刻是定义出多个供非易失性记忆单元使用的堆叠栅极结构。

6.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的半导体元件是一快闪记忆体。

7.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于，在该多个隔离沟渠内填充该沟渠介电质以形成多个浅沟分隔沟渠。

8.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的栅极介电层是包含一个氧化物/氮化物/氧化物层。

9.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的第二导电层在该第一蚀刻后、该第二蚀刻前是具有800埃的一深度。

10.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于在该进行蚀刻以定义出多个堆叠栅极结构步骤之后，更包括以下步骤：

执行部分该第一导电层的一蚀刻，以在该基材的该多个有源区域内暴露出多个源极/漏极区域；以及

提供源极/漏极注入物于该多个有源区域内暴露出的该多个源极/漏极区域，其中相邻有源区域间的该多个源极/漏极注入物藉由该多个隔离沟渠而隔离。

11.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的第一蚀刻步骤是在该第二导电层与氧化物之间提供至少10∶1的选择比。

12.根据权利要求11所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的第一蚀刻步骤是使用氯以及溴化氢的至少其中之一进行。

13.根据权利要求1所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的第二蚀刻步骤是在该第一导电层与氧化物之间提供至少2∶1的选择比。

14.根据权利要求13所述的在隔离沟渠具有减少介电质耗损的半导体元件的制造方法，其特征在于其中所述的进一步蚀刻步骤是一以氟为主的蚀刻。

15.一种在隔离沟渠具有减少介电质耗损的半导体元件，其特征在于其包含：

一基材；

多个隔离沟渠，设置于该基材中；

一沟渠介电质，设置于该多个隔离沟渠中；

多个有源区域，设置于该基材内的该多个隔离沟渠之间；以及

多个堆叠栅极结构，设置于该多个有源区域上，其中各该堆叠栅极结构包含：

一隧穿氧化层，设置于该基材上；

一浮置栅极，是由形成于该隧穿氧化层上的一第一导电层形成；

一栅极介电层，设置于该浮置栅极上；及

一控制栅极，自一第二导电层形成于该栅极介电层上；且

其中该多个堆叠栅极结构，是由以下所定义：

部分该第二导电层，是经一第一部分蚀刻以及一第二完全蚀刻定义；及

部分该栅极介电层，是经该第二完全蚀刻定义。

16.根据权利要求15所述的在隔离沟渠具有减少介电质耗损的半导体元件，其特征在于其中所述的该多个堆叠栅极结构还由部分该沟渠介电质所定义，其中部分该沟渠介电质是经该第二完全蚀刻后所形成的。

17.根据权利要求15所述的在隔离沟渠具有减少介电质耗损的半导体元件，其特征在于其中所述的沟渠介电质自该第二完全蚀刻后，是呈现为少于500埃的深度减少。

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