TW200812012A - Fabrication of semiconductor device exhibiting reduced dielectric loss in isolation trenches - Google Patents

Description

200812012 九、發明說明： 【發明所屬之技術領域】 本發明係關於利用浮置閘極以及隔離溝渠之半導體元件。 【先前技術】 ^如普遍所熟知的，半導體元件可採用各式不_結構予以 =’Λ提供可於各式不同應用中使用之非揮發性記憶體。包 二抽宜汗置問極以及控制閘極《堆疊閘極肖構通常用來製造 記憶胞（亦即’快閃記憶胞），其可經由施加適當的 书竪而1<^擇性地程式化、非程式化以及再程式化。 -非Lt共，基材上製造大量_揮發性記憶胞，以提供 於展憶胞陣列。為了使非揮發性記憶胞彼此隔離，已 ^展出各式隔離技術，鱗渠_即為其巾之—。在這個方法 泪中發性5己憶胞之主動區域間形成複數個溝渠，這些溝 介電質’以隔離相鄰非揮發性記憶胞之主動區域 (例如，源/汲極植入物以及主動通道）。 、聋泪iit動區域間之有效隔離，將介電質充分地填入這也 ϊ屬重要的。然而，傳統用於形成堆疊閘極結構之製i 會彳讀賴中之介tf， 區域ίϊ之憶胞可包含—形成於溝渠以及主動 石夕層。ίίίϋίϊ 一形成於閉極介電層上方之多晶 j，制間極之外型，且於一單一 顯衫形成之他讀及其下謂極介謂^ 先罩 層完係躲於上方〇砂相關極介電 刻選擇:因於严經暴露薄膜於蝕刻期間缺少蝕 、 ’、可旎被嚴重地钱刻與侵蝕介於浮置閘極間下 5 200812012 祕卿造駐純綱之溝㈣的大量 ，此’將可能嚴魏影響到溝渠之隔離特性，且可能益法 ίϊίϊ離於主動區域内之源級極植人物，致使相鄰非^發 之主動區域間的短路。此情形可能造成一或多個非揮 ϋ 是使用較深崎渠可能大幅地增加自對準=

JHgned s嶋e，SAS)之電阻’尤其對於具有 ^半V體π件可能是不切實際的(例如’將介電質填入溝J 兩要因Ϊ ㈣非揮發性記鏡製程，尤其是，例如， 義非揮發性記憶胞之堆疊閘極結構之製程。 心疋 【發明内容】 半 ίΞ 元 ;部分上暴 於該等隔離溝渠上方之該第 =，部分餘刻 後’保留該等隔離溝竿上f ^ H j中於該部分_ 心及進-步至ί:保留部 之該保留部麵触;&雜二多晶妙層 含妒明之另—實施例，—製造半導體元件之方法心 3 (shallowtrench isolation . 8^〇 ^ 6 200812012 中签形ί:穿隨氧化層、一第一導電層、-閘極介電 層以及一弟二導電層於該基材上；以及蝕刻該等芦 複數巧堆疊閘極結構，其中該钱刻係包含：執行該-雷厚 尽其中於該第一蝕刻後，位於該¥ STI溝渠上； ί第2甘ί至少一保留部分’以及執行該第二導電層之 佯該等STI溝渠上方之該第二導電層之該 二溝渠上方之該相極介電層部分 =本發明之另一實施例’一非揮發性 ί中獲渠於該基射；-溝渠介電該^離急 門上ϊϋίΐ域於該基材内、該等隔離溝渠間；複數個 含:：;==域一上浮其置=該;疊，構係包 =隨自氧化?上’一間極介電層於該浮置:二= 等，疊間極結構係由以下所定義:該第二以4Γ; 該第二完。 刻，以及該閘極介電層部分係經 本發明上述及其他之特徵與優點，將 δ相關圖式之詳細描述而輕易瞭解。 下貝施例及配 【實施方式】 制本發明f例之用，而非用以限 造之半導體元件100之部&各\康=發明一製程實施例所製 圖提供依照第1至11B1I之製程^^與立體不意圖。第12 視示意圖。就此而論，第二二製=半導體元件卿之上 於製造半導體元件10G之數個/ A圖以及第1GA圖係 C-C’線之剖視示意圖。類S不^呈，中沿著第Η圖中 也弟9Β圖與第10Β圖係沿著 200812012 意圖，第9C、]〇C圓以及第]JA圖係沿著第 ^ Τ β線之到視示意圖。第S圖與第9D圖係沿著第】4 、ιϋ線之剖視示意圖。其他所提供之額外示意圖將於此 退一步描述之。 一时if ^圖所示，半導體元件，具有一基材102，例如 僻早Γίϊ體基材。雖於此所述之基材102具有P型基材之特 徵，然而亦可考慮使用Ν型基材。 卜以熱氧化法或其他習知技術將一墊氧化層106 (例如，二 ^成於基材1G2之—上表面上。制根據顯影技術: 光罩（树不）而於墊氧化層106上方沉積一氮化石夕層⑽。 已，氮化石夕層可有效作為部分塾氧化層應以及基材 ϋ罩’因此’可經由氮切層内之開口而侧塾氧 内1入6 102 ’以形成隔離溝渠1G4。可於隔離溝渠104 内填入-介電質以形成淺溝渠隔 體元件觸之不同部位以如下所進一上方':^ ，如第！圖所示之隔離溝渠104，因其溝渠^^^=

Hi ίΐ貝Γ則ΐ 2而’於其他實施例中’隔離溝渠104可 以頂4具較大之威或者f f上具奸直_之 -緊鄰隔離溝渠104之基材102未餘刻部分係非、 記憶胞(例如，快閃記憶胞)之主動區域11〇 f部分之半導體元件100。例如，於半導體元件1〇〇 ^過‘ 成N可導體兀件應之浮置閘極下方之主動區域110中形 現請參閱第2圖’對氮化石夕層1〇8 凹入°可以加熱手 離溝木104之恭路的矽表面上成長一薄屏二 不），以圓角化該溝渠邊緣。接著，於隔離1一 介電質112 (亦即，“溝渠介電質”），例如一^川4中填入 例中，可以高密度電漿製程而沉積介電質二 200812012 w電貝.112覆蓋氮化石夕層1〇8，之後，於後續以化學機械研磨 (chemical mechanical planarization，CMP)製程研磨下降至氮 化矽層」08之上表面，以提供如第2圖所示之一平坦之上表 面。如第3圖所示，將氮化矽層1〇8自半導體元件1〇〇選擇性 地移除^如，以，蝕刻製程為之（例如，使用磷酸為蝕刻液）。 一接著，可如第4圖所示地蝕刻墊氧化層1〇6。視需要地， f 4圖之飿刻可包含一水平元件，其使介電f 112之側壁橫向 内凹而離主動區域110 一距離114 (例如，約·埃）。第4 視需要地自鄰近主動區域110之隔離溝渠104處 (例如’約埃之—深度136)，並暴露 104側壁之頂端部分。於不同實施例中，第4圖之 性針财之等向性濕侧、-緩衝氧化物餘 第5圖’以加熱方式於基材1〇2之暴露部“方 成化石夕層116 (亦為“穿隨氧化層”）。於一實施例中， 一虱化矽層116可具有大約95埃之厚度。 、 石夕声=中’於料體元件1〇0之上表面形成一第一多晶 株^ 4 —多晶㈣118係可導電且可肋形成半導體元 ，1〇〇之非揮發性記憶胞的浮置閘極。 第 晶石夕層m可具有約1000埃之深度 弟=

石夕層118覆蓋介雷f 112计埴入^甘j曰服先使弟一多晶 垃電 並填界於其間之表面。藉由-CMP !ίϊ ί第一ί晶矽層一118 ’使其下降至介電f 112之- 需i地r3^供如第6圖所7F之平坦表面。於介電質112已視 3，向_實施例中（第4圖），第—多晶# $ 弟6圖所不凸伸至隔離溝渠104。 曰 叮如 石夕侧介電質112使得其上表面處於第一多晶 ί二i表面之下方一雜120 (例如，之 面於一實施例中，第7圖之餘刻可為一預之^^ 9 200812012 ^此處所述之後續步驟中，第7圖之蝕刻適可允許後續沉積之 第二多，矽層之一部分於隔離溝渠顺上方具有一較大厚度。 如第8圖所示，於介電質112暴露部分以及半導體元件 之第一多晶矽層118之上方形成一閘極介電層122。閘極 ^電層1^22係為，例如，於上、下氧化層間具有一氮化層之一 氧化物·氮化物-氧化物（oxide-nitride-oxWe，〇N〇)複合層結 #。因此，閘極介電層m於此亦稱為“〇N〇，，層。於二 中，閘極介電層122可具有約170埃之厚度。 、 石夕/ΐί第!圖f示’於問極介電層122上方形成一第二多晶 件曰 100晶石夕層124係可導電且可用以形成半導體元 列，篦·^揮曰^15己，思胞之控制閘極。經由第7圖之視需要餘

ϋ 一層124可於隔離溝渠104上方具有一較主動區 j 110上方（例如’約2300至2500埃之範圍 如，約3100至3300埃之範圍）。 予又UJ 經由上述第1至8圖所描述步驟，半導體元件禆 =堆，灣，其可用以形成非揮=== 明3,675號專利中所描述之不同結構Λ 於^^彳^ 之步驟，轉利全文併於此處以供參考。 ； 貝把例中，第一多晶石夕層118可早於隔離、、|、;巨y &、 (亦即:自對準STI模式之形成方式^早烈_木、_ 於第8圖所示步驟之後，可如第9a ii2，以利後續於主動區域11〇 貝 起見，穿隨氧化層m未繪示於第入物。為清楚 可為-厚度約= 二上化方物(:-實，，硬罩幕126 1 〇〇之堆疊間極結構上方執行帛二多me於半導體几件 如所示，第从至9E圖之部_係;移“二== 200812012 ^經罩覆之相當部分。然而，至少仍於隔離溝渠1〇4以及介電 質112上方保留一部份第二多晶矽層124。於一實施例中，第 一夕，矽層124之保留部分可具有約8〇〇埃之厚度。經由第7 圖所不介電f 112之先前餘刻，可於鄰近自第一多晶石夕層118 所形成之浮置閘極處提供額外的多晶石夕。因此，額外的多晶石夕 3 104以及位於由第一多晶石夕㈣8所形成之 亟間之；1電質112的上方。如同第9A至9E _示， i上第二多晶销124之部_後係維持於實 於1施例中’可利用氯及/或漠化氫來執行第9A至9e 晶石夕層，之部分侧。於此實施例中，此部 二可；夕晶石夕與氧化物間提供至少 i遥以高鮮度之方式部分爛第二多晶石夕層124 = =性地餘刻第二多晶石夕層124直至閘極介電層m或其上 - 100，示於半導體元件_上方所進行之進

分介電質尸（未綠示於第】〇A至hS 120秒。於此只每二中^^第1〇A至10D圖之姓刻歷時約 122㈣Π 中 秒之餘刻時間可造成閘極介電# 留於側壁上有利地移除任何因圖案化而i 上方之第何位於隔離溝渠104與介電質112 於層i與閘極介電層122的保留部分。 刀、貝知例中，第10A至10D圖所干夕p弓托人币& 之餘刻可為—以，例如 ^= 之，"電層122 來執行之以氟為主的蝕刻。於此〜氟n甲烷(卿） 於多晶石夕與氧化物此，貝知例中’該⑽〇敍刻可 地使第10A δ inn …·之選擇比。此選擇比能有效 也使弟_至10D圖之〇N〇 _免於_透於 200812012 脸、内^第一多晶矽層118部分，因而避免於數秒間不小心地 將通道^化物116部分或全部移除，造成矽表面凹陷(pitting)。 於第二多晶矽層124之部分蝕刻（第9A至9E圖）與閘 極介電層I22之後續餘刻（第1〇A至1〇D圖）之後，可執行 一進一步蝕刻以如第11A至11B圖所示地移除第一多晶矽層 未經罩覆之部分。例如，如第nA至圖所示，移除於 半‘體，件之主動區域11〇上方之第一多晶石夕層118。 如第11B圖之立體圖所示，半導體元件1〇〇包含填有介 夤112之隔離溝渠1〇4，其隔離主動區域11〇。為例示目的之 用，圖中亦顯示複數個N型源/汲極植入物138。自第一多晶 石夕層所形成之浮置閘極係顯示於主動區域HO上方。 如第11B ®所示，移除第一多晶石夕層lls未經罩覆之任 =分（例如，參閱溝渠140，該處之第一多晶石夕層118業 於第難至贈圖及/或第11A至11β圖之侧期 亦Z移除部份介電質112至如第11B ®所示之-深度128。於 二貫，中’深度128可小於或等於約，埃， 蝕 刻之後，介電質112可具有一保留深度13〇。 蚀 代处!:反*’若料知方法採單—大型侧之方式進行堆疊閘 ，=之_，則可移除介電質112之一實質上較大的部分至 一冰度132。於使用該習知方法之後，介電 留深度134。 ^ n ，第11B圖所示，於第】至11B圖之製程步驟後，介電 二34所2，深^0係明顯大於依照習知方法所保留之深 :質心其可顯著改善料體⑻中主 離0 圖』由Λ用i9E圖之部分蝕刻與後續第ι〇Α至i〇d 圖及或弟11A至B圖之蝕刻，可以介電質112最少損 形下定義半導體元件1〇〇之堆疊閘極結構。於此，可由第^ 200812012 圖觀察了解，介電質112及隔離溝渠104係實質上未受損。因 此，可維持主動區域110於彼此隔離之狀態，因而，可於主動 區域110中提供相當深度之源/；：及極植入物。以此源/汲極植入 物與圖示半導體元件100之堆疊閘極結構所形成之非揮發性 記憶胞，係可藉由介電質112與隔離溝渠1〇4而維持於彼此隔 離之狀態。 第1至11B圖雖繪示自第一多晶矽層118所形成之浮動閘 ^之一既定輪廓，然而亦可考慮其他輪廓。例如，第13圖與 f 1^圖顯不其他浮置閘極之輪廓，其可根據本發明之實施例 认=只施。如第13圖與第η圖所示，可採用各式浮置閘極之 ^以，地增加介於m♦層118與遍及價〇層122 發面層的表面積’從而增加相關非揮 耕可保留於隔 域間之隔離效果。尤其是，以善f;發t生f意胞之主動區 刻（亦即，用以开彡忠兆插八實β弟一夕晶矽層之部分蝕 層盥隔離、、羞洛卜發性記憶胞之控制閘極），可於0N0 餘刻’可有效地移除隔離溝竿上方$2/^後_之0^> 的保留部份，她習知單—餘 弟=曰曰矽層與ΟΝΟ層 内介電材狀重大_。财法’此舉不會致使隔離溝渠 此，包含材料、導帝创At： 例僅係供說明n‘二=與其他細節之數個實施 下，可於不違糊㈣^。於可則之情形 為複合元件及/或分離成次开此處所述數種不同元件合併 ，改變於此㈣不同步驟可_之_下’ 刀離為次步驟，以提供此處所述、米^併為複合步驟、及/或 200812012 前述揭露並非用以限制本發明於所揭露之特定形式或領 ，，無論如揭露之明示或於此之暗喻，本發明可於前述揭露内 各之教示下有不同替換之實施例及/或修飾。 上述實施例僅為例示性說明本發明之原理及功效，而非用 ，=制本發明。任何熟於此項技藝之人士均可在不違背本發明 =術原理及精神的情況下，對上述實施例進行修改及變化。 u此’本發明之權利保護範圍應如後述之申請專利範圍所列。 【圖式簡單說明】

可# = Π f第14圖係根據本發明實施例中浮置閘極輪廓所 勹使用之替代選擇。 弟1至11B圖係根據本發明一製程實 圖式中相同的元件符號係代表相同或類似的元件。 【主要元件符號說明】 100半導體元件 104隔離溝渠 108氮化石夕層 112介電質 116二氧化發層 120深度 124第二多晶石夕層 128深度 132深度 136深度 140溝渠 102基材 106墊氧化層 110主動區域 114距離 118第一多晶石夕層 122閘極介電層 126硬罩幕 130保留深度 134保留深度 138源/汲極植入物 14

Claims (1)

1. 200812012 十、申請專利範圍： 1· -種製造半導體元件之方法，該方法包含： 形成複數個_溝渠於—基材中，叹碰數個 於該等隔離溝渠間； 勒^域 填入-溝渠介魏離溝渠； 形成-親氧化層於該基材上方之鱗主動 隔離溝渠間； ^<-茨寺 置成㈠私層於麵氧化層上，以提供複數個浮 形成-閘極介電層於該等主動 卜»兮、巷、、巨人八工乃心适寺子置閘極 上以及該溝渠介電質之暴露部分上； 形成一第二多晶石夕層於該閘極介電層上； 部分蝕刻位於該等隔離溝渠上 ::部分職其: 至少—保留部分；以及 /曰< ^步侧於__鮮以找第二以销以及 電層’其中於該等主動區域上方之該第二多綱之 “呆邊部分係提供複數個控制閘極。 求貝1所述之方法’其巾該部分_並未將該溝渠介電質 自該等隔離溝渠中蝕刻去除。 3.如請求们所述之妓，其中部分鶴二多晶㈣以及該等隔 200812012 離溝渠上之該_介電猶進_步綱步驟完全去除。 4. 2請求項1所述之方法，其中該部分餘刻以及該進-頻刻係 疋義出稷數個供轉發性記憶胞使用之堆疊閘極結構。 5. 如請求項！所述之方法，其中該半導體元件係一快閃記憶體。 6. 如睛求項1所述之方法，其中該等隔離溝渠以及該隔離介電質 係包含複數個淺溝渠隔離（shalbw t_h isGM⑽；）溝渠。 7·如明求項1所述之方法’其中該閘極介電層係包含—氧化物/ 氮化物/氧化物（oxide/nitride/oxide ; ΟΝΟ)層。 8·如明求項1所述之方法，其中該閘極介電層於該侧步驟前之 厚度為約170埃。 9.如請求項1所述之方法，其中該第二多晶·於該餘刻步驟 前’係具有一厚度約2300埃至約3300埃。 10·如明求項1所述之方法，其中該第二多晶石夕層於該部分钱刻步 驟後、該進一步蝕刻步驟前，係具有約800埃之一深度。 11·如請求項1所述之方法，其中係於該進一步蝕刻步驟以少於約 5〇〇埃之一深度去除該溝渠介電質。 12·如請求項1所述之方法，其中該進一步钕刻步驟係操作至少 120 秒。 13.如請求項1所述之方法，更包含： 银刻該第一多晶石夕層之一部分，以於該等主動區域内暴露 出複數個源/汲極區域；以及 16 200812012 極區㈣祕露之臟 源娜植入物灿溝渠係隔離於相鄰主動議之該等 14.如請求項1所述之方法，1中 化物間提供至少10 : !之選擇比。。杉驟係於多晶石夕與氧 溴化虱之至少一者以進行之。 他如請求们所叙雜，其巾麵 氧化物間提供至少2 :丨之選概。網步驟躲多晶石夕與 17. 如請求項16所述之方 中 主之侧。 -中該進—錢刻步驟係-以氟為 18. 一種製造—半導體元件之方法，該方法包含： 形成複數個STI溝渠於一基材中； 第形=隨氧化層、一第一導電層、-間極介電層、以及 弟一V電層於該基材上；以及 包含： 侧該等層蚊仙複數舞疊_結構，財該爛係 執行該第二導電層之—第刻，其中於 後，保留位於該梅溝渠上方之該第二導電層之 二 部分，以及 1示y 執行該第二導電狀一第二_，其中位於該等STI 17 200812012 /冓木上方之該第二導電層之該保留部分以及位於該#奶溝渠 上方之該等閘極介電層部分係經由該第二侧完全去除。 仪如明求項I8所述之方法，其中該第一導電層係提供複數個浮 置閘極’且該第二導電層係提供複數個控制問極。 20·如睛求項18所述之方法，其中該第-侧並未_該等STI 溝渠。 21·如明求項1S所述之方法，其中該第二導電層於該第一飿刻後、 该第二蝕刻前係具有約800埃之一深度。 22·如請求項18所述之方法，更包含： 。、執仃部分該第一導電層之一蝕刻，以於該基材之該等主動 區域内暴露出複數個源/汲極區域；以及 。、提供源/沒極植入物於該#主動區域之該等經暴露源/沒極 區域，其中該# STI溝渠係隔離於捕主動區域間之該等源/ 汲極植入物。 23· —種非揮發性記憶體，包含·· 一基材； 複數個隔離溝渠於該基材中； 一溝渠介電質於該等隔離溝渠中； 複數個主動區域於該基材内之該等隔離溝渠間； 讀個堆叠閘極結構於該等主動區域上，其中各該堆疊閉 極結構係包含： 200812012 一穿隧氧化層，設於該基材上， 一洋置閘極，自一第一導電層形成於該穿隧氧化層 上， 曰 一間極介電層，設於該浮置閘極上，以及 工制間極’自_第二導電層形成於該閘極介電層 上；且

   '、中該等堆sf雜結構係由以下所定義： 部分該第二導電層係經-第-部分爛以及-第 完全蝕刻定義，以及 、‘該閑極介電層係經該第二完全糊定義。 24. 如請求項23所述之非揮發性記麵，其中該等堆疊閘極結構 係進-步經_第二完全綱之部分該賴介電質所定義。 25. 如請求項23親之雜發記鐘，射該絲介電質自該第 二完全蝕刻後，係呈現少於約5·00埃之深度減少。 19