CN106206446B - 嵌入逻辑电路的快闪存储器的制作方法 - Google Patents

Abstract

一种嵌入逻辑电路的快闪存储器的制作方法。在形成逻辑晶体管的栅极氧化层以及快闪存储器、高压浮栅晶体管的遂穿绝缘层时，由于去除的都是致密度较小的缓冲氧化层，因而HF酸顺带腐蚀的浅沟槽隔离结构中的绝缘材质也较少，绝缘材质与半导体衬底之间的间隙较小，其内残留的导电多晶硅也较少，因而沿浅沟槽隔离结构延伸的相邻快闪存储器、高压浮栅晶体管、逻辑晶体管不易短路，工艺窗口较大。此外，本发明中对缓冲氧化层上的氮化硅的去除分两步：先干法刻蚀部分厚度，后湿法去除剩余厚度，避免对缓冲氧化层下的逻辑晶体管的沟道、快闪存储器或高压浮栅晶体管的沟道造成损伤。

Description

嵌入逻辑电路的快闪存储器的制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种嵌入逻辑电路的快闪存储器的制作方法。

背景技术

随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的快闪存储器由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。

快闪存储器中常用的一种结构为堆叠栅极(stack gate)结构。堆叠栅极结构存储器包括依序形成于衬底上的遂穿绝缘层、存储电子的浮置栅极多晶硅层(ploy 1)、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层(ploy 2)。

快闪存储器要完成写入、擦除以及读取，需由逻辑电路的逻辑晶体管控制，同时需高压晶体管提供高压。现有技术中，为提高集成度，逻辑晶体管、高压晶体管与快闪存储器在同一晶圆上制作，同时，为节省工艺流程，三者往往同时制作。

近年来，随着快闪存储器的发展，为提高存储可靠性以及延长存储寿命，要求快闪存储器具有较厚的遂穿绝缘层以及浮置栅极，与此匹配，高压晶体管的栅极氧化层也需要较厚，而逻辑电路的逻辑晶体管则需要较薄的栅极氧化层以及栅极以实现快的响应速度，这导致在同时制作快闪存储器、高压晶体管与逻辑晶体管时出现一些问题。例如逻辑晶体管的沟道会出现针孔效应、相邻逻辑晶体管之间易短路，这些问题会造成嵌入逻辑电路的快闪存储器良率较低。

有鉴于此，本发明提供一种新的嵌入逻辑电路的快闪存储器的制作方法以至少缓解上述之一技术问题。

发明内容

本发明解决的问题是在同时制作快闪存储器、高压晶体管与逻辑晶体管时，逻辑晶体管的沟道会出现针孔效应，以及相邻逻辑晶体管之间易短路。

为解决上述问题，本发明提供一种嵌入逻辑电路的快闪存储器的制作方法，包括：

提供半导体衬底，所述半导体衬底包括多个子单元，每个子单元包括两个区域：用于形成快闪存储器与高压浮栅晶体管的核心单元区，以及用于形成逻辑晶体管的逻辑电路区；

在所述半导体衬底自下而上形成缓冲氧化层与氮化硅层；

光刻、干法刻蚀在所述氮化硅层、缓冲氧化层以及半导体衬底内形成若干浅沟槽，在所述浅沟槽内填充绝缘材质形成浅沟槽隔离结构，所述浅沟槽隔离结构连续横跨一行或一列的多个子单元；每个子单元中的所述浅沟槽隔离结构至少隔绝相邻的快闪存储器与高压浮栅晶体管、相邻的逻辑晶体管、以及相邻的高压浮栅晶体管与逻辑晶体管；

遮盖每一子单元的逻辑电路区，对于核心单元区：先干法刻蚀去除部分厚度的氮化硅层，再湿法去除剩余厚度的氮化硅层；

去除每一子单元的核心单元区的缓冲氧化层以暴露出半导体衬底，所述暴露出的半导体衬底部分预定形成快闪存储器，部分预定形成高压浮栅晶体管；在预定形成快闪存储器的半导体衬底表面与预定形成高压浮栅晶体管的半导体衬底表面分别对应形成第一绝缘层与第二绝缘层；在第一绝缘层与第二绝缘层上沉积第一多晶硅层，并平坦化所述第一多晶硅层至与浅沟槽隔离结构上表面齐平，所述第一绝缘层及其上的第一多晶硅层分别用于形成快闪存储器的遂穿绝缘层与浮置栅极，所述第二绝缘层及其上的第一多晶硅层分别用于形成高压浮栅晶体管的遂穿绝缘层与浮置栅极；

在每一子单元的核心单元区与逻辑电路区沉积第三绝缘层；

遮盖每一子单元的核心单元区，对于逻辑电路区：先干法刻蚀去除第三绝缘层、部分厚度的氮化硅层，再湿法去除剩余厚度的氮化硅层；

去除每一子单元的逻辑电路区的缓冲氧化层以暴露出半导体衬底；在暴露出的半导体衬底表面形成栅极氧化层；在逻辑电路区的栅极氧化层、浅沟槽隔离结构以及核心单元区的第三绝缘层上沉积第二多晶硅层；

遮盖每一子单元的逻辑电路区，干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第一绝缘层以形成快闪存储器的栅极结构，干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第二绝缘层以形成高压浮栅晶体管的栅极结构；遮盖每一子单元的核心单元区，干法刻蚀逻辑电路区的第二多晶硅层以及栅极氧化层以形成逻辑晶体管的栅极结构。

可选地，在预定形成快闪存储器的半导体衬底表面与预定形成高压浮栅晶体管的半导体衬底表面分别对应形成第一绝缘层与第二绝缘层的方法包括：

热氧化法先在预定形成快闪存储器与高压浮栅晶体管的半导体衬底表面形成第一热氧化层；

光刻、湿法去除预定形成快闪存储器的半导体衬底表面的第一热氧化层；

去除光刻胶残留物，热氧化法在预定形成快闪存储器的半导体衬底表面形成第二热氧化层，预定形成高压浮栅晶体管的半导体衬底表面同时继续被热氧化形成第二热氧化层，所述第二热氧化层的厚度等于第一绝缘层的厚度，所述第一热氧化层与第二热氧化层的厚度之和等于第二绝缘层的厚度。

可选地，所述第三绝缘层自下而上为氧化硅、氮化硅、氧化硅的三层结构。

可选地，所述高压浮栅晶体管的遂穿绝缘层的厚度大于所述快闪存储器的遂穿绝缘层的厚度，或所述高压浮栅晶体管的遂穿绝缘层的致密度大于所述快闪存储器的遂穿绝缘层的致密度。

可选地，所述高压浮栅晶体管的遂穿绝缘层的厚度范围为所述快闪存储器的遂穿绝缘层的厚度范围为

可选地，所述栅极氧化层的厚度范围为

可选地，遮盖每一子单元的逻辑电路区，对于核心单元区：干法刻蚀去除部分厚度的氮化硅层步骤中，逻辑电路区的氮化硅层以及浅沟槽隔离结构表面具有干法刻蚀的硬掩模层。

可选地，所述硬掩模层的材质为氧化硅，所述氧化硅在核心单元区的第一多晶硅层平坦化时被去除。

可选地，氮化硅层湿法去除溶液为热磷酸，所述缓冲氧化层材质为二氧化硅，所述缓冲氧化层采用HF酸去除。

可选地，所述栅极氧化层采用炉管工艺形成，材质为二氧化硅。

可选地，对于核心单元区：干法刻蚀去除的氮化硅层的厚度范围为占氮化硅层整个厚度的1/4～3/4。

可选地，对于逻辑电路区：干法刻蚀去除的氮化硅层的厚度范围为占氮化硅层整个厚度的1/4～3/4。

可选地，干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第一绝缘层以形成快闪存储器的栅极结构，与干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第二绝缘层以形成高压浮栅晶体管的栅极结构在同一工序中完成。

与现有技术相比，本发明的技术方案具有以下优点：本发明在形成逻辑晶体管的栅极氧化层以及快闪存储器、高压浮栅晶体管的遂穿绝缘层时，由于去除的都是致密度较小的缓冲氧化层，因而HF酸顺带腐蚀的浅沟槽隔离结构中的绝缘材质也较少，绝缘材质与半导体衬底之间的间隙较小，其内残留的导电多晶硅也较少，因而沿浅沟槽隔离结构延伸的相邻快闪存储器、高压浮栅晶体管、逻辑晶体管不易短路，工艺窗口较大。此外，本发明中对缓冲氧化层上的氮化硅的去除分两步：先干法刻蚀部分厚度，后湿法去除剩余厚度，避免对缓冲氧化层下的逻辑晶体管的沟道、快闪存储器或高压浮栅晶体管的沟道造成损伤。

附图说明

图1至图8为现有技术中的嵌入逻辑电路的快闪存储器在不同制作阶段的结构示意图；

图9至图17为本发明一实施例中的嵌入逻辑电路的快闪存储器在不同制作阶段的结构示意图。

具体实施方式

如背景技术中所述，现有技术中，在同时制作快闪存储器、高压浮栅晶体管与逻辑晶体管时，逻辑晶体管的沟道会出现针孔效应、相邻逻辑晶体管之间易短路。针对上述技术问题，本发明人经过分析，发现产生的原因具有以下三点。

1)参考图1至图3所示，为形成核心单元区Ⅰ中快闪存储器、高压浮栅晶体管所需的遂穿绝缘层，在自下而上堆叠在半导体衬底10表面的缓冲氧化层11、氮化硅层12内形成浅沟槽隔离结构13后，先去除核心单元区Ⅰ与逻辑电路区Ⅱ中的氮化硅层12，再去除缓冲氧化层11。缓冲氧化层11的材质为二氧化硅，采用HF酸溶液去除，由于浅沟槽隔离结构13中所填充的绝缘材质130也为二氧化硅，因而如图2所示，去除缓冲氧化层11会造成浅沟槽隔离结构13中的绝缘材质130也被部分去除。参照图3所示，上述会导致第一绝缘层14(对应核心单元区Ⅰ中预定形成快闪存储器的区域)、半导体衬底10分别与浅沟槽隔离结构13之间具有间隙，第二绝缘层15(对应核心单元区Ⅰ中预定形成高压浮栅晶体管的区域)、半导体衬底10分别与浅沟槽隔离结构13之间也具有间隙。可以理解的是，如图4所示，在具有第一绝缘层14、第二绝缘层15、浅沟槽隔离结构13的半导体衬底10上沉积第一多晶硅层16时，上述间隙也被填入了第一多晶硅。

在沉积第一多晶硅步骤中，相邻浅沟槽隔离结构13所形成的凹槽外的多余第一多晶硅，采用抛光工艺去除。

第一绝缘层14、第二绝缘层15分别用于形成快闪存储器、高压浮栅晶体管的遂穿绝缘层，因而致密度大于缓冲氧化层11。

2)结合图4至图7所示，为形成逻辑电路区Ⅱ中逻辑晶体管所需的栅极氧化层18，先在图4中的浅沟槽隔离结构13、第一多晶硅层16上沉积第三绝缘层17。后参照图5所示，进行光刻、干法刻蚀工艺去除逻辑电路区Ⅱ的第三绝缘层17以及第一多晶硅层16，以暴露出逻辑电路区Ⅱ的第一绝缘层14。

本步骤中，干法刻蚀第一多晶硅层16采用的是等离子体，这会导致部分等离子体穿透第一绝缘层14直至半导体衬底10(逻辑电路区Ⅱ)，造成半导体衬底10表面粗糙、表面损伤，形成了针孔缺陷(pin hole defect)。若上述具有针孔缺陷的半导体衬底10形成逻辑晶体管的沟道(channel)，会影响逻辑晶体管的电学性能。

之后参照图6所示，去除逻辑电路区Ⅱ的第一绝缘层14。第一绝缘层14的材质为二氧化硅，采用HF酸溶液去除，由于浅沟槽隔离结构13中所填充的绝缘材质130也为二氧化硅，因而如图6所示，去除第一绝缘层14会造成浅沟槽隔离结构13中的绝缘材质130继续被去除，这会导致浅沟槽隔离结构13与半导体衬底10之间的间隙进一步变大。需要注意的是，由于本步骤中去除的是致密度较高的第一绝缘层14，因而HF酸溶液腐蚀时间较长，这进一步加大了浅沟槽隔离结构13与半导体衬底10之间的间隙的尺寸。

3)参照图7与图8所示，为形成逻辑电路区Ⅱ中逻辑晶体管的栅极、核心单元区Ⅰ的控制栅极，需在栅极氧化层18、浅沟槽隔离结构13以及第三绝缘层17上沉积第二多晶硅层19。可以理解的是，上述浅沟槽隔离结构13与半导体衬底10之间的间隙也被填入了第二多晶硅层19。为实现导电功能，第二多晶硅层19原位或在沉积后注入了掺杂离子。在上述间隙内填入掺杂第二多晶硅会导致图8中垂直纸面内外的两个相邻逻辑晶体管短路。

基于上述分析，本发明提供了一种能缓解上述缺陷的嵌入逻辑电路的快闪存储器的制作方法。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图9至图17为本发明一实施例提供的嵌入逻辑电路的快闪存储器在不同制作阶段的结构示意图。

参照图9与图1所示，提供半导体衬底10，半导体衬底10包括多个子单元P，每个子单元P包括两个区域：用于形成快闪存储器与高压浮栅晶体管的核心单元区Ⅰ，以及用于形成逻辑晶体管的逻辑电路区Ⅱ。

上述半导体衬底10的材质可以为硅、锗、绝缘体上硅(SOI)等。

接着仍参照图1所示，在半导体衬底10自下而上形成缓冲氧化层11与氮化硅层12。图1是图9中子单元P沿A-A直线的剖面结构示意图。

缓冲氧化层11的材质为二氧化硅，能提高后续氮化硅层12在衬底10上表面的附着能力。

之后仍参照图1与图9所示，光刻、干法刻蚀在氮化硅层12、缓冲氧化层11以及半导体衬底10内形成若干浅沟槽，在浅沟槽内填充绝缘材质130形成浅沟槽隔离结构13。每个浅沟槽隔离结构13连续横跨一列的多个子单元P。

其它实施例中，上述每个浅沟槽隔离结构13也可以连续横跨一行的多个子单元P。

每个子单元P中，位于核心单元区Ⅰ的浅沟槽隔离结构13用于隔绝图1中左右相邻的快闪存储器、高压浮栅晶体管；位于逻辑电路区Ⅱ的浅沟槽隔离结构13用于隔绝图1中左右相邻的两逻辑晶体管；位于核心单元区Ⅰ与逻辑电路区Ⅱ交界处的浅沟槽隔离结构13用于隔绝高压浮栅晶体管与逻辑晶体管。

接着参照图10所示，遮盖每一子单元的逻辑电路区Ⅱ，对于核心单元区Ⅰ：先干法刻蚀去除部分厚度的氮化硅层12，再湿法去除剩余厚度的氮化硅层12。

一个实施例中，先在图1所示结构上形成一层硬掩膜层21，该硬掩膜层21的材质为二氧化硅。之后光刻、干法刻蚀图案化上述硬掩膜层21，即以图案化光刻胶(未图示)为掩膜，干法刻蚀去除核心单元区Ⅰ的硬掩膜层21，保留位于逻辑电路区Ⅱ的硬掩膜层21。之后参照图10所示，以该图案化的硬掩膜层21为掩膜，干法刻蚀去除核心单元区Ⅰ的部分厚度的氮化硅层12。上述部分厚度例如为占氮化硅层12整个厚度的1/4～3/4。

干法刻蚀部分厚度的氮化硅层12，剩余部分厚度采用湿法去除的好处在于：避免干法刻蚀所采用的等离子透过缓冲氧化层11，在核心单元区Ⅰ的半导体衬底10上表面形成针孔缺陷，即不影响快闪存储器与高压浮栅晶体管的沟道的性能。

上述氮化硅层12的湿法去除采用热磷酸。

接着去除每一子单元的核心单元区Ⅰ的缓冲氧化层11以暴露出半导体衬底10，暴露出的半导体衬底10部分预定形成快闪存储器，部分预定形成高压浮栅晶体管。参照图11所示，热氧化法先在预定形成快闪存储器与高压浮栅晶体管的半导体衬底10表面形成第一热氧化层221。

缓冲氧化层11采用HF酸去除。可以理解的是，去除缓冲氧化层11过程中，也对浅沟槽隔离结构13中的绝缘材质130进行了部分去除，但是由于缓冲氧化层11较为疏松，且厚度较薄，因而HF酸的腐蚀时间较短，绝缘材质130的去除量较小，核心单元区Ⅰ中绝缘材质130与半导体衬底10之间的间隙较小。

之后，仍参照图11所示，光刻、湿法去除预定形成快闪存储器的半导体衬底表面的第一热氧化层221。

本步骤中，湿法去除采用HF酸实现。HF酸腐蚀过程中，逻辑电路区Ⅱ的氮化硅层12、浅沟槽隔离结构13、以及核心单元区Ⅰ预定形成高压浮栅晶体管区域的第一热氧化层221采用图案化的光刻胶3保护。

接着，去除光刻胶残留物，参照图12所示，热氧化法在预定形成快闪存储器的半导体衬底表面10形成第二热氧化层222，预定形成高压浮栅晶体管的半导体衬底10表面同时继续被热氧化形成第二热氧化层222。

本步骤完成后，在暴露出的预定形成快闪存储器的半导体衬底10表面与预定形成高压浮栅晶体管的半导体衬底10表面分别对应形成第一绝缘层22、第二绝缘层23。第一绝缘层22用于形成快闪存储器的遂穿绝缘层，第二绝缘层23用于形成高压浮栅晶体管的遂穿绝缘层。第二热氧化层222的厚度等于第一绝缘层22的厚度，第一热氧化层221与第二热氧化层222的厚度之和等于第二绝缘层23的厚度。第二热氧化层222的厚度范围例如为第一热氧化层221与第二热氧化层222的厚度之和例如为

可以理解的是，参照图11所示，腐蚀去除预定形成快闪存储器的半导体衬底10表面的第一热氧化层221过程中，HF酸对暴露出的浅沟槽隔离结构13中的绝缘材质130也进行了腐蚀。然而，由于随着存储可靠性以及存储寿命的要求，快闪存储器的遂穿绝缘层要求越来越厚，因而第二绝缘层23与第一绝缘层22的厚度差值较小，即第一热氧化层221的厚度较小，去除过程中HF酸的浓度及腐蚀时间都较少，对浅沟槽隔离结构13的腐蚀去除量不大。

随后，参照图12所示，在第一绝缘层22、第二绝缘层23上沉积第一多晶硅层24，并平坦化第一多晶硅层24至与浅沟槽隔离结构13上表面齐平。

由于预定形成快闪存储器区域的浅沟槽隔离结构13被腐蚀次数最多，因而顶部去除量最大，本步骤中，第一多晶硅层24的研磨的终点，准确地，与预定形成快闪存储器区域的浅沟槽隔离结构13的顶部齐平。上述研磨过程中，对硬掩膜层21进行了去除。

第一多晶硅层24用于形成快闪存储器以及高压浮栅晶体管的浮置栅极。为实现第一多晶硅层24的导电，可以采用边沉积边原位掺杂离子的方式，也可以在沉积后，对第一多晶硅层24进行掺杂离子注入。

接着，参照图13所示，在每一子单元的核心单元区Ⅰ与逻辑电路区Ⅱ沉积第三绝缘层25。

本步骤中，对于核心单元区Ⅰ：第三绝缘层25形成在第一多晶硅层24以及浅沟槽隔离结构13上表面；对于逻辑电路区Ⅱ：第三绝缘层25形成在氮化硅层12以及浅沟槽隔离结构13上表面。一个实施例中，第三绝缘层25自下而上为氧化硅、氮化硅、氧化硅的三层结构。

之后，参照图14所示，遮盖每一子单元的核心单元区Ⅰ，对于逻辑电路区Ⅱ：先干法刻蚀去除第三绝缘层25、部分厚度的氮化硅层12，再湿法去除剩余厚度的氮化硅层12。

一个实施例中，第三绝缘层25充当了干法刻蚀去除逻辑电路区Ⅱ的部分厚度的氮化硅层12的硬掩膜。具体地，先光刻、干法刻蚀图案化上述第三绝缘层25，即以图案化光刻胶(未图示)为掩膜，干法刻蚀去除逻辑电路区Ⅱ的第三绝缘层25，保留位于核心单元区Ⅰ的第三绝缘层25。之后参照图14所示，以该图案化的第三绝缘层25为掩膜，干法刻蚀去除逻辑电路区Ⅱ的部分厚度的氮化硅层12。上述部分厚度例如为占氮化硅层12整个厚度的1/4～3/4。

上述干法刻蚀也去除了部分高度的绝缘材质130。

如前述步骤中对核心单元区Ⅰ的氮化硅层12的处理，本步骤对逻辑电路区Ⅱ氮化硅层12的去除也是采用：干法刻蚀部分厚度，剩余部分厚度采用湿法去除。好处在于：避免干法刻蚀所采用的等离子透过缓冲氧化层11，在逻辑电路区Ⅱ的半导体衬底10上表面形成针孔缺陷，即不影响逻辑晶体管的沟道的性能。

接着，参照图15所示，去除每一子单元的逻辑电路区Ⅱ的缓冲氧化层11以暴露出半导体衬底10；在暴露出的半导体衬底10表面形成栅极氧化层26；在逻辑电路区Ⅱ的栅极氧化层26以及核心单元区Ⅰ上的第三绝缘层25上沉积第二多晶硅层27。

一个实施例中，栅极氧化层26采用炉管工艺形成，即热氧化法形成，材质为二氧化硅，厚度范围为

本步骤去除缓冲氧化层11过程中，也对位于逻辑电路区Ⅱ的浅沟槽隔离结构13中的绝缘材质130进行了部分去除，但是由于缓冲氧化层11较为疏松，且厚度较薄，因而HF酸的腐蚀时间较短，绝缘材质130的去除量较小，逻辑电路区Ⅱ中绝缘材质130与半导体衬底10之间的间隙较小。

为实现导电功能，第二多晶硅层27原位或在沉积后注入了掺杂离子。

之后，参照图16所示，遮盖每一子单元的逻辑电路区Ⅱ，干法刻蚀核心单元区Ⅰ的第二多晶硅层27、第三绝缘层25、第一多晶硅层24以及第一绝缘层22以形成快闪存储器的栅极结构，干法刻蚀核心单元区Ⅰ的第二多晶硅层27、第三绝缘层25、第一多晶硅层24以及第二绝缘层23以形成高压浮栅晶体管的栅极结构；遮盖每一子单元的核心单元区Ⅰ，干法刻蚀逻辑电路区Ⅱ的第二多晶硅层27以及栅极氧化层26以形成逻辑晶体管的栅极结构。

本步骤中各栅极结构的形成采用光刻、干法刻蚀实现，即遮盖采用图案化的光刻胶实现。由于第一绝缘层22、第二绝缘层23的厚度相差不大，因而干法刻蚀形成快闪存储器的栅极结构，与干法刻蚀形成高压浮栅晶体管的栅极结构可以在同一工序中完成。

此外，本步骤中形成逻辑晶体管的栅极结构，与快闪存储器、高压浮栅晶体管的栅极结构无前后顺序。

一个实施例中，形成栅极结构后，以上述栅极结构为掩膜，对半导体衬底10进行离子注入，以分别形成快闪存储器、高压浮栅晶体管以及逻辑晶体管的源漏区。

结合图16与图17所示，图16是图17中子单元P沿BB直线的剖视图。本步骤形成了多个快闪存储器、高压浮栅晶体管以及多个逻辑晶体管。每个子单元P中，可以具有多个逻辑晶体管(图16与图17中仅示出了一个)，每个逻辑晶体管沿图17中的水平方向(X轴)排布(相邻之间采用浅沟槽隔离结构13隔开)。竖直方向(Y轴)相邻的子单元P中，两逻辑晶体管也相邻(沿同一竖条浅沟槽隔离结构13分布)。上述Y方向相邻的两逻辑晶体管即沿垂直图16纸面内外方向延伸。按照上述方法制作的X方向相邻的两逻辑晶体管，由于绝缘材质130与半导体衬底10之间的间隙较小，因而其内填充的导电第二多晶硅较少，相邻两个之间不易短路。对于Y方向相邻的两逻辑晶体管，由于绝缘材质130与半导体衬底10之间的间隙也较小，因而其内填充的导电第二多晶硅较少，相邻两个之间也不易短路。

为降低后续栅极结构与上层金属互连结构的导电插塞之间的接触电阻，可以在逻辑晶体管的栅极、快闪存储器以及高压浮栅晶体管的控制栅极上形成金属硅化物。

可以看出，本发明在形成逻辑晶体管的栅极氧化层18以及快闪存储器的遂穿绝缘层22、高压浮栅晶体管的遂穿绝缘层23时，由于去除的都是致密度较小的缓冲氧化层11，因而HF酸顺带腐蚀的浅沟槽隔离结构13中的绝缘材质130也较少，绝缘材质130与半导体衬底10之间的间隙较小，其内残留的导电多晶硅也较少，因而沿浅沟槽隔离结构13延伸(Y轴方向)的相邻快闪存储器、高压浮栅晶体管、逻辑晶体管不易短路，工艺窗口较大。实验研究表明，上述逻辑晶体管中，绝缘材质130与半导体衬底10之间的间隙较图1至图8中的现有技术形成的间隙在宽度方向上小40％，上述宽度方向即图17中的X方向，这能大大降低沿浅沟槽隔离结构13延伸(Y轴方向)的相邻逻辑晶体管的短路问题。

此外，本发明中对缓冲氧化层11上的氮化硅12的去除分两步：先干法刻蚀部分厚度，后湿法去除剩余厚度，避免对缓冲氧化层11下的逻辑晶体管的沟道、快闪存储器或高压浮栅晶体管的沟道造成损伤。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种嵌入逻辑电路的快闪存储器的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括多个子单元，每个子单元包括两个区域：用于形成快闪存储器与高压浮栅晶体管的核心单元区，以及用于形成逻辑晶体管的逻辑电路区；

在所述半导体衬底自下而上形成缓冲氧化层与氮化硅层；

光刻、干法刻蚀在所述氮化硅层、缓冲氧化层以及半导体衬底内形成若干浅沟槽，在所述浅沟槽内填充绝缘材质形成浅沟槽隔离结构，所述浅沟槽隔离结构连续横跨一行或一列的多个子单元；每个子单元中的所述浅沟槽隔离结构至少隔绝相邻的快闪存储器与高压浮栅晶体管、相邻的逻辑晶体管、以及相邻的高压浮栅晶体管与逻辑晶体管；

遮盖每一子单元的逻辑电路区，对于核心单元区：先干法刻蚀去除部分厚度的氮化硅层，再湿法去除剩余厚度的氮化硅层；

去除每一子单元的核心单元区的缓冲氧化层以暴露出半导体衬底，所述暴露出的半导体衬底部分预定形成快闪存储器，部分预定形成高压浮栅晶体管；在预定形成快闪存储器的半导体衬底表面与预定形成高压浮栅晶体管的半导体衬底表面分别对应形成第一绝缘层与第二绝缘层；在第一绝缘层与第二绝缘层上沉积第一多晶硅层，并平坦化所述第一多晶硅层至与浅沟槽隔离结构上表面齐平，所述第一绝缘层及其上的第一多晶硅层分别用于形成快闪存储器的遂穿绝缘层与浮置栅极，所述第二绝缘层及其上的第一多晶硅层分别用于形成高压浮栅晶体管的遂穿绝缘层与浮置栅极；

在每一子单元的核心单元区与逻辑电路区沉积第三绝缘层；

遮盖每一子单元的核心单元区，对于逻辑电路区：先干法刻蚀去除第三绝缘层、部分厚度的氮化硅层，再湿法去除剩余厚度的氮化硅层；

去除每一子单元的逻辑电路区的缓冲氧化层以暴露出半导体衬底；在暴露出的半导体衬底表面形成栅极氧化层；在逻辑电路区的栅极氧化层、浅沟槽隔离结构以及核心单元区的第三绝缘层上沉积第二多晶硅层；

遮盖每一子单元的逻辑电路区，干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第一绝缘层以形成快闪存储器的栅极结构，干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第二绝缘层以形成高压浮栅晶体管的栅极结构；遮盖每一子单元的核心单元区，干法刻蚀逻辑电路区的第二多晶硅层以及栅极氧化层以形成逻辑晶体管的栅极结构。

2.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，在预定形成快闪存储器的半导体衬底表面与预定形成高压浮栅晶体管的半导体衬底表面分别对应形成第一绝缘层与第二绝缘层的方法包括：

热氧化法先在预定形成快闪存储器与高压浮栅晶体管的半导体衬底表面形成第一热氧化层；

光刻、湿法去除预定形成快闪存储器的半导体衬底表面的第一热氧化层；

去除光刻胶残留物，热氧化法在预定形成快闪存储器的半导体衬底表面形成第二热氧化层，预定形成高压浮栅晶体管的半导体衬底表面同时继续被热氧化形成第二热氧化层，所述第二热氧化层的厚度等于第一绝缘层的厚度，所述第一热氧化层与第二热氧化层的厚度之和等于第二绝缘层的厚度。

3.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，所述第三绝缘层自下而上为氧化硅、氮化硅、氧化硅的三层结构。

4.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，所述高压浮栅晶体管的遂穿绝缘层的厚度大于所述快闪存储器的遂穿绝缘层的厚度。

5.根据权利要求4所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，所述高压浮栅晶体管的遂穿绝缘层的厚度范围为所述快闪存储器的遂穿绝缘层的厚度范围为

6.根据权利要求4或5所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，所述栅极氧化层的厚度范围为

7.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，遮盖每一子单元的逻辑电路区，对于核心单元区：干法刻蚀去除部分厚度的氮化硅层步骤中，逻辑电路区的氮化硅层以及浅沟槽隔离结构表面具有干法刻蚀的硬掩模层。

8.根据权利要求7所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，所述硬掩模层的材质为氧化硅，所述氧化硅在核心单元区的第一多晶硅层平坦化时被去除。

9.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，氮化硅层湿法去除溶液为热磷酸，所述缓冲氧化层材质为二氧化硅，所述缓冲氧化层采用HF酸去除。

10.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，所述栅极氧化层采用炉管工艺形成，材质为二氧化硅。

11.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，对于核心单元区：干法刻蚀去除的氮化硅层的厚度范围为占氮化硅层整个厚度的1/4～3/4。

12.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，对于逻辑电路区：干法刻蚀去除的氮化硅层的厚度范围为占氮化硅层整个厚度的1/4～3/4。

13.根据权利要求1所述的嵌入逻辑电路的快闪存储器的制作方法，其特征在于，干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第一绝缘层以形成快闪存储器的栅极结构，与干法刻蚀核心单元区的第二多晶硅层、第三绝缘层、第一多晶硅层以及第二绝缘层以形成高压浮栅晶体管的栅极结构在同一工序中完成。