CN101901813B

CN101901813B - 一种垂直结构的半导体存储器及其制造方法

Info

Publication number: CN101901813B
Application number: CN2010102313426A
Authority: CN
Inventors: 王鹏飞; 林曦; 张卫
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2010-07-20
Filing date: 2010-07-20
Publication date: 2012-08-01
Anticipated expiration: 2030-07-20
Also published as: CN101901813A

Abstract

本发明属于半导体存储器技术领域，具体为一种垂直结构的半导体存储器及其制造方法。本发明的存储器是垂直沟道型双金属浮栅存储器，它包括至少一个衬底区、一个漏区、一个源区、两个浮栅区和一个控制栅极，所述存储器的浮栅区用于存储电荷。本发明还公开了上述双金属浮栅存储器的制造方法。本发明采用垂直的沟道结构，在增大栅长的情况下不会占用更多的芯片面积，有利于芯片往高度集成的方向发展；用简化的方法制造出面积较小的双位存储单元，可以在相同面积的硅衬底上制造出更多的存储器单元，从而实现高密度存储。

Description

一种垂直结构的半导体存储器及其制造方法

技术领域

本发明属于半导体存储器技术领域，具体涉及一种半导体存储器及其制造方法，特别涉及一种垂直沟道型双金属浮栅存储器及其制造方法，。

背景技术

半导体存储器被广泛应用于各种电子产品之中。随着微电子集成电路技术的不断发展，半导体存储器的发展也非常快，其尺寸越来越小，密度也越来越高。在非挥发性存储器中，存储器采用了每单元多比特存储的技术。比如，单个多晶硅浮栅存储器可以用多层阈值电压来实现多位存储。而氮化物只读存储器则采用了电荷陷阱技术而在氮化硅介质中的两个区域中存储两个位。氮化物存储器的擦除需要热空穴注入，会影响栅介质的可靠性。随着微电子器件尺寸的不断缩小，氮化物只读存储器的实现变得越来越困难。

双浮栅结构的存储器也可以在一个存储器中存储两个位。平面沟道型双浮栅存储器的基本结构如果1所示，该存储器100包括衬底区101、源区102、漏区103和栅叠层区120。器件的沟道区域104位于衬底101的表面，并且介于源区102和漏区103之间。栅叠层区120包括在沟道104之上依次形成的栅氧化层105、导体层、介质层111和控制栅极112，所述的导体层包括两个作为电荷存储节点的浮栅区106、107以及将浮栅区106、107隔离的绝缘层108，绝缘层109、110将浮栅区106、107与该器件的其它导体层绝缘。由于将单一的浮栅区分割为两个浮栅区106、107，因此该存储器100可以实现两位数据的存储。

随着半导体存储器尺寸的进一步缩小，当集成多个平面沟道型存储器时，沟道所占的面积会增大，不利于芯片往高度集成的方向发展。

发明内容

有鉴于此，本发明的目的在于提出一种新型的半导体存储器结构，该半导体存储器在可以实现多位存储的同时，也可以改善集成平面沟道型存储器时沟道所占面积大的问题。

本发明提出的垂直沟道型双金属浮栅存储器，其结构包括：

一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底上形成的具有第二种掺杂类型的漏区和源区；

其特征在于，还包括：

在所述半导体衬底内形成的介于所述源区和漏区之间的垂直沟道区域；

覆盖所述垂直沟道区域形成的第一层绝缘薄膜；

在所述第一层绝缘薄膜上下两侧形成的第二层绝缘薄膜；

覆盖所述第二层绝缘薄膜形成的两个作为电荷存储节点的由第一种导电材料形成的浮栅区；

覆盖所述源区、漏区、第一层绝缘薄膜、第二层绝缘薄膜和浮栅区形成的第三层绝缘薄膜；

覆盖所述第三层绝缘薄膜形成的由第二种导电材料形成的第二层导电薄膜。

进一步地，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅（SOI）。所述的第一层绝缘薄膜为氧化硅、或者为氮化硅，其厚度范围为10-100纳米。所述的第二层绝缘薄膜为氧化硅、高k材料中的一种或两种，其厚度范围为0.1-10纳米。

更进一步地，所述的第一种导电材料为氮化钛、氮化钽或者为掺杂的多晶硅，其形成的导体层的厚度范围为2-50纳米。所述的第二种导电材料为掺杂的多晶硅，其形成的导电层的厚度范围为20-150纳米。

本发明还提出上述垂直沟道型双金属浮栅存储器的制造方法，包括如下步骤：

提供一个具有第一种掺杂类型的半导体衬底；

形成第一层光阻层；

掩膜、曝光、刻蚀形成器件的垂直沟道区域；

剥除第一层光阻层；

形成第一层绝缘薄膜；

形成第二层绝缘薄膜；

形成第二层光阻层；

掩膜、曝光、刻蚀所述第二层绝缘薄膜形成侧墙结构；

刻蚀所述第一层绝缘薄膜形成漏区、源区需掺杂的图形；

剥除第二层光阻层；

形成具有第二种掺杂类型的源区和漏区；

刻蚀所述第一层绝缘薄膜形成纵向的和横向的凹槽；

形成第三层绝缘薄膜；

形成第一层导电薄膜；

刻蚀所述第一层导电薄膜、第三层绝缘薄膜形成器件的浮栅区；

剥除剩余的第二层绝缘薄膜；

形成第四层绝缘薄膜；

形成第二层导电薄膜；

形成第三层光阻层；

掩膜、曝光、刻蚀所述第二层导电薄膜形成器件的控制栅极；

剥除第三层光阻层。

进一步地，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅（SOI）。所述的第一层绝缘薄膜为氧化硅、或者为氮化硅，其厚度范围为10-100纳米。所述的第二层绝缘薄膜为氮化硅，其厚度范围为20-200纳米。所述的第三层绝缘薄膜为氧化硅、高k材料中的一种或两种，其厚度范围为0.1-10纳米。所述的第四层绝缘薄膜为氧化硅，其厚度范围为1-10纳米。

再进一步地，所述的第一层导电薄膜为氮化钛、氮化钽或者为掺杂的多晶硅，其厚度范围为2-50纳米。所述的第二层导电薄膜为掺杂的多晶硅，其厚度范围为20-150纳米。

更进一步地，所述的第一种掺杂类型为n型，第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，第二种掺杂类型为n型。

薄膜形成的方式有很多种，比如淀积、热生长、湿法生长、溅射、电镀等等，本发明中的薄膜一般采用淀积的方法来形成。

采用本发明技术的存储器的优点表现在：首先，采用了垂直的沟道结构，在增大栅长的情况下不会占用更多的芯片面积，有利于芯片往高度集成的方向发展；其次，用简化的方法制造出面积较小的双位存储单元，从而可以在相同面积的硅衬底上制造出更多的存储器单元，进而实现高密度存储。

附图说明

图1为现有技术的一种双浮栅存储器结构的截面图。

图2为本发明所公开的垂直沟道型双金属浮栅存储器的一个实施例的截面图。

图3至图8为本发明提供的垂直沟道型双金属浮栅存储器的制造方法的一个实施例工艺流程图。

具体实施方式

下面将参照附图对本发明的示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。

图2是本发明所提供的垂直沟道型双金属浮栅存储器的一个实施例，它是沿该器件沟道长度方向的截面图。该存储器200包括衬底区301、源区305、漏区304、多晶硅栅极310和两个浮栅区308a、308b。浮栅区308b与浮栅区308a用来存储电荷，并且被氧化硅层307和绝缘层302分割为上下两个部分。氧化硅层309覆盖了源区305、漏区304、氧化硅层307、绝缘层302以及浮栅区308a、308b。

当存储器200进行工作时，如果浮栅区308b可以存储1个bit，而浮栅区308a也可以存储1个bit，则存储器200可以同时存储2个bit；如果浮栅区308b可以存储2个bit，而浮栅区308a也可以存储2个bit，则存储器200可以同时存储4个bit。因此，存储器200可以实现高密度存储。

本发明所公开的垂直沟道型双金属浮栅存储器可以通过很多方法制造，以下所述的是本发明所公开的如图2所示的垂直沟道型双金属浮栅存储器的制造方法的一个实施例。

尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。

首先，提供一个具有p型掺杂类型的半导体衬底301，该半导体衬底可以为单晶硅或者为多晶硅。接着淀积形成一层光阻层，然后掩膜、曝光、刻蚀所述半导体衬底形成器件的垂直沟道区域，剥除光阻层后的结构如图3所示。

接下来，依次淀积形成氧化硅层302和氮化硅层303，再次淀积光阻层后，掩膜、曝光、刻蚀氮化硅层303形成侧墙结构，并接着刻蚀氧化硅层302形成源区与漏区需掺杂的图形，剥除光阻层后的结构如图4所示。所述氧化层302的厚度范围为10-100纳米。

接下来，通过扩散工艺形成具有n型掺杂类型的源区305和漏区304，然后利用湿法刻蚀和干法刻蚀相结合的刻蚀方法刻蚀氧化硅层302形成纵向的凹槽306b和横向的凹槽306a，如图5所示。

凹槽形成以后，依次形成氧化硅层307和导体层308。氧化硅层307的厚度范围为0.1-10纳米，导体层308为氮化钛、氮化钽或者为掺杂的多晶硅，其厚度范围为2-50纳米。接着刻蚀导体层308，分别在凹槽306a和凹槽306b中形成器件的浮栅区308a和308b，继续刻蚀氧化硅层307，露出漏区与源区后的图形如图6a所示。

图6b为图6a所示结构的俯视图。

接下来，剥除氮化硅层303，然后依次淀积形成氧化硅层309、多晶硅层310和一层光阻层，然后掩膜、曝光、刻蚀多晶硅层310形成器件的控制栅极，剥除光阻层后的结构如图7所示。

最后，淀积一层绝缘薄膜311，可以为氧化硅或者氮化硅，然后刻蚀绝缘薄膜311与氧化硅层309形成接触孔。再淀积一层金属层，比如为氮化钛或者氮化钽，其厚度范围为20-150纳米，然后刻蚀所述金属层形成器件的源极电极312、栅极电极313、漏极电极314和衬底电极315，如图8所示，该工艺是业界所熟知的。

如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims

1.一种垂直结构的半导体存储器，包括：

一个具有第一种掺杂类型的半导体衬底；

其特征在于，还包括：

覆盖所述垂直沟道区域形成的第一层绝缘薄膜；

在所述第一层绝缘薄膜上下两侧形成的第二层绝缘薄膜；

在所述上下两侧的第二层绝缘薄膜的沟槽中，由第一种导电材料分别形成两个作为电荷存储节点的浮栅区；

2.根据权利要求1所述的半导体存储器，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅。

3.根据权利要求1所述的半导体存储器，其特征在于，所述的第一层绝缘薄膜为氧化硅或氮化硅，其厚度为10-100纳米。

4.根据权利要求1所述的半导体存储器，其特征在于，所述的第二层绝缘薄膜为氧化硅、高k材料中的一种或两种，其厚度为0.1-10纳米。

5.根据权利要求1所述的半导体存储器，其特征在于，所述的第一种导电材料为氮化钛或氮化钽，或者为掺杂的多晶硅，其形成的导体层的厚度为2-50纳米。

6.根据权利要求1所述的半导体存储器，其特征在于，所述的第二种导电材料为掺杂的多晶硅，其形成的导电层的厚度为20-150纳米。

7.一种垂直结构的半导体存储器的制造方法，其特征在于，包括如下步骤：

提供一个具有第一种掺杂类型的半导体衬底；

进行光刻，形成图案化光刻胶，并沿着所述的光刻胶图案垂直刻蚀所述半导体衬底并形成器件的垂直沟道区域；

覆盖所述垂直沟道区域形成第一层绝缘薄膜；

在所述第一层绝缘薄膜上形成第二层绝缘薄膜；

刻蚀所述第二层绝缘薄膜，直至暴露出第一层绝缘薄膜，形成由第二层绝缘薄膜构成的侧墙结构；

刻蚀所述第一层绝缘薄膜直至暴露出半导体衬底，形成漏区、源区需掺杂的图形；

通过扩散工艺，形成具有第二种掺杂类型的源区和漏区；

刻蚀所述第一层绝缘薄膜，形成纵向的和横向的凹槽；

在所有暴露表面上形成第三层绝缘薄膜；

在第三层绝缘薄膜上形成第一层导电薄膜；

刻蚀所述第一层导电薄膜，分别在所述纵向和横向凹槽中形成器件的浮栅区；刻蚀第三层绝缘薄膜，暴露出所述半导体衬底的表面；

完全剥除剩余的第二层绝缘薄膜；

在上一步结构中所有暴露的表面上淀积第四层绝缘薄膜；

在所述第四层绝缘薄膜上淀积第二层导电薄膜；

通过光刻形成控制栅极的图形，并以光刻胶为掩膜刻蚀所述第二层导电薄膜直至暴露出第四层绝缘薄膜，形成器件的控制栅极。

8.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅。

9.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的第一层绝缘薄膜为氧化硅或氮化硅，其厚度为10-100纳米。

10.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的第二层绝缘薄膜为氮化硅，其厚度为20-200纳米。

11.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的第三层绝缘薄膜为氧化硅、高k材料中的一种或两种，其厚度为0.1-10纳米。

12.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的第四层绝缘薄膜为氧化硅，其厚度范围为1-10纳米。

13.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的第一层导电薄膜为氮化钛或氮化钽，或者为掺杂的多晶硅，其厚度为2-50纳米。

14.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的第二层导电薄膜为掺杂的多晶硅，其厚度为20-150纳米。

15.根据权利要求7所述的半导体存储器的制造方法，其特征在于，所述的第一种掺杂类型为n型，第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，第二种掺杂类型为n型。