CN112820649B - 一种分栅快闪存储器及其制备方法 - Google Patents
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Abstract
本发明提供的一种分栅快闪存储器及其制备方法，分栅快闪存储器的制备方法包括以下步骤：提供一半导体衬底，在半导体衬底的存储区依次形成有浮栅、控制栅、嵌设在浮栅和控制栅中的共享字线、包裹共享字线的保护层、位于控制栅上的氮化硅层，氮化硅层覆盖保护层；通过第一次干法刻蚀工艺去除部分厚度的氮化硅层，并通过湿法刻蚀工艺去除剩余部分的氮化硅层；以保护层为掩模，依次刻蚀控制栅和浮栅并暴露出半导体衬底。本发明通过第一次干法刻蚀工艺去除部分厚度的氮化硅层，并通过湿法刻蚀工艺去除剩余部分的氮化硅层使得湿法刻蚀工艺的溶液较少时间的接触所述保护层，降低了共享字线外侧的保护层的损失，使得后续形成的浮栅沿横向的长度变长。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种分栅快闪存储器及其制备方法。
背景技术
在目前的半导体产业中，存储器件在集成电路产品中占了相当大的比例，存储器中的快闪存储器的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
快闪存储器分为两种类型：叠栅(stack gate)快闪存储器和分栅(split gate)快闪存储器。叠栅快闪存储器具有浮栅和控制栅，其中，控制栅位于浮栅上方，制造叠栅快闪存储器的方法比制造分栅快闪存储器简单，然而叠栅快闪存储器存在过擦除问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为擦除栅极的字线，字线作为控制栅，在擦写性能上，分栅快闪存储器有效地避免了叠栅快闪存储器的过擦除效应，电路设计相对简单。而且，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。
分栅快闪存储器包括具有存储区和逻辑区的半导体衬底，在存储区的刻蚀工艺过程中很容易出现浮栅长度变小的现象，从而造成分栅快闪存储器的电性功能不良和/或存储功能不良。
发明内容
本发明的目的在于提供一种分栅快闪存储器及其制备方法，以避免在存储区形成共享字线的工艺过程中容易出现浮栅长度变小的现象发生，从而提高分栅快闪存储器的电性功能和/或存储功能。
为解决上述技术问题，本发明提供一种分栅快闪存储器的制备方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上依次形成有浮栅、控制栅、嵌设在所述浮栅和控制栅中的共享字线、包裹所述共享字线的保护层、位于所述控制栅上的氮化硅层，所述氮化硅层覆盖所述保护层，且所述氮化硅层的厚度大于
通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层；以及
以所述保护层为掩模，依次刻蚀所述控制栅和浮栅并暴露出所述半导体衬底。
可选的，所述半导体衬底包括相邻设置的存储区和逻辑区，在所述半导体衬底存储区依次形成有底层氧化层、浮栅、ONO层、控制栅、嵌设在所述浮栅和控制栅中的共享字线、包裹所述共享字线的保护层、位于所述控制栅上的氮化硅层，其中，所述共享字线位于所述底层氧化层上。
可选的，所述半导体衬底的逻辑区上依次形成有底层氧化层、多晶硅层和氮化硅层。
可选的，通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，且所述氮化硅层的刻蚀厚度为所述氮化硅层总厚度的1/3倍～3/4倍。
可选的，所述湿法刻蚀工艺的溶液包括磷酸。
进一步的，通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层之后还包括：
形成硬掩模层，所述硬掩模层覆盖了所述半导体衬底的逻辑区的多晶硅层，还覆盖了所述半导体衬底的存储区的所述保护层的表面以及所述控制栅的表面；
在所述硬掩模层形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，刻蚀所述硬掩模层，并以所述图形化的光刻胶层和硬掩模层为掩模，对逻辑区的所述多晶硅层执行刻蚀工艺；
通过湿法刻蚀工艺去除残留的光刻胶层；以及
通过第二次干法刻蚀工艺去除所述硬掩模层，保留所述共享字线外侧的硬掩模层。
进一步的，以所述保护层为掩模，依次刻蚀所述控制栅和浮栅并暴露出所述半导体衬底具体包括：
以所述保护层的侧壁上的硬掩模层以及保护层为掩模，依次刻蚀存储区的所述控制栅、ONO层、浮栅以及底部氧化层，并暴露出所述半导体衬底。
可选的，所述氮化硅层的厚度为
可选的，所述保护层的材料为正硅酸乙酯。
另一方面，本发明还提供一种分栅快闪存储器，由上述所述的分栅快闪存储器的制备方法制备而成。
与现有技术相比存在以下有益效果：
本发明提供的一种分栅快闪存储器及其制备方法，所述分栅快闪存储器的制备方法包括以下步骤：提供一半导体衬底，在所述半导体衬底上依次形成有浮栅、控制栅、嵌设在所述浮栅和控制栅中的共享字线、包裹所述共享字线的保护层、位于所述控制栅上的氮化硅层，所述氮化硅层覆盖所述保护层，且所述氮化硅层的厚度大于通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层；以及以所述保护层为掩模，依次刻蚀所述控制栅和浮栅并暴露出所述半导体衬底。本发明通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层使得湿法刻蚀工艺的溶液较少时间的接触所述保护层，降低了共享字线外侧的保护层的损失，从而使得后续形成的浮栅沿横向的长度相较于现有技术仅通过湿法刻蚀工艺造成的后续形成的浮栅沿横向的长度长。
附图说明
图1a-1e为一种分栅快闪存储器的制备过程中的部分步骤的结构示意图；
图2为本发明一实施例的分栅快闪存储器的制备方法的流程示意图；
图3a-3f本发明一实施例的分栅快闪存储器在各步骤中的结构示意图。
附图标记说明：
图1a-1e中：
a-不良现象；10-衬底；11-浮栅；12-控制栅；13-共享字线；14-氧化物侧墙；15-氮化硅层，20-硬掩模层；
图3a-3f中：
100-半导体衬底；110-浮栅；120-控制栅；130-共享字线；140-保护层；150-氮化硅层；
200-硬掩模层。
具体实施方式
一种分栅快闪存储器的制备方法包括：
如图1a所示，首先，提供一衬底10，在所述衬底10的存储区上依次形成有浮栅11、控制栅12，以及嵌设在所述浮栅11和控制栅12中的共享字线13，所述共享字线13的部分暴露在所述浮栅11和控制栅12上方，且所述氧化物侧墙14包裹所述共享字线13，所述控制栅12上方形成有氮化硅层15，所述氮化硅层15覆盖所述氧化物侧墙14，其中，所述氮化硅层15的厚度大于在所述衬底10的逻辑区上依次形成有多晶硅层和氮化硅层15。
如图1b所示，接着，通过第一次湿法刻蚀工艺去除所述存储区和逻辑区的氮化硅层15，所述第一次湿法刻蚀工艺的溶液包括磷酸，由于所述氮化硅层15的厚度较厚，使得第一次湿法刻蚀的工艺时间较长，造成磷酸对氧化物侧墙14的横向刻蚀，使得后续形成的浮栅沿横向的长度变短。
如图1c所示，接着，在所述存储区的氧化物侧墙14的表面和所述控制栅12的表面依次形成硬掩模层20和图形化的光刻胶层，图形化的光刻胶层和硬掩模层20还覆盖了所述逻辑区的多晶硅层，并以所述图形化的光刻胶层为掩模刻蚀所述硬掩模层20，得到图形化的硬掩模层，并以图形化的所述硬掩模层20为掩模对逻辑区的多晶硅层执行刻蚀工艺。
如图1d，接着，通过第二次湿法刻蚀工艺去除所述硬掩模层20，所述第二次湿法刻蚀工艺的溶液包括氟化氢，使得所述氧化物侧墙14浸泡在氟化氢的时间为杠杆好湿法刻蚀完硬掩模层20时间的1.3～1.5倍，造成氟化氢对氧化物侧墙14的进一步的横向刻蚀，进一步使得后续形成的浮栅沿横向的长度变短的不良现象a。
接着，通过第三次湿法刻蚀工艺去除残留的所述光刻胶层。
如图1e所示，接着，以所述氧化物侧墙14为掩模，依次刻蚀所述存储区的控制栅12和浮栅11并暴露出所述衬底10。
由上述步骤可以知道，由于第一次湿法刻蚀工艺和第二次湿法刻蚀工艺的工艺时间较长，造成了湿法刻蚀工艺对所述氧化物侧墙的横向刻蚀，使得后续形成的浮栅沿横向的长度变短的现象发生，从而提高分栅快闪存储器的电性功能和/或存储功能。
基于上述研究，本发明提供一种分栅快闪存储器及其制备方法，所述分栅快闪存储器的制备方法中，通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层使得湿法刻蚀工艺的溶液较少时间的接触所述保护层，降低了共享字线外侧的保护层的损失，从而使得后续形成的浮栅沿横向的长度相较于现有技术仅通过湿法刻蚀工艺造成的后续形成的浮栅沿横向的长度长。
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的一种分栅快闪存储器及其制备方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，除非内容另外明确指出外。如在本发明中所使用的，术语“或”通常是以包括“和/或”的含义而进行使用的，除非内容另外明确指出外。
图2为本实施例的分栅快闪存储器的制备方法的流程示意图。如图2所示，本实施例提供了一种分栅快闪存储器的制备方法，包括以下步骤：
步骤S10：提供一半导体衬底，在所述半导体衬底上依次形成有浮栅、控制栅、嵌设在所述浮栅和控制栅中的共享字线、包裹所述共享字线的保护层、位于所述控制栅上的氮化硅层，所述氮化硅层覆盖所述保护层，且所述氮化硅层的厚度大于
步骤S20：通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层；以及
步骤S30：以所述保护层为掩模，依次刻蚀所述控制栅和浮栅并暴露出所述半导体衬底。
下面结合图2-3f对本实施例所公开的一种分栅快闪存储器的制备方法进行更详细的介绍。
首先执行步骤S10，提供一半导体衬底100，在所述半导体衬底100上依次形成有浮栅110、控制栅120、嵌设在所述浮栅110和控制栅120中的共享字线130、包裹所述共享字线130的保护层140、位于所述控制栅120上的氮化硅层150，所述氮化硅层150覆盖所述保护层140，且所述氮化硅层150的厚度大于
具体的：
图3a为本实施例所提供的半导体衬底的结构示意图。如图3a所示，提供一半导体衬底100，所述半导体衬底100包括相邻设置的存储区和逻辑区，所述半导体衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述半导体衬底100例如是绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。所述保护层140的材料例如是TEOS(正硅酸乙酯)。在在所述半导体衬底100的存储区上依次形成有浮栅110、控制栅120、嵌设在所述浮栅110和控制栅120中的共享字线130、包裹所述共享字线130的保护层140、位于所述控制栅120上的氮化硅层150，所述氮化硅层150覆盖所述保护层140。其中，所述半导体衬底和所述浮栅110之间还形成有底层氧化层(图中未示出)，所述共享字线130的底部位于所述底层氧化层上。所述浮栅110和控制栅120之间例如是具有ONO层(氧化层-氮化层-氧化层)。所述氮化硅层150的厚度例如是大于优选的，所述氮化硅层150的厚度为/>例如是/> 或/>在所述半导体衬底100的逻辑区例如是依次形成有底层氧化层、多晶硅层(图中未示出)和氮化硅层150。
接着执行步骤S20，通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层150，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层150。本步骤通过第一次干法刻蚀工艺和一次湿法刻蚀工艺去除所述氮化硅层150，使得湿法刻蚀工艺的溶液较少时间的接触所述保护层140，降低了共享字线130外侧的保护层的损失，从而使得后续形成的浮栅沿横向的长度相较于现有技术仅通过湿法刻蚀工艺造成的后续形成的浮栅沿横向的长度长。
本步骤具体包括：
图3b为本实施例去除部分厚度的所述氮化硅层后的结构示意图。如图3b所示，首先，通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层150，所述第一次干法刻蚀工艺对所述氮化硅层150进行了各向同性刻蚀，使得其在共享字线130外侧没有对所述保护层140的侧壁进行刻蚀。其中，所述氮化硅层150的刻蚀厚度为所述氮化硅层150总厚度的1/3倍～3/4倍，具体例如是刻蚀厚度为等。在本步骤中，刻蚀了所述存储区的氮化硅层150以及逻辑区的氮化硅层150。
图3c为本实施例去除剩余部分厚度的所述氮化硅层后的结构示意图。如图3c所示，接着，通过湿法刻蚀工艺去除剩余部分的所述氮化硅层150。湿法刻蚀工艺的溶液包括磷酸。其相较于现有技术中通过湿法刻蚀工艺去除总厚度的氮化硅层150相比，降低了保护层140与溶液的接触时间，避免了湿法刻蚀工艺的各项异形刻蚀对保护层140的横向刻蚀时间，从而降低了湿法刻蚀工艺对共享字线130外侧的保护层140的侧壁的过度刻蚀。同样的，在本步骤中，刻蚀了所述存储区的氮化硅层150以及逻辑区的氮化硅层150。
图3d为本实施例的形成硬掩模层后的结构示意图。如图3d所示，接着，形成硬掩模层200，所述硬掩模层200覆盖了所述半导体衬底100的逻辑区的多晶硅层，还覆盖了所述半导体衬底100的存储区的所述保护层140的表面以及所述控制栅120的表面。
接着，在所述硬掩模层200形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，刻蚀所述硬掩模层200，并以所述图形化的光刻胶层和硬掩模层200为掩模，对逻辑区的所述多晶硅层执行刻蚀工艺。
接着，通过湿法刻蚀工艺去除残留的光刻胶层。
图3e为本实施例的去除硬掩模层后的结构示意图。如图3e所示，接着，通过第二次干法刻蚀工艺去除所述硬掩模层200，所述第二次干法刻蚀工艺对所述硬掩模层200进行了各向同性刻蚀，使得其在共享字线130外侧的硬掩模层200没有被刻蚀，即使得所述保护层140的侧壁上有硬掩模层200覆盖。
图3f为本实施例的去除硬掩模层后的结构示意图。如图3f所示，接着执行步骤S30，以所述保护层140为掩模，依次刻蚀所述控制栅120和浮栅110并暴露出所述半导体衬底100。
具体的，
以所述保护层140的侧壁上的硬掩模层200以及保护层140为掩模，依次刻蚀存储区的所述控制栅120、ONO层、浮栅110以及底部氧化层，并暴露出所述半导体衬底100。此时，由于保护层140的侧壁上的硬掩模层200对保护层140的保护，使得本步骤的刻蚀对保护层140的侧壁没有刻蚀，从而使得保护层140和硬掩模层200下方的浮栅的长度增长，进一步避免在存储区形成共享字线的工艺过程中容易出现浮栅长度变小的现象发生，从而提高分栅快闪存储器的电性功能和/或存储功能。
本实施例还提供了一种分栅快闪存储器，其通过上述所述的分栅快闪存储器的制备方法制备而成。
综上所述，本发明提供的一种分栅快闪存储器及其制备方法，所述分栅快闪存储器的制备方法包括以下步骤：提供一半导体衬底，在所述半导体衬底上依次形成有浮栅、控制栅、嵌设在所述浮栅和控制栅中的共享字线、包裹所述共享字线的保护层、位于所述控制栅上的氮化硅层，所述氮化硅层覆盖所述保护层，且所述氮化硅层的厚度大于通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层；以及以所述保护层为掩模，依次刻蚀所述控制栅和浮栅并暴露出所述半导体衬底。本发明通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层使得湿法刻蚀工艺的溶液较少时间的接触所述保护层，降低了共享字线外侧的保护层的损失，从而使得后续形成的浮栅沿横向的长度相较于现有技术仅通过湿法刻蚀工艺造成的后续形成的浮栅沿横向的长度长。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种分栅快闪存储器的制备方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上依次形成有浮栅、控制栅、嵌设在所述浮栅和控制栅中的共享字线、包裹所述共享字线的保护层、位于所述控制栅上的氮化硅层，所述氮化硅层覆盖所述保护层，且所述氮化硅层的厚度大于
通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，并通过湿法刻蚀工艺去除剩余部分的所述氮化硅层；
形成硬掩模层，所述硬掩模层覆盖了所述半导体衬底的逻辑区的多晶硅层，还覆盖了所述半导体衬底的存储区的所述保护层的表面以及所述控制栅的表面；
在所述硬掩模层形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，刻蚀所述硬掩模层，并以所述图形化的光刻胶层和硬掩模层为掩模，对逻辑区的所述多晶硅层执行刻蚀工艺；
通过湿法刻蚀工艺去除残留的光刻胶层；
通过第二次干法刻蚀工艺去除所述硬掩模层，保留所述共享字线外侧的硬掩模层；以及
以所述保护层的侧壁上的硬掩模层以及所述保护层为掩模，依次刻蚀所述控制栅和浮栅并暴露出所述半导体衬底。
2.如权利要求1所述的制备方法，其特征在于，所述存储区和逻辑区相邻设置，在所述半导体衬底存储区依次形成有底层氧化层、浮栅、ONO层、控制栅、嵌设在所述浮栅和控制栅中的共享字线、包裹所述共享字线的保护层、位于所述控制栅上的氮化硅层，其中，所述共享字线位于所述底层氧化层上。
3.如权利要求1所述的制备方法，其特征在于，所述半导体衬底的逻辑区上依次形成有底层氧化层、多晶硅层和氮化硅层。
4.如权利要求1所述的制备方法，其特征在于，通过第一次干法刻蚀工艺去除部分厚度的所述氮化硅层，且所述氮化硅层的刻蚀厚度为所述氮化硅层总厚度的1/3倍～3/4倍。
5.如权利要求2所述的制备方法，其特征在于，所述湿法刻蚀工艺的溶液包括磷酸。
6.如权利要求1所述的制备方法，其特征在于，以所述保护层为掩模，依次刻蚀所述控制栅和浮栅并暴露出所述半导体衬底具体包括：
以所述保护层的侧壁上的硬掩模层以及保护层为掩模，依次刻蚀存储区的所述控制栅、ONO层、浮栅以及底部氧化层，并暴露出所述半导体衬底。
7.如权利要求1所述的制备方法，其特征在于，所述氮化硅层的厚度为
8.如权利要求1所述的制备方法，其特征在于，所述保护层的材料为正硅酸乙酯。
9.一种分栅快闪存储器，其特征在于，通过如权利要求1-8中任一项所述的制备方法制备而成。
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