JP5322369B2 - 不揮発性メモリ素子の製造方法 - Google Patents

Description

本発明は半導体素子及びその製造方法に係わり、さらに具体的には、浮遊ゲートを有する不揮発性メモリ素子及びその製造方法に関する。

不揮発性メモリ素子の製造において、セルアレイ領域の素子分離膜と活性領域との幅を縮めて高集積大容量メモリ素子を製造することができる。高集積大容量メモリ素子を製造するための方法として素子分離膜の間に限定されて形成された浮遊ゲートを形成する自己整列ポリ方式（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｐｏｌｙ ｍｅｔｈｏｄ）が提案された。

この方式は、活性領域を限定する素子分離膜を形成し、素子分離膜上に一部分が重畳されるように浮遊ゲートパターンを形成する一般的な製造方法と異なって、素子分離膜の間に限定された領域に浮遊ゲートパターンを形成して面積を縮小することができる。しかし、浮遊ゲートパターンの表面積が小さくて十分なカップリング比を提供することができない問題がある。

特許文献１には自己整列ポリ方式を利用して浮遊ゲートパターンを形成するとき、浮遊ゲートパターンの表面積を増加させることができる方法が開示されている。

特許文献１によると、素子分離膜によって限定された領域に浮遊ゲートパターンを形成した後、素子分離膜の一部分を等方性エッチングすることで浮遊ゲートパターンの側壁を露出させる。

図１は特許文献１による不揮発性メモリ素子を示す断面図である。

図１を参照すると、不揮発性メモリ素子は半導体基板５０に形成されたトレンチに素子分離膜５８が形成され、前記素子分離膜５８で限定された基板５０上にトンネル絶縁膜６０を介在して浮遊ゲートパターン６２が形成される。前記浮遊ゲートパターン６２をコンフォーマルに覆うゲート層間誘電膜６４を介在して前記浮遊ゲートパターン６２の上部に制御ゲートパターン６６が形成される。前記素子分離膜５８は前記浮遊ゲートパターン６２より低く凹んで前記浮遊ゲートパターン６２の側壁にもゲート層間誘電膜６４が形成される。また、前記浮遊ゲートパターン６２はその下部基板の幅より広く形成されてトレンチ上部に重畳される部分を有する。したがって、浮遊ゲートパターン６２の表面積を最大限利用することができる。

図２乃至図４は特許文献１による不揮発性メモリ素子の製造方法を説明するための断面図である。

図２を参照すると、半導体基板５０をエッチングして複数個のトレンチを形成し、前記トレンチを満たす素子分離膜５８を形成する。前記素子分離膜５８は前記半導体基板面から突き出された部分を有するように形成する。前記素子分離膜５８の突き出された部分を等方性エッチングして、突き出された部分の幅がトレンチの開口幅より小さく後退させる。前記素子分離膜５８の間にトンネル絶縁膜６０を介在させて浮遊ゲートパターン６２を形成する。前記浮遊ゲートパターン６２は前記素子分離膜５８の間の基板幅より広い幅を有することができるので、表面積を増加させることができる。

図３を参照すると、前記浮遊ゲートパターン６２の間の素子分離膜５８を等方性エッチングして前記浮遊ゲートパターン６２の側壁の一部分を露出させる。この際、前記素子分離膜５８が過度にエッチングされて素子分離膜５８が基板の表面より低く凹む場合、浮遊ゲートパターン６２の下部の素子分離膜も除去され、トンネル絶縁膜６０も一部分が除去されうる。トンネル絶縁膜６０の損傷はセルアレイの特性均一度の低下をもたらす。前記素子分離膜５８のエッチング量を減らして前記浮遊ゲートパターン６２の側壁が完全に露出されないように素子分離膜を凹ませることもできる。この場合、必要なカップリング比を得るための浮遊ゲートパターンの表面積を確保しにくくなる可能性がある。

図４を参照すると、前記基板の全面にゲート層間誘電膜６４をコンフォーマルに形成し、前記ゲート層間誘電膜６４上に制御ゲート膜６６を形成する。浮遊ゲートパターンの下部に形成されたアンダーカット領域７０に存在する制御ゲート膜６６はゲートパターンを形成する過程で除去されず、残余物（ｒｅｓｉｄｕｅ）として残って、ゲートパターンの間に導電性ブリッジを形成する可能性もある。
米国特許第６，６５６，７９３号明細書

本発明の課題は、トンネル絶縁膜が損傷されず、高いカップリング比を有することができる不揮発性メモリ素子及びその製造方法を提供する。

本発明の他の課題はゲートパターンの間への残余物の形成が抑制され、カップリング比が高い構造を有する不揮発性メモリ素子及びその製造方法を提供することにある。

上述の課題を達成するために本発明は浮遊ゲートパターンの側壁に整列された境界を有する素子分離膜のリセス領域を含む不揮発性メモリ素子を提供する。この素子は半導体基板に形成されて活性領域を限定する複数個のトレンチと、前記トレンチに満たされた素子分離膜を含む。前記活性領域上に浮遊ゲートパターンが形成される。前記浮遊ゲートパターンは前記素子分離膜の上部まで伸張されている。前記浮遊ゲートパターンと前記活性領域との間にトンネル絶縁膜が介在され、制御ゲートパターンが前記浮遊ゲートパターン上に形成されている。前記浮遊ゲートパターンと前記制御ゲートパターンとの間にはゲート層間誘電膜が介在される。本発明で前記素子分離膜は前記浮遊ゲートパターンの側壁に整列された境界を有し、前記浮遊ゲートパターンより低く凹んだ領域を有することを特徴とする。

上述の課題を達成するために本発明は、等方性エッチング及び異方性エッチングを順次に実施して素子分離膜を凹ます方法を提供する。この方法は、半導体基板に形成された複数個のトレンチを満たし、前記基板の上部へ突き出された部分を有する素子分離膜を形成し、前記素子分離膜の間の基板上にトンネル絶縁膜を介在して形成された複数個の浮遊ゲートパターンを形成することを含む。前記浮遊ゲートパターンの間の素子分離膜の一部分を等方性エッチングして前記浮遊ゲートパターンの側壁の一部分を露出させる。前記浮遊ゲートパターンの間の素子分離膜の一部分を異方性エッチングして前記浮遊ゲートパターンの側壁を完全に露出させる。前記基板の全面にコンフォーマルなゲート層間誘電膜を形成する。前記ゲート層間誘電膜上に制御ゲート導電膜を形成する。

具体的に前記素子分離膜及び前記浮遊ゲートパターンを形成する段階は、半導体基板上にハードマスクパターンを形成し、前記ハードマスクパターンをエッチングマスクとして使用して前記基板をエッチングして複数個のトレンチを形成することを含む。前記トレンチ及び前記ハードマスクパターンの間に満たされた素子分離膜を形成する。前記ハードマスクパターンを除去して半導体基板を露出させる。前記露出された基板にトンネル絶縁膜を形成し、前記基板の全面に導電膜を形成する。前記導電膜を化学機械的研磨工程を使用して前記素子分離膜が露出されるように研磨して、浮遊ゲートパターンを形成する。

本発明によると、素子分離膜の間の制限された領域に浮遊ゲートパターンを形成し、前記浮遊ゲートパターンの間の素子分離膜を等方性エッチングと異方性エッチングを順次に実施して除去して浮遊ゲートパターンの側壁を完全に露出させ、浮遊ゲートパターンの側壁に整列された境界を有する素子分離膜が凹んだ領域を形成することができる。したがって、浮遊ゲートパターンの表面積を増加させることができ、トンネル絶縁膜をエッチングから保護することができる。

結果的に、本発明はトンネル絶縁膜がエッチングから保護されて、セルトランジスタの均一度を向上させることができ、制限された面積で浮遊ゲートパターンの表面積を増加させてカップリング比を高めることができる。

以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書の全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。

図５は本発明の望ましい実施形態による不揮発性メモリ素子を示す断面図である。

図５を参照すると、本発明による不揮発性メモリ素子は素子分離膜１８で限定された活性領域１０ａ上に浮遊ゲートパターン２２が位置する。前記浮遊ゲートパターン２２は前記活性領域１０ａより広い幅を有する。したがって、前記浮遊ゲートパターン２２の端は前記素子分離膜１８上に重畳される。前記素子分離膜１８は前記浮遊ゲートパターンの側壁２２ｓに整列された境界１８ｓを有する凹んだ領域１８ｒを含む。従って、前記凹んだ領域１８ｒの上部で前記浮遊ゲートパターンの側壁２２ｓは素子分離膜の上部に位置する。前記凹んだ領域１８ｒは前記活性領域１０ａより低く凹ませることもできる。しかし、前記素子分離膜１８は前記浮遊ゲートパターン２２の側壁に整列された境界を有するので、前記凹んだ領域１８ｒの境界は前記活性領域１０ａのエッジから離隔させることができる。

前記浮遊ゲートパターン２２上にコンフォーマルなゲート層間誘電膜２４が形成され、前記ゲート層間誘電膜２４上に制御ゲート膜２６が形成される。前記凹んだ領域１８ｒの境界が前記活性領域１０ａのエッジから離隔されるので、前記ゲート層間誘電膜２４と前記活性領域１０ａ上に素子分離膜の一部分を介在させることができる。したがって、製造過程で前記活性領域エッジに残存する素子分離膜が所定厚さの以上を有するように制御することで活性領域エッジに形成される寄生トランジスタのスレッショルド電圧をセルトランジスタの判読電圧より高めることができる。前記残存する素子分離膜の厚さは素子分離膜上に重畳された浮遊ゲートパターンの幅及び／または素子分離膜のリセスの深さを調節することで制御することができる。

前記素子分離膜の凹んだ領域１８ｒは少なくとも前記浮遊ゲートパターンの底面と同一の高さまたはそれより低くもできる。したがって、前記凹んだ領域１８ｒが整列される浮遊ゲートパターンの側壁は前記ゲート層間誘電膜２４と接触される。

結果的に、本発明は浮遊ゲートパターンの幅を活性領域の幅より広く形成することができ、また浮遊ゲートパターンの側壁を覆う素子分離膜を完全に除去することができる。したがって、ゲート層間誘電膜に接する浮遊ゲートパターンの表面積を最大化させることができるので、高いカップリング比を提供することができる。

図６乃至図１０は本明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。

図６を参照すると、半導体基板１０上にハードマスクパターン１４を形成し、前記ハードマスクパターン１４をエッチングマスクとして使用して前記半導体基板１０をエッチングして複数個のトレンチ１６を形成する。前記ハードマスクパターン１４はシリコン窒化膜またはシリコン窒化膜とシリコン酸化膜を積層して形成することができる。シリコン窒化膜を基板上に形成する前にバッファ酸化膜１２を形成してシリコン窒化膜によって基板に加えられるストレスを緩衝させることができる。前記トレンチ１６を満たし、前記ハードマスクパターン１４が形成された基板の全面を覆う絶縁膜を形成する。化学機械的研磨ＣＭＰを使用して前記酸化膜を研磨して前記ハードマスクパターン１４を露出させ、前記ハードマスクパターン１４の間に素子分離膜１８を形成する。

図７を参照すると、前記ハードマスクパターン１４及び前記バッファ酸化膜１２を除去して前記素子分離膜１８によって限定された活性領域１０ａを露出させる。この際、前記素子分離膜１８は等方性エッチングされて所定の幅ｗ１だけ後退した側壁１８ｓを有するようになる。したがって、前記素子分離膜１８は前記活性領域１０ａの上部へ突き出された部分を有するようになる。

図８を参照すると、前記活性領域１０ａにトンネル絶縁膜２０を形成し、前記素子分離膜の突き出された部分の間を満たす導電膜を形成する。化学機械的研磨を利用して前記導電膜を研磨して前記素子分離膜１８を露出させ、前記素子分離膜１８の間の制限された領域に形成された浮遊ゲートパターン２２を形成する。前記素子分離膜１８の側壁は所定幅だけ後退しているので、前記浮遊ゲートパターン２２の幅は前記活性領域１０ａの幅より広い。したがって、活性領域の上部に正確に整列される場合より広い表面積を有することができる。前記浮遊ゲートパターン２２の端は前記トレンチ１６の上部まで拡張されて前記浮遊ゲートパターン２２は前記素子分離膜１８上に重畳された部分を有する。

図９を参照すると、前記素子分離膜１８を凹まして前記浮遊ゲートパターン２２の側壁の一部分を露出させる。前記素子分離膜１８は、異方性乾式エッチングではなく、等方性エッチング法を適用して凹ませることによって浮遊ゲートパターンの損傷及びイオンの汚染（ｉｏｎ ｃｏｎｔａｍｉｎａｔｉｏｎ）を防止することができる。前記素子分離膜１８が等方性エッチングによって凹ませられる時には、前記浮遊ゲートと活性領域の間の前記トンネル絶縁膜２０が露出されない程度で実施しなければならない。

図１０を参照すると、前記浮遊ゲートパターン２２の間に露出された素子分離膜を異方性エッチングを使用して凹ませて前記浮遊ゲートパターン２２の側壁を完全に露出させる。前記素子分離膜１８が凹んだ領域の境界１８ｓは前記浮遊ゲートパターンの側壁２２ｓに整列される。前記浮遊ゲートパターン２２の端は前記素子分離膜１８と重畳されるので、前記素子分離膜１８が前記浮遊ゲートパターン２２の底面より低く凹んでも前記浮遊ゲートパターン２２の端の下部には素子分離膜が残っている。したがって、前記素子分離膜１８が凹んだ領域の境界は前記活性領域１０ａのエッジから所定距離離隔されるようになる。前記素子分離膜１８は前記活性領域１０ａより所定の深さだけ低く凹ませることもできる。前記素子分離膜は異方性エッチングで凹むので、トンネル絶縁膜２０が損傷されることはない。また、異方性エッチング以後に湿式洗浄を実施しても前記浮遊ゲートパターン２２の端の下部に残留された素子分離膜によって前記トンネル絶縁膜２０は保護されることができる。

続いて、前記結果物の全面にコンフォーマルにゲート層間誘電膜（図５の２４）を形成し、前記ゲート層間誘電膜（図５の２４）が形成された結果物の全面に制御ゲート膜（図５の２６）を形成して図５に示した構造を得ることができる。

これ以上図示しないが、以後工程は通常の工程を適用して不揮発性メモリ素子を製造することができる。例えば、前記制御ゲート膜（図５の２６）と前記ゲート層間誘電膜（図５の２４）とを順次にパターニングして制御ゲート電極とゲート層間誘電膜パターンとを形成し、前記制御ゲート電極に整列されるように前記浮遊ゲートパターンをエッチングして制御ゲート電極の下部に位置する浮遊ゲートを形成することができる。前記浮遊ゲートパターンが除去された基板に露出されるトンネル絶縁膜は湿式洗浄によって除去されることもできるし、後続に進行される不純物拡散層形成でバッファ層として使用されることもできる。

本発明の実施形態で前記素子分離膜は等方性エッチングで凹ませた後、異方性エッチングで追加的に凹ませた。しかし、本発明を変形して前記素子分離膜は異方性エッチングで凹ました後、等方性エッチングで追加的に凹ませることもできるであろう。もちろん、この際には浮遊ゲートパターンの下部に残存する素子分離膜が損傷されてトンネル絶縁膜が露出されないように、等方性エッチングを正確に制御することが必要である。トンネル絶縁膜が露出されてエッチングされる問題は、異方性エッチングによって浮遊ゲートパターンの側壁を完全に露出させるか、所定の厚さの素子分離膜が浮遊ゲートパターンの側壁の下部を覆うようにエッチングし、エッチングによる浮遊ゲートパターンの損傷を除去する程度の湿式エッチングを実施することで解決することができるであろう。浮遊ゲートパターンの側壁の下部に覆われる素子分離膜の厚さは湿式エッチングのエッチング速度を考慮して湿式エッチング時間によるエッチング量を考慮して適切に選択することができる。

従来の不揮発性メモリ素子を示す断面図である。 従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。 従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。 従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。 本発明の望ましい実施形態による不揮発性メモリ素子を示す断面図である。 本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。 本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。 本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。 本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。 本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。

符号の説明

１０ 半導体基板
１０ａ 活性領域
１２ バッファ酸化膜
１４ ハードマスクパターン
１６ トレンチ
１８ 素子分離膜
１８ｒ 凹んだ領域
２０ トンネル絶縁膜
２２ 浮遊ゲートパターン
２４ ゲート層間誘電膜
２６ 制御ゲート膜

Claims (11)

1. 半導体基板に活性領域を限定するトレンチを形成する段階と、
   前記トレンチを満たす素子分離膜を形成する段階と、
   前記素子分離膜が前記活性領域の上部面から突出される部分を有し、所定の幅だけ後退した側壁を有するように、等方性エッチングによって前記活性領域を露出させる段階と、
   前記活性領域上にトンネル絶縁膜を形成する段階と、
   前記活性領域の上部のトンネル絶縁膜上に浮遊ゲートを形成する段階と、
   前記素子分離膜の一部分を除去して前記浮遊ゲートの側壁を露出させる段階と、
   前記素子分離膜を凹めて周辺の他の部分より上部面が低く、そのエッジが隣接した浮遊ゲートの側壁に整列されたリセス領域を形成する段階と、
   前記浮遊ゲート及び前記素子分離膜上にゲート層間誘電膜を形成する段階と、
   前記ゲート層間誘電膜上に前記浮遊ゲートの上部を通る制御ゲート電極を形成する段階とを含み、
   前記素子分離膜のエッジの上部面は、前記リセス領域の下部面より高く、前記浮遊ゲートのエッジの下部面は、前記素子分離膜のエッジの上部面と接続し、
   前記トレンチ内で周辺領域の上部面より低く凹んだ素子分離膜のリセス領域は、前記素子分離膜の一部分を順次的に等方性エッチングの後、異方性エッチングすることにより形成され、
   前記浮遊ゲートを形成する段階は、
   前記素子分離膜の突出された部分との間を満たす導電膜を形成する段階、及び導電膜を研磨し、前記素子分離膜の突出された部分を露出させる段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。
2. 前記素子分離膜を凹める段階において、前記素子分離膜を凹めて対向するエッジが隣接した浮遊ゲートの向き合う側壁に整列されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
3. 半導体基板に活性領域を限定するトレンチを形成する段階と、
   前記トレンチを満たす素子分離膜を形成する段階と、
   前記素子分離膜が前記活性領域の上部面から突出される部分を有し、所定の幅だけ後退した側壁を有するように、等方性エッチングによって前記活性領域を露出させる段階と、
   前記活性領域上にトンネル絶縁膜を形成する段階と、
   前記活性領域の上部のトンネル絶縁膜上に浮遊ゲートを形成する段階と、
   前記浮遊ゲートの間の素子分離膜の一部分を等方性エッチングして前記浮遊ゲートの側壁を一部露出させる段階と、
   前記浮遊ゲートの間の素子分離膜の他の一部を異方性エッチングして前記浮遊ゲートの側壁を完全に露出させるリセス領域を形成する段階と、
   前記浮遊ゲート及び前記素子分離膜上にゲート層間誘電膜を形成する段階と、
   前記ゲート層間誘電膜上に前記浮遊ゲートの上部を通る制御ゲート電極を形成する段階とを含み、
   前記素子分離膜のエッジの上部面は、前記リセス領域の下部面より高く、
   前記浮遊ゲートのエッジの下部面は、前記素子分離膜のエッジの上部面と接続し、
   前記浮遊ゲートを形成する段階は、
   前記素子分離膜の突出された部分との間を満たす導電膜を形成する段階、及び導電膜を研磨し、前記素子分離膜の突出された部分を露出させる段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。
4. 前記トレンチを形成する段階は、
   半導体基板上にハードマスクパターンを形成する段階と、
   前記ハードマスクパターンをエッチングマスクとして使用して前記基板をエッチングする段階と、
   前記トレンチ及び前記ハードマスクパターンの間に満たされた素子分離膜を形成する段階とを含み、
   前記トンネル絶縁膜を形成する段階は、
   前記ハードマスクパターンを除去して半導体基板を露出させる段階と、
   前記露出された基板にトンネル絶縁膜を形成する段階とを含み、
   前記浮遊ゲートを形成する段階は、
   前記基板の全面に導電膜を形成する段階と、
   前記素子分離膜が露出されるように前記導電膜を研磨する段階とを含むことを特徴とする請求項３に記載の不揮発性メモリ素子の製造方法。
5. 前記浮遊ゲートを形成する段階は、
   前記素子分離膜の一部を除去して前記活性領域を横切り、前記トレンチの一部分に重畳されたオープニングを形成する段階をさらに含み、前記導電膜は前記オープニングに形成されることを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
6. 前記浮遊ゲートを形成する段階は、
   前記活性領域の幅より広い浮遊ゲートを形成する段階を含み、
   前記浮遊ゲートのエッジは前記素子分離膜上に一部重畳されることを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
7. 前記素子分離膜の一部を等方性エッチングする段階において、前記等方性エッチングは前記トンネル絶縁膜が露出される前に終了することを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
8. 前記素子分離膜を異方性エッチングする段階において、前記浮遊ゲートをエッチングマスクとして使用して前記素子分離膜をエッチングすることを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
9. 前記浮遊ゲートをエッチングマスクとして使用して前記素子分離膜をエッチングする段階において、
   前記トレンチ内の素子分離膜を凹めて周辺の他の素子分離膜の上部面より上部面が低く、そのエッジが隣接した浮遊ゲートの側壁に整列されたリセス領域を形成することを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
10. 前記リセス領域の上部面は前記浮遊ゲートの下部面より低いことを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
11. 前記ゲート層間誘電膜は前記リセス領域を含む素子分離膜上に形成されて前記素子分離膜によって前記活性領域から離隔されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。

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