JP2009267254A - チャージトラップ型不揮発性半導体記憶装置およびその製造方法 - Google Patents

チャージトラップ型不揮発性半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】隣接するメモリセル間の干渉が低減され、且つ、良好な特性を有するチャージトラップ型不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】チャージトラップ型不揮発性半導体記憶装置は、ワード線方向に沿って素子分離絶縁膜１５により所定間隔だけ隔てられて形成された複数のメモリセルを有し、前記各メモリセルは、シリコン基板の一部と、前記シリコン基板の一部上に形成されたトンネル絶縁膜１２ａと、前記トンネル絶縁膜１２ａ上に形成されたチャージ膜１３ａと、前記チャージ膜１３ａ上に形成された共通ブロック膜１４と、前記共通ブロック膜１４上に形成された制御電極膜１６と、を備えるものとして構成されており、前記素子分離絶縁膜１５は、前記素子分離絶縁膜の側壁の上部が、前記メモリセルにおける前記チャージ膜１３ａの側壁に接触するまで、隣接する前記一対のメモリセル間に埋め込まれている。
【選択図】図１−１

Description

本発明は、チャージトラップ型不揮発性半導体記憶装置及びその製造方法に関するものである。
電気的に、データを書き込み、読み出し、消去可能な不揮発性半導体装置の一種として、チャージトラップ型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照）。このチャージトラップ型不揮発性半導体記憶装置は、複数のメモリセルを有しており、前記各メモリセルが有するチャージ膜（シリコン窒化膜）中に電荷をトラップさせることで、データの書き込みを行っている。
近年、チャージトラップ型不揮発性半導体記憶装置では微細化が進み、これに伴い隣接するメモリセルが今まで以上に近づくため、メモリセル間の干渉が大きくなってきている。干渉が大きくなると、良好な書き込み、読み出し特性を有するメモリセルを得ることは難しくなる。
よって、メモリセル間の干渉をより確実に低減することが必要である。
チャージトラップ型不揮発性半導体記憶装置において、隣接する一対のメモリセル間に形成したトレンチに絶縁膜を埋め込むことで素子分離するＳＴＩ（Shallow Trench Isolation）を形成した場合には、隣接する前記メモリセル間の干渉を低減するためには、前記埋設絶縁膜の高さを低くすることが有効である。その理由は、前記埋設絶縁膜の高さを低くすることにより、隣接するメモリセル間の電気容量を減らすことができるため、前記メモリセル間の干渉を低減することになるからである。
特開２００７−１４２４６８号公報
本発明は、上記事情を考慮してなされたものであり、隣接するメモリセル間の干渉が低減され、且つ、良好な特性を有するチャージトラップ型不揮発性半導体記憶装置とその製造方法を提供することを目的としている。
本発明のチャージトラップ型不揮発性半導体記憶装置の一態様は、
ワード線方向に沿って素子分離絶縁膜により所定間隔だけ隔てられて形成された複数のメモリセルを有し、
前記各メモリセルは、シリコン基板の一部と、前記シリコン基板の一部上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージ膜と、前記チャージ膜上に形成された共通ブロック膜と、前記共通ブロック膜上に形成された制御電極膜と、を備えるものとして構成されており、
前記素子分離絶縁膜は、前記素子分離絶縁膜の側壁の上部が、前記メモリセルにおける前記チャージ膜の側壁に接触するまで、隣接する前記一対のメモリセル間に埋め込まれており、
前記共通ブロック膜は、前記ワード線方向に沿って、前記メモリセルの有する前記チャージ膜と、前記素子分離絶縁膜と、の上に設けられており、且つ、
前記制御電極膜は、前記共通ブロック膜上に設けられていることを特徴とする。
チャージトラップ型不揮発性半導体記憶装置の製造方法の一態様は、
ワード線方向に沿って素子分離絶縁膜により所定間隔だけ隔てられて形成された複数のメモリセルを有し、前記各メモリセルは、シリコン基板の一部と、前記シリコン基板の一部上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージ膜と、前記チャージ膜上に形成された共通ブロック膜と、前記共通ブロック膜上に形成された制御電極膜と、を備えるものとして構成されている、チャージトラップ型不揮発性半導体記憶装置の製造方法において、
前記シリコン基板上に少なくとも、トンネル絶縁膜材料、チャージ膜材料及び緩衝膜材料を積層し、これらの緩衝膜材料、チャージ膜材料、トンネル絶縁膜材料及びシリコン基板をエッチングして、この緩衝膜材料からこのシリコン基板に至るトレンチを形成することにより、前記メモリセルにおける前記シリコン基板の一部と前記トンネル絶縁膜と前記チャージ膜を形成すると共に、このチャージ膜を覆う緩衝膜を形成し、前記トレンチ内に素子分離絶縁膜を堆積する工程と、
この素子分離絶縁膜の上面が前記緩衝膜と前記チャージ膜との界面近傍となるまで、前記素子分離絶縁膜をエッチングする工程と、
前記緩衝膜を除去する工程と、
前記素子分離絶縁膜の側壁の上部と前記メモリセルにおける前記チャージ膜の側壁とが接触した状態になるまで、前記素子分離絶縁膜をエッチングする工程と、を有することを特徴とする。
本発明によれば、隣接するメモリセル間の干渉を小さくでき、且つ、良好な特性を有するメモリセルを得ることができる。
図３に、本発明者が知得しているチャージトラップ型不揮発性半導体記憶装置を示す。
図３は、チャージトラップ型不揮発性半導体記憶装置におけるメモリセルアレイ部ＭＣＰの一部を示す参考図であり、前記メモリセルアレイ部ＭＣＰをワード線方向に沿って切断した断面を示すものである。
図３に示されるように、このチャージトラップ型不揮発性半導体記憶装置は、メモリセルアレイ部ＭＣＰにおいて、ワード線方向に沿って、複数のメモリセルＭＣを有しており、前記各メモリセルＭＣは、シリコン基板１の一部としてのシリコン基板１ａと、前記シリコン基板１ａ上に形成されたトンネル絶縁膜（シリコン酸化膜）２ａと、前記トンネル絶縁膜２ａ上に形成されたチャージ膜（シリコン窒化膜）３ａと、前記チャージ膜上に形成されたブロック膜（アルミニウム酸化膜）４ａと、前記ブロック膜上に形成された共通制御電極膜（リン添加アモルファスシリコン膜）６と、前記共通制御電極膜上に形成されたカバー膜（シリコン窒化膜）７を有している。
また、ワード線方向に沿って、隣接する前記一対のメモリセルＭＣの間には、トレンチＴが形成され、前記トレンチＴの中には素子分離絶縁膜（シリコン酸化膜）５が埋め込まれている。
さらに、ワード線方向に沿って各前記素子分離絶縁膜５及び各前記ブロック膜４ａ上を覆うように、共通制御電極膜(リン添加アモルファスシリコン膜)６が積層され、この共通制御電極膜６上には、カバー膜７が積層されている。
このような構造をメモリセルとして使用する場合、隣接するメモリセル間の干渉効果を低減するため前記素子分離絶縁膜の表面の高さをできるだけ低くしたい。しかし、前記トレンチＴ内の前記素子分離絶縁膜５の上面がエッチングのばらつきにより下がると、それに伴い、前記トレンチＴ内へ前記共通制御電極膜６が入り込むこととなる。その結果、前記共通制御電極膜６と前記チャージ膜３ａとがより接近して絶縁が破れあるいは接触し、それらの間で、ショートする恐れがある。
よって、チャージトラップ型不揮発性半導体記憶装置は、このようなショートが起きないような構造であることが望ましい。
また、図３に示すように、絶縁膜の残存部５ａが残っている場合には、電界ロスが発生する。この電界ロスにより、メモリセルにおける共通制御電極膜とシリコン基板との間にかけられた電界が、チャージ膜体の全体に均一な電圧としてかからなくなってしまう。その結果、良好な書き込み、読み出し特性を有するメモリセルを得ることは難しくなる。
このような解析を独自に行うことにより本発明者は、上述の各難点を避けるためには、前記素子分離絶縁膜の上面の高さを、精度良く所定の位置に位置決めすればよいことを本発明者独自に知得した。
本発明はこのような本発明に特有の知得によりなされたものである。
以下に本発明の実施形態について説明する。
（第１の実施形態）
まず、第１の実施形態におけるチャージトラップ型不揮発性半導体記憶装置の構造について説明する。
図１−１は、第１の実施形態におけるチャージトラップ型不揮発性半導体記憶装置のうちのメモリセルアレイ部ＭＣＰの一部をワード線方向に沿って切断した断面を示すものである。
図１−１に示すように、本実施形態におけるチャージトラップ型不揮発性半導体記憶装置は、メモリセルアレイ部ＭＣＰにおいて、ワード線方向に沿って複数のメモリセルＭＣを有している。
前記各メモリセルＭＣは、シリコン基板１１の一部としてのシリコン基板１１ａと、前記シリコン基板１１ａ上に形成されたトンネル絶縁膜（シリコン酸化膜）１２ａと、前記トンネル絶縁膜１２ａ上に形成されたチャージ膜（シリコン窒化膜）１３ａと、前記チャージ膜１３ａ上に形成された共通ブロック膜（アルミニウム酸化膜）１４と、前記共通ブロック膜１４上に形成された共通制御電極膜（リン添加アモルファスシリコン膜）１６と、前記共通制御電極膜１６上に形成されたカバー膜（シリコン窒化膜）１７を有している。
また、隣接する前記一対のメモリセルＭＣ間には、ワード線方向に沿って、素子分離用のトレンチＴが形成され、その中には素子分離絶縁膜（シリコン酸化膜）１５が埋め込まれており、前記素子分離絶縁膜１５の側壁の上部が、前記メモリセルＭＣにおける前記チャージ膜１３ａの側壁に接触する状態に設けられている。
さらに、前記素子分離絶縁膜１５の上面と前記チャージ膜１３ａの上面及び側壁の一部を覆うように、連続する一層の前記共通ブロック膜１４が積層され、その上に、前記共通制御電極膜１６とカバー膜１７が積層されている。
本発明のチャージトラップ型不揮発性半導体記憶装置は、トレンチＴ内での前記素子分離絶縁膜１５の上面中央部の高さが少なくとも前記メモリセルＭＣにおける前記チャージ膜１３ａの上面の位置よりも低くなるため、メモリセル間の干渉を小さくでき、さらに、前記共通ブロック膜１４をＳＴＩ形成後に連続した一層として積層することで、トレンチＴの内部において、前記共通ブロック膜１４により、前記素子分離絶縁膜１５と前記共通制御電極膜１６が分断される。その結果、前記制御電極膜１６と前記チャージ膜１３ａの間でのショートの発生を回避できる。また、前記素子分離絶縁膜１５の上端部においてトレンチＴから突出するような絶縁膜の残存部（図３の５ａ参照）がないため電界ロスが生ぜず、良好なメモリセルの特性を確保することを可能にしている。
次に、上記構成のチャージトラップ型不揮発性半導体記憶装置の製造工程について説明する。
次に、図１−２から図１−１４を参照しながら、第１の実施形態のチャージトラップ型不揮発性半導体記憶装置の製造工程について工程順に説明する。
図１−２から図１−１５は、本実施形態のチャージトラップ型不揮発性半導体記憶装置のうちのメモリセルアレイ部形成予定領域Ａの一部をワード線方向に沿って切断した断面であり、各工程により得られる断面形状の推移を示している。図中に示される、メモリセルアレイ部形成予定領域Ａは、本実施形態のチャージトラップ型不揮発性半導体記憶装置の完成後は、前記メモリセルアレイ部ＭＣＰとなる。
まず、シリコン基板１１上に、トンネル絶縁膜材料（シリコン酸化膜材料）１２と、チャージ膜材料（シリコン窒化膜材料）１３と、緩衝膜材料（アモルファスシリコン膜材料）２０と、ストッパー膜材料（シリコン窒化膜材料）１８と、を順次積層する（図１−２参照）。
前記緩衝膜材料２０の厚さと、後の工程で形成されるトレンチＴのワード線方向における前記トレンチ幅と、の関係が、前記緩衝膜材料２０の厚さが、前記トレンチの幅の０．５倍以上から１倍以下の厚さになるように、前記緩衝膜材料２０を積層する。
この後、前記ストッパー膜材料１８上にレジスト１９を塗布し、フォトリソグラフィー処理により、レジストパターン１９ａを形成する（図１−３参照）。
前記レジストパターン１９ａをマスクにして、ＲＩＥ法により、前記ストッパー膜材料１８と、前記緩衝膜材料２０と、前記チャージ膜材料１３と、前記トンネル絶縁膜材料１２と、前記シリコン基板１１と、を順次エッチングする。このようにして、トレンチＴを形成する（図１−４参照）。
前記トレンチＴの形成により、前記シリコン基板１１の一部としてのシリコン基板１１ａ、トンネル絶縁膜１２ａ、チャージ膜１３ａ、緩衝膜２０ａ、ストッパー膜１８ａが形成される。
次に、前記レジストパターン１９ａを剥離する（図１−５参照）。
その後、ＨＤＰ（High Density Plasma）法により、素子分離絶縁膜（シリコン酸化膜）１５を、少なくとも前記トレンチＴが埋まるように堆積させる（図１−６）。
さらに、前記ストッパー膜１８ａをマスクとして、ＣＭＰ（Chemical Mechanical Polish）法により前記素子分離絶縁膜１５を研磨し平坦化して、前記トレンチＴ内に前記素子分離絶縁膜１５を残存させる（図１−７参照）。
次に、前記ストッパー膜１８ａをマスクとして前記素子分離絶縁膜１５を、その上面が所望の高さ（前記ストッパー膜１８ａの厚さの途中）になるまでＲＩＥ法によりエッチングする（図１−８参照）。
その後、前記ストッパー膜１８ａを剥離する（図1−９参照）。
この結果、図１−９に示すように、前記素子分離絶縁膜１５の上方部分が前記緩衝膜２０ａの上面よりも高くなる。すなわち、前記素子分離絶縁膜１５の上部がトレンチＴから上に突出した状態となる。
次に、上に突出した状態となった前記素子分離絶縁膜１５を、前記素子分離絶縁膜１５の上面を、前記緩衝膜２０ａと前記チャージ膜１３ａとの界面近傍に位置させるように、等方的に且つ選択的に、ウエットエッチングする（図１−１０参照）。この時のエッチング量は、緩衝膜２０ａの膜厚と少なくとも同程度とする。この際、前記緩衝膜２０ａに対する前記素子分離絶縁膜１５のエッチング選択比の高いエッチング溶液として、希フッ酸を使用する。
次にウエットエッチングにより前記緩衝膜２０ａを選択的に除去する（図１−１１参照）。この際、前記素子分離絶縁膜１５と前記チャージ膜１３ａの両方に対して前記緩衝膜２０ａのエッチング選択比が高いエッチング溶液としてアルカリ溶液を使用する。
その後、前記素子分離絶縁膜１５の側壁の上部が、前記トレンチＴ内において、前記チャージ膜１３ａの側壁に接触するような状態になるように、前記素子分離絶縁膜１５をウエットエッチングする（図１−１２参照）。この際のエッチング溶液は、希フッ酸を用いる。
その後、前記素子分離絶縁膜１５の上面と、前記チャージ膜１３ａの上面及び側壁の一部を覆うように、連続する一層の前記共通ブロック膜（アルミニウム酸化膜）１４を積層させる（図１−１３参照）。
次に、前記共通ブロック膜１４の上に、共通制御電極膜（リン添加アモルファスシリコン膜）１６を形成する（図１−１４参照）。
次に、前記共通制御電極膜１６の上に、カバー膜（シリコン窒化膜）１７を積層させる（図１−１5参照）。その後、ワード線方向に並行してエッチングを行い複数のメモリセルＭＣを形成する。
以上のような工程を経て、最終的に、図１−１５、すなわち、図１−１のようなチャージトラップ型不揮発性半導体記憶装置を得ることができる。
また、本実施形態の第1の変形例として、トレンチＴの内部の前記素子分離絶縁膜１５をウエットエッチング処理する際、前記素子分離絶縁膜１５だけではなく、前記緩衝膜２０ａも同時にウエットエッチングするような例が挙げられる。
すなわち、図を用いて説明すると、図１−９の状態の装置から図１−１１の状態の装置までを１つの処理工程で進めることができる。
このようにすることで、第１の実施形態と比べて工程数を減らすことができる。
このように工程数を減らすことを可能とするためには、前記緩衝膜２０の材質を変える必要がある。具体的には、第１の実施形態で用いられたアモルファスシリコン膜に代えて、シリコン酸化膜を使用する。
また、このように、材質を変更したことに伴い、前記チャージ膜（シリコン窒化膜）１３ａに対するシリコン酸化膜のエッチング選択比が高いという性質を有する、希フッ酸又はＮＨ４Ｆ溶液をエッチング溶液として用いる必要がある。
さらに、本実施形態の第２の変形例として、図１−６に示されるトレンチＴ内部に素子分離絶縁膜１５を堆積する際には、先述の実施形態で使用したＨＤＰ法のみに限るものではなく、ＨＤＰ法以外のＣＶＤ（Chemical Vapor Deposition）法でも、素子分離絶縁膜（シリコン酸化膜）１５を、堆積させることもできる。この場合、素子分離絶縁膜１５の上面部は、トレンチＴ内において、凹状に形成される。そのため、最終的に、図１−１６のようなチャージトラップ型不揮発性半導体記憶装置を得ることができる。
以上に述べた第１の実施形態は、以下のような利点を有する。
即ち、一般に、ウエットエッチング法は、ＲＩＥ（Reactive Ion Etching）法と異なり、等方性のエッチングである。そのため、エッチング時間を管理することで、エッチング量を厳密に制御することができる。
よって、本発明の実施形態では、このウエットエッチング法を採用したので、エッチング時間を管理することで、エッチング量を厳密に制御することができる。
また、本実施形態のエッチングでは、エッチング保護のための前記緩衝膜２０ａを基準面とし、基準面からの深さを目安にして前記素子分離絶縁膜１５を掘り進んでいく（図１−１０参照）。
しかしながら、もし、この時、前記緩衝膜２０ａではなくストッパー膜１８ａを基準面として使用した場合には（図１−８参照）、エッチングされる前記素子分離絶縁膜１５の高さも不均一となってしまう。なぜなら、前記ストッパー膜１８ａはＣＭＰ（Chemical Mechanical Polish）の研磨により得られるものであるため、基準面となる膜の厚さが不均一になりやすく、それにより、エッチングされる膜の上面の高さを均一にすることが難しくなるからである。
そこで、本実施形態では、前記素子分離絶縁膜１５をウエットエッチングする前に、ＣＭＰによって得られる膜である前記ストッパー膜１８ａを剥離するようにしている（図１−９参照）。さらに、エッチング保護膜として、膜厚が管理された前記緩衝膜２０ａを使用することで（図１−２参照）、前記素子分離絶縁膜１５の高さを精度良く位置決めすることが可能となった。
また、前記共通ブロック膜１４で、前記素子分離絶縁膜１５と前記共通制御電極膜１６とを電気的に確実に切り離している（図１−１５参照）。これにより、前記チャージ膜１３ａと前記共通制御電極膜１６のシュートを防ぎ、高い耐圧を確保することができる。
（第２の実施形態）
この第２の実施形態は、メモリセルアレイ部ＭＣＰのほかに、選択ゲート部ＳＧＰにも着目した製造方法に関するものである。つまり、複数のメモリセルＭＣを有するメモリセルアレイ部ＭＣＰと、このメモリセルアレイ部ＭＣＰを動作させる回路要素（例えば選択トランジスタＴＲ）を有する選択ゲート部ＳＧＰと、を有するチャージトラップ型不揮発性半導体記憶装置において、メモリセルアレイ部ＭＣＰと選択ゲート部ＳＧＰとを同時に製造していく場合の製造方法を説明するものであり、前記メモリセルアレイ部ＭＣＰにおいて、前記各メモリセルＭＣは、前述の第１の実施形態の前記メモリセルと同じ構成を有する（図２−１左側参照）。
この第２の実施形態の特徴は、メモリセルアレイ部ＭＣＰと、選択ゲート部ＳＧＰとを、同時に同一のプロセスで形成していきつつも、メモリセルアレイ部ＭＣＰにおいては、第１の実施形態と同様に、トレンチＴ内の素子分離絶縁膜２５を、前記素子分離絶縁膜２５の側壁の上部が、前記メモリセルＭＣにおける前記チャージ膜２３ａの側壁に接触する状態に、位置させたところにある（図２−１左側参照）。
さらに、上述のようにトレンチＴ内の素子分離絶縁膜２５の高さを、第１の実施形態と同様の所期の高さのものとして構成するために、第１の実施形態では緩衝膜２０ａとして一層のものを用いたが、これに対して第２の実施形態では、エッチング保護膜３１ａと、緩衝膜３２ａと、を使用したところにある。この点において、第２の実施形態は第１の実施形態と相違する。
まず、第２の実施形態におけるチャージトラップ型不揮発性半導体記憶装置の構造について説明する。
図２−１は、第２の実施形態におけるチャージトラップ型不揮発性半導体記憶装置のうちのメモリセルアレイ部ＭＣＰの一部と選択ゲート部ＳＧＰの一部とをワード線方向に沿って切断した断面を示すものである。
図２−１に示すように、本実施形態のおけるチャージトラップ型不揮発性半導体記憶装置は、メモリセルアレイ部ＭＣＰと選択ゲート部ＳＧＰとを備え、
前記メモリセルアレイ部ＭＣＰは、ワード線方向に沿って素子分離絶縁膜２５により所定間隔だけ隔てられて形成された複数のメモリセルＭＣを有し、前記各メモリセルＭＣは、シリコン基板２１の一部としてのシリコン基板２１ａと、前記シリコン基板２１ａ上に形成されたトンネル絶縁膜（シリコン酸化膜）２２ａと、前記トンネル絶縁膜２２ａ上に形成されたチャージ膜（シリコン窒化膜）２３ａと、前記チャージ膜２３ａ上に形成された共通ブロック膜（アルミニウム酸化膜）２４と、前記共通ブロック膜２４上に形成された共通制御電極膜（リン添加アモルファスシリコン膜）２６と、前記共通制御電極膜２６上に形成されたカバー膜（シリコン窒化膜）２７を備えるものとして構成されており、
前記選択ゲート部ＳＧＰは、前記メモリセルアレイ部ＭＣＰを動作させる回路要素、例えば選択トランジスタＴＲ、を有し、この選択トランジスタＴＲは、ワード線方向に沿って素子分離絶縁膜２５により所定間隔だけ隔てられて形成される。さらに、前記各選択トランジスタＴＲは、シリコン基板２１の一部としてのシリコン基板２１ｂと、前記シリコン基板２１ｂの上に形成された選択ゲート絶縁膜（シリコン酸化膜）３３と、前記選択ゲート絶縁膜３３上に形成された共通ブロック膜（アルミニウム酸化膜）２４と、前記共通ブロック膜２４上に形成された共通制御電極膜（リン添加アモルファスシリコン膜）２６と、前記共通制御電極膜２６上に形成されたカバー膜（シリコン窒化膜）２７を備えるものとして構成されている。
次に、図２−２から図２−１８を参照しながら、第２の実施形態のチャージトラップ型不揮発性半導体記憶装置の製造工程について工程順に説明する。
図２−２から図２−１８の図面は、本実施形態のチャージトラップ型不揮発性半導体記憶装置の各製造工程により得られる断面形状の推移を示したものであり、チャージトラップ型不揮発性半導体記憶装置における、メモリセルアレイ部形成予定領域Ａの一部と選択ゲート部形成予定領域Ｂの一部とをワード線方向に沿って切断した断面である。また、図中のメモリセルアレイ形成予定領域Ａと選択ゲート部形成予定領域Ｂは、チャージトラップ型不揮発性半導体記憶装置が完成後、それぞれ、メモリセルアレイ部ＭＣＰと選択ゲート部ＳＧＰとなる。
まず、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂとの両方において、第１の実施形態とほぼ同様に、シリコン基板２１上に、トンネル絶縁膜材料（シリコン酸化膜材料）２２と、チャージ膜材料（シリコン窒化膜材料）２３と、エッチング保護膜材料（シリコン酸化膜材料）３１と、緩衝膜材料（アモルファスシリコン膜材料）３２と、ストッパー膜材料（シリコン窒化膜材料）２８と、を順次積層する（図２−２参照）。
この時、前記緩衝膜材料３２の厚さと、後の工程で形成されるトレンチＴのワード線方向におけるトレンチ幅と、の関係が、前記トレンチの幅の０．５倍以上から１倍以下になるように、前記緩衝膜材料３２を積層する。
次いで、前記ストッパー膜材料２８上にレジスト２９を塗布し、フォトリソグラフィー処理によりレジストパターン２９ａを形成する（図２−３参照）。
その後、前記レジストパターン２９ａをマスクとして、ＲＩＥ法により、前記ストッパー膜材料２８と、前記緩衝膜材料３２と、前記エッチング保護膜材料３１と、前記チャージ膜材料２３と、前記トンネル絶縁膜材料２２と、前記シリコン基板２１と、を順次エッチングする。このようにして、トレンチＴを形成する（図２−４参照）。
このトレンチＴの形成により、前記メモリセルアレイ部形成予定領域Ａにおいては、メモリセル用ストッパー膜２８ａ、メモリセル用緩衝膜３２ａ、メモリセル用エッチング保護膜３１ａ、メモリセル用チャージ膜２３ａ、メモリセル用トンネル絶縁膜２２ａ及びシリコン基板２１の一部としてのメモリセル用シリコン基板２１ａが得られる（図２−４左側参照）。
さらに、前記選択ゲート部形成予定領域Ｂにおいては、前記トレンチＴの形成により、トランジスタ用ストッパー膜２８ｂ、トランジスタ用緩衝膜３２ｂ、トランジスタ用エッチング保護膜３１ｂ、トランジスタ用チャージ膜２３ｂ、トランジスタ用トンネル絶縁膜２２ｂ及びシリコン基板２１の一部としてのトランジスタ用シリコン基板２１ｂが得られる（図２−４右側参照）。
次に、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂとの両方において、前記レジストパターン２９ａを剥離し、次いで、ＨＤＰ法により、少なくとも前記トレンチＴが埋まるように素子分離絶縁膜（シリコン酸化膜）２５を堆積する（図２−５参照）。
さらに、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂとの両方において、前記素子分離絶縁膜２５をＣＭＰ法により研磨し平坦化して、前記トレンチＴ内に前記素子分離絶縁膜２５残存させる（図２−６参照）。
次に、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂとの両方において、前記メモリセル用ストッパー膜２８ａと前記トランジスタ用ストッパー膜２８ｂとをマスクとして、前記素子分離絶縁膜２５を、その上面が所望の高さ（前記メモリセル用ストッパー膜２８ａと前記トランジスタ用ストッパー膜２８ｂとの厚さの途中）になるまで、ＲＩＥ法によりエッチングする（図２−７参照）。
その後、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂとの両方において、前記メモリセル用ストッパー膜２８ａと、前記トランジスタ用ストッパー膜２８ｂと、を剥離する（図２−８参照）。
その結果、図２−８に示すように、前記素子分離絶縁膜２５の上方部分が、が、前記メモリセル用緩衝膜３２ａと、前記トランジスタ用緩衝膜３２ｂと、の上面よりも高くなる。すなわち、前記素子分離絶縁膜２５の上部がトレンチＴから上に突出した状態となる（図２−８参照）。
次に、前記メモリセルアレイ部形成予定領域Ａにおいては、上に突出した状態となった前記素子分離絶縁膜２５を、前記素子分離絶縁膜２５の上面を、前記メモリセル用緩衝膜３２ａと前記メモリセル用エッチング保護膜３１ａとの界面近傍に位置させるように、等方的に且つ選択的に、ウエットエッチングする（図２−９左側参照）。
同時に、前記選択ゲート部形成予定領域Ｂにおいては、上に突出した状態となった前記素子分離絶縁膜２５を、前記素子分離絶縁膜２５の上面を、前記トランジスタ用緩衝膜３２ｂと前記トランジスタ用エッチング保護膜３１ｂとの界面近傍に位置させるように、等方的に且つ選択的に、ウエットエッチングする（図２−９右側参照）。
この際、前記メモリセル用緩衝膜３２ａ及び前記トランジスタ用緩衝膜３２ｂに対して前記素子分離絶縁膜２５のエッチング選択比の高いエッチング溶液である、希フッ酸を使用する。
次に、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂとの両方において、前記メモリセル用緩衝膜３２ａと，前記トランジスタ用緩衝膜３２ｂとをウエットエッチングにより選択的に除去する（図２−１０参照）。
この際、前記素子分離絶縁膜２５と、前記メモリセル用チャージ膜２３ａと、前記トランジスタ用チャージ膜２３ｂと、に対して前記メモリセル用緩衝膜３２ａ及び前記トランジスタ用緩衝膜３２ｂのエッチング選択比が高いエッチング溶液としてアルカリ溶液を使用する。
その後、前記メモリセルアレイ部形成予定領域Ａに、前記メモリセルアレイ部形成予定領域Ａの保護するため、保護膜（レジスト膜）３４を形成する（図２−１１左側参照）。
この後、前記選択ゲート部形成予定領域Ｂのみを加工する工程に入る。即ち、前記選択ゲート部形成予定領域Ｂにおいて、前記トランジスタ用エッチング保護膜３１ｂ、前記トランジスタ用チャージ膜２３ｂ、及び前記素子分離絶縁膜２５を、ＲＩＥ法によりエッチングする（図２−１２右側参照）。
次いで、前記メモリセルアレイ部形成予定領域Ａにおいて、前記保護膜３４を剥離する（図２−１３左側参照）。
前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂとの両方において、前記素子分離絶縁膜２５と、前記メモリセル用エッチング保護膜３１ａと、前記トランジスタ用トンネル絶縁膜２２ｂと、に対して、希フッ酸を用いて、ウエットエッチングする（図２−１４参照）。
これにより、前記メモリセルアレイ部形成予定領域Ａにおいては、前記メモリセル用エッチング保護膜３１ａが除去され、前記トレンチＴ内の前記素子分離絶縁膜２５の側壁の上部が、前記メモリセル用チャージ膜２３ａの側壁に接触するような状態となる（図２−１４左側参照）。
同時に、前記選択ゲート部形成予定領域Ｂにおいては、前記トランジスタ用トンネル絶縁膜２２ｂが除去され、前記トレンチＴ内部の前記素子分離絶縁膜２５の上面の高さが低くなる（図２−１４右側参照）。
この際、前記メモリセルアレイ部形成予定領域Ａにおいては、前記メモリセル用エッチング保護膜３１ａは、それ自体がエッチングされることで、その直下にある前記メモリセル用チャージ膜２３ａを保護している。
この後、前記選択ゲート部形成予定領域Ｂにおいて、前記トランジスタ用シリコン基板２１ｂの上部を酸化することにより、トランジスタ用ゲート絶縁膜（シリコン酸化膜）３３を形成する（図２−１５右側参照）。この際、前記メモリセルアレイ部形成予定領域Ａにおいては、前記メモリセル用チャージ膜２３ａは、シリコン窒化膜であるため、酸化されることはない（図２−１５左図参照）。
次に、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂと、の両方において、前記素子分離絶縁膜２５の上面と、前記チャージ膜２３ａの上面及び側壁の一部と、トランジスタ用ゲート絶縁膜３３の上面及び側壁の一部と、を覆うように、連続する一層の前記共通ブロック膜（アルミニウム酸化膜）２４を積層させる（図２−１６参照）。
さらに、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂと、の両方において、前記共通ブロック膜２４上に、共通制御電極膜（リン添加アモルファスシリコン膜）２６を積層する（図２−１７参照）。
次いで、前記メモリセルアレイ部形成予定領域Ａと、前記選択ゲート部形成予定領域Ｂと、の両方において、共通制御電極膜２６上に、カバー膜（シリコン窒化膜）２７を積層する（図２−１８参照）。その後、ワード線方向に並行してエッチングを行い複数のメモリセルＭＣを形成する。
以上のような工程を経て、最終的に、図２−１８、すなわち図２−１に示すようなチャージトラップ型不揮発性半導体記憶装置を得ることができる。
本第２の実施形態では、前述のように、メモリセルアレイ部ＭＣＰと選択ゲート部ＳＧＰとを同時に処理しつつ、メモリセルアレイ部ＭＣＰにおける、トレンチＴ内の素子分離絶縁膜２５の高さを所期のものとするために、緩衝膜３２ａとエッチング保護膜３１ａとを用いた（図２−９参照）。より詳しくは、図２−９からわかるように、メモリセルアレイ部形成予定領域Ａの素子分離絶縁膜２５をエッチングする際に、緩衝膜３２ａが、前に記載の第１の実施形態の緩衝膜２０ａと同様に、メモリセル用チャージ膜２３ａの保護膜として働く。さらに、図２−１４からわかるように、選択ゲート部形成予定領域Ｂを加工する際にも、メモリセルアレイ形成予定領域Ａにおいて、エッチング保護膜３１ａは、それ自体がエッチングされることで、メモリセル用チャージ膜２３ａの保護膜として働く。
このようにすることで、前述のように、この第２の実施形態によれば、メモリセルアレイ部ＭＣＰと選択ゲート部ＳＧＰとを同一の１回のプロセスで同時に処理することができた。
以上に述べた本発明の第１及び第２の実施形態によれば、トレンチ内での素子分離絶縁膜の上面中央部の高さが少なくともメモリセルにおけるチャージ膜の上面の位置よりも低くすることができるため、メモリセル間の干渉を小さくできる。さらに、共通ブロック膜をＳＴＩ形成後に連続した一層として積層することで、トレンチの内において、前記共通ブロック膜により、前記素子分離絶縁膜と前記共通制御電極膜が分断されることで、前記制御電極膜と前記チャージ膜の間でのショートの発生を回避できる。また、前記素子分離絶縁膜の上端部においてトレンチから突出するような絶縁膜の残存部（図３の５ａ参照）がないため電界ロスが生ぜず、良好なメモリセルの特性を確保することを可能にしている。
本発明の第1の実施形態のチャージトラップ型不揮発性半導体記憶装置におけるメモリセルアレイ部の一部を示す概略的断面図。 本発明の第1の実施形態の製造工程を説明するため概略的工程断面図（その1）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その２）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その３）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その４）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その５）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その６）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その７）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その８）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その９）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その１０）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その１１）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その１２）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その１３）。 本発明の第1の実施形態の製造工程を説明するための概略的工程断面図（その１４）。 本発明の第1の実施形態の第２の変形例のチャージトラップ型不揮発性半導体記憶装置におけるメモリセルアレイ部の一部を示す概略的断面図。 本発明の第２の実施形態のチャージトラップ型不揮発性半導体記憶装置におけるメモリセルアレイ部及び選択ゲート部の一部を示す概略的断面図。 本発明の第２の実施形態の製造工程を説明するため概略的工程断面図（その1）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その２）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その３）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その４）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その５）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その６）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その７）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その８）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その９）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１０）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１１）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１２）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１３）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１４）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１５）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１６）。 本発明の第２の実施形態の製造工程を説明するための概略的工程断面図（その１７）。 本発明者が知得するチャージトラップ型不揮発性半導体記憶装置の一例を示す参考図。
符号の説明
１，１１，２１ シリコン基板
１ａ、１１a，２１ａ，２１ｂ シリコン基板の一部
１２，２２ トンネル絶縁膜材料（シリコン酸化膜材料）
２ａ，１２ａ，２２ａ，２２ｂ トンネル絶縁膜（シリコン酸化膜）
１３，２３ チャージ膜材料（シリコン窒化膜材料）
３ａ，１３ａ，２３ａ，２３ｂ チャージ膜（シリコン窒化膜）
４ａ ブロック膜（アルミニウム酸化膜）
１４，２４ 共通ブロック膜（アルミニウム酸化膜）
５，１５，２５ 素子分離絶縁膜（シリコン酸化膜）
５ａ 残存部
６，１６，２６ 共通制御電極膜（リン添加アモルファスシリコン膜）
７，１７，２７ カバー膜（シリコン窒化膜）
１８，２８ ストッパー膜材料（シリコン窒化膜材料）
１８ａ，２８ａ，２８ｂ ストッパー膜（シリコン窒化膜）
１９，２９ レジスト膜
１９ａ，２９ａ レジストパターン
２０ 緩衝膜材料（アモルファスシリコン膜材料）
２０ａ 緩衝膜（アモルファスシリコン膜）
３１ エッチング保護膜材料（シリコン酸化膜材料）
３１ａ，３１ｂ エッチング保護膜（シリコン酸化膜）
３２ 緩衝膜材料（アモルファスシリコン膜材料）
３２ａ，３２ｂ 緩衝膜（アモルファスシリコン膜）
３３ 選択ゲート絶縁膜（シリコン酸化膜）
３４ 保護膜（レジスト膜）
ＭＣ メモリセル
ＭＣＰ メモリセルアレイ部
ＳＧＰ 選択ゲート部
Ａ メモリセルアレイ部形成予定領域
Ｂ 選択ゲート部形成予定領域
Ｔ トレンチ
ＴＲ 選択トランジスタ

Claims (5)

  1. ワード線方向に沿って素子分離絶縁膜により所定間隔だけ隔てられて形成された複数のメモリセルを有し、
    前記各メモリセルは、シリコン基板の一部と、前記シリコン基板の一部上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージ膜と、前記チャージ膜上に形成された共通ブロック膜と、前記共通ブロック膜上に形成された制御電極膜と、を備えるものとして構成されており、
    前記素子分離絶縁膜は、前記素子分離絶縁膜の側壁の上部が、前記メモリセルにおける前記チャージ膜の側壁に接触する状態に、隣接する前記一対のメモリセル間に埋め込まれており、
    前記共通ブロック膜は、前記ワード線方向に沿って、前記メモリセルの有する前記チャージ膜と、前記素子分離絶縁膜と、の上に設けられており、且つ、
    前記制御電極膜は、前記共通ブロック膜上に設けられていることを特徴とするチャージトラップ型不揮発性半導体記憶装置。
  2. ワード線方向に沿って素子分離絶縁膜により所定間隔だけ隔てられて形成された複数のメモリセルを有し、前記各メモリセルは、シリコン基板の一部と、前記シリコン基板の一部上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージ膜と、前記チャージ膜上に形成された共通ブロック膜と、前記共通ブロック膜上に形成された制御電極膜と、を備えるものとして構成されている、チャージトラップ型不揮発性半導体記憶装置の製造方法において、
    前記シリコン基板上に少なくとも、トンネル絶縁膜材料、チャージ膜材料及び緩衝膜材料を積層し、これらの緩衝膜材料、チャージ膜材料、トンネル絶縁膜材料及びシリコン基板をエッチングして、この緩衝膜材料からこのシリコン基板に至るトレンチを形成することにより、前記メモリセルにおける前記シリコン基板の一部と前記トンネル絶縁膜と前記チャージ膜を形成すると共に、このチャージ膜を覆う緩衝膜を形成し、前記トレンチ内に素子分離絶縁膜を堆積する工程と、
    この素子分離絶縁膜の上面が前記緩衝膜と前記チャージ膜との界面近傍となるまで、前記素子分離絶縁膜をエッチングする工程と、
    前記緩衝膜を除去する工程と、
    前記素子分離絶縁膜の側壁の上部と前記メモリセルにおける前記チャージ膜の側壁とが接触した状態になるまで、前記素子分離絶縁膜をエッチングする工程と、
    を有することを特徴とするチャージトラップ型不揮発性半導体記憶装置の製造方法。
  3. メモリセルアレイ部にワード線方向に沿って素子分離絶縁膜により所定間隔だけ隔てられて形成された複数のメモリセルを有し、前記各メモリセルは、シリコン基板の一部と、前記シリコン基板の一部上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージ膜と、前記チャージ膜上に形成された共通ブロック膜と、前記共通ブロック膜上に形成された制御電極膜と、を備えるものとして構成されている、チャージトラップ型不揮発性半導体記憶装置の製造方法において、
    前記シリコン基板上に少なくとも、トンネル絶縁膜材料と、チャージ膜材料と、エッチング保護膜材料と、緩衝膜材料と、を積層し、これらの緩衝膜材料、エッチング保護膜材料、チャージ膜材料、トンネル絶縁膜材料及びシリコン基板をエッチングして、この緩衝膜材料からこのシリコン基板に至るトレンチを形成することにより、前記メモリセルにおける前記シリコン基板の一部と前記トンネル絶縁膜と前記チャージ膜とを形成すると共に、このチャージ膜を覆うエッチング保護膜及び緩衝膜を形成し、前記トレンチ内に前記素子分離絶縁膜を堆積する工程と、
    この素子分離絶縁膜の上面が、前記緩衝膜と前記エッチング保護膜との界面近傍となるまで、前記素子分離絶縁膜をエッチングする工程と、
    前記緩衝膜を除去する工程と、
    前記エッチング保護膜を除去すると共に前記素子分離絶縁膜の側壁の上部が前記チャージ膜の側壁に接触した状態となるまで、前記素子分離絶縁膜をエッチングする工程と、
    を有することを特徴とするチャージトラップ型不揮発性半導体記憶装置の製造方法。
  4. メモリセルアレイ部と選択ゲート部とを備え、
    前記メモリセルアレイ部は、ワード線方向に沿って素子分離絶縁膜により所定間隔だけ隔てられて形成された複数のメモリセルを有し、前記各メモリセルは、シリコン基板の一部と、前記シリコン基板の一部上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたチャージ膜と、前記チャージ膜上に形成された共通ブロック膜と、前記共通ブロック膜上に形成された制御電極膜と、を備えるものとして構成されており、
    前記選択ゲート部は、ワード線方向に沿って素子分離絶縁膜により所定間隔だけ隔てられて形成された複数のトランジスタを有し、前記各トランジスタは、シリコン基板の一部と、このシリコン基板の一部の上に形成された選択ゲート絶縁膜と、この選択ゲート絶縁膜上に形成された共通ブロック膜と、この共通ブロック膜上に形成された制御電極膜と、を備えるものとして構成されている、
    チャージトラップ型不揮発性半導体記憶装置の製造方法において、
    前記メモリセルアレイ部と前記選択ゲート部の両方において、前記シリコン基板上に少なくとも、トンネル絶縁膜材料と、チャージ膜材料と、エッチング保護膜材料と、緩衝膜材料と、を積層し、これらの緩衝膜材料、エッチング保護膜材料、チャージ膜材料、トンネル絶縁膜材料及びシリコン基板をエッチングして、この緩衝膜材料からこのシリコン基板に至るトレンチを形成することにより、前記メモリセルにおける前記シリコン基板の一部と前記トンネル絶縁膜と前記チャージ膜とを形成すると共に、このチャージ膜を覆うエッチング保護膜及び緩衝膜を形成し、前記トレンチ内に前記素子分離絶縁膜を堆積する工程と、
    この素子分離絶縁膜の上面が、前記緩衝膜と前記エッチング保護膜との界面近傍となるまで、前記素子分離絶縁膜をエッチングする工程と、
    前記緩衝膜を除去する工程と、
    前記選択ゲート部において、前記チャージ膜と前記エッチング保護膜とを除去する工程と、
    前記メモリセルアレイ部の前記エッチング保護膜を除去すると共に前記素子分離絶縁膜の側壁の上部が前記チャージ膜の側壁に接触した状態になるまで、前記素子分離絶縁膜をエッチングする工程と、
    前記選択ゲート部の前記トンネル絶縁膜を除去する工程と、
    を有することを特徴とするチャージトラップ型不揮発性半導体記憶装置の製造方法。
  5. 前記緩衝膜の厚さと、ワード線方向における前記トレンチの幅と、の関係が、前記緩衝膜の厚さが、前記トレンチの幅の０．５倍以上から１倍以下の厚さになるように、前記緩衝膜を形成することを特徴とする、請求項２乃至４の1つに記載のチャージトラップ型不揮発性半導体記憶装置の製造方法。
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