JP2008118095A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】隣接するフローティングゲートの電気的干渉を抑える。
【解決手段】アクティブ領域を限定する素子分離膜１４を含む半導体基板１１の上部に第１のスペーサを形成する。この第１のスペーサの一部を除去してアクティブ領域の一部を露出し、露出したアクティブ領域を除去して第１のリセスを形成し、第１のスペーサを除去する。また、リセスを含む全体構造の上部にトンネル酸化膜１６と導電膜１７を形成し、この導電膜１７を含む全体構造の上部に第２のスペーサ１８を形成する。第２のスペーサ１８の一部を除去して導電膜１７の一部を露出し、露出した導電膜１７を除去して第２のリセスを形成して第２のスペーサ１８を除去する。そして、導電膜１７の上部に誘電体膜とコントロールゲートを形成する。これにより、ハードマスクを使用する工程を必要とすることなく、均一にアクティブ領域の幅ならびにフローティングゲートの面積と誘電体膜の面積を増加させる。
【選択図】図１Ｉ

Description

本発明は、特に不揮発性メモリとして代表的なフラッシュメモリのごとき半導体素子の製造方法に関する。
近年、フラッシュメモリのごとき素子がますます高集積化されるに伴い、フローティングゲートの高さと面積も次第に微細化される傾向にある。それにより、カップリング比 (coupling ratio)も減って、フラッシュメモリセルのプログラム効率は低下する。
さらには、フローティングゲートの高さと面積の微細化によって、隣り合うメモリセルとメモリセルとの間の距離が近接することで干渉が大きくなり、ワード線(word line)間のプログラム電圧分布が大きくなってしまうといった問題点がある。
そこで、本発明の目的は、隣接するフローティングゲートどうしの電気的干渉を抑えるのに有効な半導体素子の製造方法を提供することにある。
上記目的を達成するために本発明に係る代表的な半導体素子の製造方法は、アクティブ領域を限定する素子分離膜を含む半導体基板の上部に第１のスペーサを形成する工程と、前記第１のスペーサの一部を除去して前記アクティブ領域の一部を露出する工程と、前記露出したアクティブ領域を除去して第１のリセスを形成する工程と、前記第１のスペーサを除去する工程と、前記リセスを含む全体構造の上部にトンネル酸化膜および導電膜を形成する工程と、前記導電膜を含む全体構造の上部に第２のスペーサを形成する工程と、前記第２のスペーサの一部を除去して前記導電膜の一部を露出させる工程と、露出した前記導電膜を除去して第２のリセスを形成する工程と、前記第２のスペーサを除去する工程と、前記導電膜の上部に誘電体膜とコントロールゲートを形成する工程と、を含むことを特徴とする。
本発明の半導体素子の製造方法によれば、ハードマスクを使用する工程を必要とすることなく、均一にアクティブ領域の幅ならびにフローティングゲートの面積を増加させ、そして誘電体膜の面積を増加させることができる。そして、隣り合うフローティングゲートを離間させることでフローティングゲートの間の電気的干渉を抑えるのに有効である。
以下、本発明に係る半導体素子の製造方法の実施形態について図面を参照して詳細に説明する。
≪第１実施形態≫
図１Ａ〜図１Ｋは、第１実施形態における各工程を順に示す素子の断面図である。
まず、図１Ａに示すように、アクティブ領域を有する半導体基板(11)の上部にバッファ酸化膜(12)とハードマスク(13)が形成され、その場合に望ましくはハードマスク(13)を窒化膜で形成する。そして、マスク(図示せず)を用いたエッチング工程を実施してハードマスク(13)、バッファ酸化膜(12)および半導体基板(11)の一部を除去してトレンチを形成するアイソレーション(isolation)工程を実施する。
つぎに、図１Ｂに示すように、上記トレンチを含む全体構造の上部に絶縁膜を形成し、この絶縁膜でトレンチを埋め込む。そしてさらに、絶縁膜の表面に対して平坦化技術の１つである化学的機械的研磨(CMP)を施して素子分離膜(14)を形成する。その際、ハードマスク(13)をエッチング停止膜として用いることができる。
つぎに、図１Ｃに示すように、図１Ｂ中のハードマスク(13)とバッファ酸化膜(12)を除去する。ハードマスク(13)を除去する際、NH4とHFの混合溶液またはH3PO4溶液を用いた湿式エッチングで除去することができる。
その後、素子分離膜(14)を含む全体構造の上部に第１のスペーサ(15)を形成する。第１のスペーサ(15)は素子分離膜(14)の間の空間を完全に埋め込まず、素子分離膜(14)の形態が維持され得る程度の厚さで形成する。望ましくは、第１のスペーサ(15)は窒化膜で形成することができる。
つぎに、図１Ｄに示すように、第１のスペーサ(15)の一部を除去するエッチング工程を実施する。このエッチング工程は異方性エッチング工程で実施されることが望ましい。それにより、素子分離膜(14)の側壁にのみ第１のスペーサ(15)が残留し、半導体基板(11)のアクティブ領域が露出される。第１のスペーサ(15)に対するエッチング工程はシリコンに比べて窒化膜がさらにエッチングされるエッチング選択比を有する条件で実施し、エッチング工程中に半導体基板(11)が損失するのを防止することができる。第１のスペーサ(15)に対するエッチング工程は、望ましくはCxFY、O2、Arガスの混合ガスを用いることができる。
次いで、第１のスペーサ(15)をエッチングマスクにして半導体基板(11)の上記アクティブ領域の一部を除去してリセス（凹部）を形成する。半導体基板(11)に対するエッチング工程は、窒化膜または酸化膜に比べてシリコンがさらにエッチングされるエッチング選択比を有する条件で実施する。これにより、別途のハードマスクを用いた工程を必要とすることなく、均一にアクティブ領域の幅を増加させることができる。半導体基板(11)に対するエッチング工程は、望ましくはCl2、HBrガスの混合ガスが用いることができる。
つぎに、図１Ｅに示すように、第１のスペーサ(15)を除去する。第1のスペーサ(15)を除去する時には、NH4とHFの混合溶液またはH3PO4溶液を用いた湿式エッチングで除去することができる。そして、上記アクティブ領域のリセスを含む全体構造の上部にトンネル酸化膜(16)を形成する。
つぎに、図１Ｆに示すように、トンネル酸化膜(16)の上部にフローティングゲート用ポリシリコン膜(17)を形成する。
つぎに、図１Ｇに示すように、トンネル酸化膜(16)に比べてポリシリコン膜(17)のエッチング率がより速いエッチング条件で全面エッチング工程を実施し、ポリシリコン膜(17)をエッチバック(etch back)する。ポリシリコン膜(17)の上部は、望ましくは素子分離膜(14)の上部よりも低くなるように形成する。
つぎに、図１Ｈに示すように、ポリシリコン膜(17)を含む全体構造の上部に第２のスペーサ(18)を形成する。第２のスペーサ(18)は素子分離膜(14)の間の空間を完全に埋め込まず、素子分離膜(14)とトンネル酸化膜(16)の形態が維持され得る程度の厚さで形成する。第２のスペーサ(18)は望ましくは酸化膜で形成することができる。
つぎに、図１Ｉに示すように、第２のスペーサ(18)の一部を除去するエッチング工程を実施する。このエッチング工程としては望ましくは異方性エッチング工程を採用することができる。その際、素子分離膜(14)の側壁にのみ第２のスペーサ(18)が残留し、ポリシリコン膜(17)の上部において、特にその中心部位が露出される。
次いで、第２のスペーサ(18)をエッチングマスクにしてポリシリコン膜(17)の露出された領域の一部を除去してリセスを形成する。ポリシリコン膜(17)に対するエッチング工程は、窒化膜または酸化膜に比べてシリコンがさらにエッチングされるエッチング選択比を有する条件で実施する。これにより、別途のハードマスクを用いた工程を必要とすることなく、均一にフローティングゲートの面積を増加させることができ、以後の工程でポリシリコン膜(17)の上部に形成される誘電体膜の面積を増加させることができる。ポリシリコン膜(17)に対するエッチング工程は、望ましくはCl2、HBrガスの混合ガスを用いることができる。
つぎに、図１Ｊに示すように、素子分離膜(14)の上部と第２のスペーサ(18)を除去する酸化膜エッチング工程を進行する。素子分離膜(14)の上部はアクティブ領域よりも200Å以上高く形成されるようにエッチング工程を実施する。そのエッチング工程としては、NH4F溶液とHF溶液との混合溶液またはH2SO4溶液とH2O2溶液との混合溶液を用いて実施することができる。
つぎに、図１Ｋに示すように、ポリシリコン膜(17)を含む全体構造の上部に誘電体膜(19)を形成する。誘電体膜(19)は、通常のONO(Oxide/Nitride/Oxide)構造であり得る。その後、図示してはいないが、誘電体膜(19)の上部にコントロールゲートと電極などを形成し、エッチングしてメモリセルを形成する。
なお、以上説明した第１実施形態においては、単一レベルのセル(Single level Cell; SLC)を形成するときに適用されることが望ましい。
≪第２実施形態≫
図２Ａ〜図２Ｄは、本発明による第２実施形態の各工程を示す素子の断面図である。
まず、図２Ａに示すように、アクティブ領域を有する半導体基板(21)の上部にいずれも図示しないがバッファ酸化膜とハードマスクを形成する。その場合に望ましくはハードマスクは窒化膜で形成される。すなわち、マスク(図示略)を用いたエッチング工程を実施し、上記のハードマスクとバッファ酸化膜と、そして半導体基板(21)の一部を除去してトレンチを形成するアイソレーション(isolation)工程を実施する。
トレンチを含む全体構造の上部に絶縁膜を形成して、その記トレンチを絶縁膜で埋め込む。そして、絶縁膜の表面に対して化学的機械的研磨(Chemical Mechanical Polishing; CMP)を実施して素子分離膜(24)を形成する。その場合ハードマスクをエッチング停止膜として用いることができる。次いで、それらハードマスクとバッファ酸化膜を除去する。ハードマスクを除去する際は、NH4とHFの混合溶液またはH3PO4溶液を用いた湿式エッチングによって除去することができる。
その後、素子分離膜(24)を含む全体構造の上部に第３のスペーサ(図示略)を形成する。この第３のスペーサは素子分離膜(24)の間の空間を完全に埋め込まず、素子分離膜(24)の形態が維持され得る程度の厚さで形成する。望ましくは、第３のスペーサは窒化膜で形成することができる。次いで、第３のスペーサの一部を除去するエッチング工程を実施する。望ましくは、エッチング工程は異方性エッチング工程で実施することができる。それにより、素子分離膜(14)の側壁にのみ上記第3のスペーサが残留し、半導体基板(21)のアクティブ領域が露出される。
第３のスペーサに対するエッチング工程はシリコンに比べて窒化膜がさらにエッチングされるエッチング選択比を有する条件で実施し、エッチング工程中に半導体基板(21)が損失するのを防止することができる。望ましくは、第３のスペーサに対するエッチング工程はCxFY、O2、Arガスの混合ガスを用いることができる。
次いで、第３のスペーサをエッチングマスクにして半導体基板(21)のアクティブ領域の一部を除去してリセス（凹部）を形成する。半導体基板(21)に対するエッチング工程は窒化膜または酸化膜に比べてシリコンがさらにエッチングされるエッチング選択比を有する条件で実施する。これにより、別途のハードマスクを用いた工程を必要とすることなく、均一にアクティブ領域の幅を増加させることができる。望ましくは、半導体基板(21)に対するエッチング工程はCl2、HBrガスの混合ガスを用いることができる。また、第３のスペーサをNH4とHFの混合溶液またはH3PO4溶液を用いた湿式エッチングによって除去する。そして、アクティブ領域のリセスを含む全体構造の上部にトンネル酸化膜(26)を形成する。
その後、トンネル酸化膜(26)の上部にフローティングゲート用ポリシリコン膜(27)を形成し、酸化膜に比べてポリシリコンのエッチング率がさらに速いエッチング条件で全面エッチング工程を実施し、ポリシリコン膜(27)をエッチバックする。望ましくは、ポリシリコン膜(27)の上部は、素子分離膜(24)の上部より低く形成されるようにする。
その後、ポリシリコン膜(27)を含む全体構造の上部に第４のスペーサを形成する。この第４のスペーサは素子分離膜(24)の間の空間を完全に埋め込まず、素子分離膜(24)とトンネル酸化膜(26)の形態が維持され得る程度の厚さで形成する。望ましくは、上記第4のスペーサは酸化膜で形成することができる。そして、第４のスペーサの一部を除去するエッチング工程を実施する。望ましくは、エッチング工程として異方性エッチング工程を採用することができる。その際、素子分離膜(24)の側壁にのみ第４のスペーサが残留し、ポリシリコン膜(27)の上部の特に中心部位が露出される。
次いで、第４のスペーサをエッチングマスクにしてポリシリコン膜(27)の露出された領域の一部を除去してリセスを形成する。ポリシリコン膜(27)に対するエッチング工程は、窒化膜または酸化膜に比べてシリコンがさらにエッチングされるエッチング選択比を有する条件で実施する。これにより、別途のハードマスクを用いた工程を必要とすることなく、均一にフローティングゲートの面積を増加させることができ、以後の工程でポリシリコン膜(27)の上部に形成される誘電体膜の面積を増加させることができる。望ましくは、ポリシリコン膜(27)に対するエッチング工程はCl2、HBrガスの混合ガスを用いることができる。そして、素子分離膜(24)の上部と第４のスペーサを除去する酸化膜エッチング工程を進行する。素子分離膜(24)の上部はアクティブ領域よりも300Å以上高く形成されるようにエッチング工程を実施する。上記エッチング工程は、NH4F溶液とHF溶液との混合溶液またはH2SO4溶液とH2O2溶液との混合溶液を用いて実施することができる。
次いで、ポリシリコン膜(27)を含む全体構造の上部に第５のスペーサ(30)を形成する。この第５のスペーサ(30)としては望ましくは窒化膜で形成される。
一方、図２Ｂに示すように、第５のスペーサ(30)の一部を除去するエッチング工程を実施する。望ましくは、エッチング工程としては異方性エッチング工程を採用することができる。その場合に、ポリシリコン膜(27)の形状によって素子分離膜(24)の上部面に形成された第５のスペーサ(30)が除去され、素子分離膜(24)の上部の特に中心部位が露出される。
次いで、第５のスペーサ(30)をエッチングマスクとして用いるエッチング工程で素子分離膜(24)の露出された領域の一部を除去し、アクティブ領域の下までリセス（凹部）を形成する。
重要な点は、上記リセスは隣接するフローティングゲートを隔離させることで、フローティングゲートの間の電気的干渉を抑えるのに有効であることである。素子分離膜(24)に対するエッチング工程は、窒化膜に比べて酸化膜がさらにエッチングされるエッチング選択比を有する条件で実施する。
つぎに、図２Ｃに示すように、図２Ｂ中の第５のスペーサ(30)を除去する。第５のスペーサ(30)は、NH4とHFの混合溶液またはH3PO4の溶液を用いた湿式エッチング工程で除去することができる。そして、素子分離膜(24)の上部はアクティブ領域よりも200Å以上高く形成されるようにエッチング工程を実施する。
つぎに、図２Ｄに示すように、ポリシリコン膜(27)を含む全体構造の上部に誘電体膜(31)を形成する。誘電体膜(31)は通常のONO(Oxide/Nitride/Oxide)構造であり得る。その後、誘電体膜(31)の上部にコントロールゲート(図示せず)と電極などを形成し、エッチングしてセルを形成する。
なお、この第２実施形態においては、望ましくはマルチレベルセル(Multi level Cell; MLC)を形成するときに適用することができる。
以上、本発明に係る半導体素子の製造方法においていくつかの実施形態を説明したが、それら実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
本発明に係る半導体素子の製造方法の第１実施形態において各工程を順に示す素子の断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 本発明に係る半導体素子の製造方法の第２実施形態において各工程を順に示す素子の断面図。 同第２実施形態における次の工程を示す断面図。 同第２実施形態における次の工程を示す断面図。 同第２実施形態における次の工程を示す断面図。
符号の説明
11 半導体基板
12 バッファ酸化膜
13 ハードマスク
14 素子分離膜
15 第１のスペーサ
16 トンネル酸化膜
17 ポリシリコン膜
18 第２のスペーサ
19 誘電体膜

Claims (20)

  1. アクティブ領域を限定する素子分離膜を含む半導体基板の上部に第１のスペーサを形成する工程と、
    前記第１のスペーサの一部を除去して前記アクティブ領域の一部を露出する工程と、
    前記露出したアクティブ領域を除去して第１のリセスを形成する工程と、
    前記第１のスペーサを除去する工程と、
    前記リセスを含む全体構造の上部にトンネル酸化膜および導電膜を形成する工程と、
    前記導電膜を含む全体構造の上部に第２のスペーサを形成する工程と、
    前記第２のスペーサの一部を除去して前記導電膜の一部を露出させる工程と、
    露出した前記導電膜を除去して第２のリセスを形成する工程と、
    前記第２のスペーサを除去する工程と、
    前記導電膜の上部に誘電体膜とコントロールゲートを形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記第１のスペーサは、前記素子分離膜の間の空間を完全に埋め込まずに前記素子分離膜の形態が維持され得る程度の厚さで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第１のスペーサは、窒化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記第１のスペーサの一部を除去するときにシリコンと比べて窒化膜がさらにエッチングされるエッチング選択比を有する条件でもってエッチング工程を実施することを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記エッチング工程は、CxFY、O2、Arガスの混合ガスを用いることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記第１のリセスは、窒化膜または酸化膜に比べてシリコンがさらにエッチングされるエッチング選択比を有する条件でもってエッチング工程を実施して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記エッチング工程は、Cl2、HBrガスの混合ガスを用いることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記第１のスペーサは、NH4とHFとの混合溶液またはH3PO4溶液を用いた湿式エッチングによって除去することを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記第２のスペーサは、前記素子分離膜の間の空間を完全に埋め込まずに前記素子分離膜の形態が維持され得る程度の厚さで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  10. 前記第２のスペーサは、酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  11. 前記第２のリセスは、窒化膜または酸化膜に比べてシリコンがさらにエッチングされるエッチング選択比を有する条件でもってエッチング工程を実施して形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記エッチング工程は、Cl2、HBrガスの混合ガスを用いることを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記第２のスペーサを除去するときに前記素子分離膜の上部も除去されるエッチング工程を実施することを特徴とする請求項１に記載の半導体素子の製造方法。
  14. 前記エッチング工程は、NH4F溶液とHF溶液との混合溶液またはH2SO4溶液とH2O2溶液との混合溶液を用いて実施することを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記導電膜は、ポリシリコンで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  16. 前記導電膜の上部は、前記素子分離膜の上部よりも低く形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  17. アクティブ領域を限定する素子分離膜を含む半導体基板の上部に第１のスペーサを形成する工程と、
    前記第１のスペーサの一部を除去して前記アクティブ領域の一部を露出させる工程と、
    露出した前記アクティブ領域を除去して第１のリセスを形成する工程と、
    前記第１のスペーサを除去する工程と、
    前記リセスを含む全体構造の上部にトンネル酸化膜および導電膜を形成する工程と、
    前記導電膜を含む全体構造の上部に第２のスペーサを形成する工程と、
    前記第２のスペーサの一部を除去して上記導電膜の一部を露出させる工程と、
    露出した前記導電膜を除去して第２のリセスを形成する工程と、
    前記第２のスペーサを除去する工程と、
    前記導電膜の上部に第３のスペーサを形成する工程と、
    前記第３のスペーサの一部を除去して前記素子分離膜の一部を露出させる工程と、
    露出した前記素子分離膜を除去して第３のリセスを形成する工程と、
    前記第３のスペーサを除去する工程と、
    前記導電膜の上部に誘電体膜およびコントロールゲートを形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  18. 前記第３のスペーサは、窒化膜で形成することを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記第３のリセスは、窒化膜に比べて酸化膜がさらにエッチングされるエッチング選択比を有するエッチング工程で形成されることを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記第３のスペーサは、NH4とHFとの混合溶液またはH3PO4の溶液を用いた湿式エッチングによって除去することを特徴とする請求項１７に記載の半導体素子の製造方法。
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