CN110600473A - 三维存储结构及其制作方法 - Google Patents
三维存储结构及其制作方法 Download PDFInfo
- Publication number
- CN110600473A CN110600473A CN201910791908.1A CN201910791908A CN110600473A CN 110600473 A CN110600473 A CN 110600473A CN 201910791908 A CN201910791908 A CN 201910791908A CN 110600473 A CN110600473 A CN 110600473A
- Authority
- CN
- China
- Prior art keywords
- dummy channel
- region
- holes
- substrate
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000003860 storage Methods 0.000 title abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 20
- 239000011159 matrix material Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 230000008569 process Effects 0.000 abstract description 20
- 238000009825 accumulation Methods 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Abstract
本发明提供了一种三维存储结构及其制作方法。该该三维存储结构中堆叠结构的至少一侧具有台阶区域，台阶区域远离衬底的一侧覆盖有介质层，且上述三维存储结构还包括多个伪沟道孔和多个接触孔，由于上述三维存储结构中对伪沟道孔在台阶区域中的面积占比进行优化，相比于现有技术，提高了伪沟道孔在台阶区域中的密度，从而在伪沟道孔的形成工艺中刻蚀材料在伪沟道孔中的堆积，进而减少或避免了刻蚀不足的问题的产生；同时，通过对伪沟道孔的中心与接触孔的中心之间距离进行优化，相比于现有技术，保证了相邻伪沟道孔之间的有效面积，从而保证了接触孔能够具有足够的工艺窗口，避免了衬底与接触孔的接触电阻的提高，进而提高了三维存储结构的性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储结构及其制作方法。
背景技术
现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了三维的闪存存储器(3D NAND)。
在3D NAND闪存结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构。3D NAND闪存结构中的堆叠结构通常包括核心阵列区域和台阶区域，台阶区域中同时分布有伪沟道孔和接触孔。然而，在现有3D NAND闪存结构的形成工艺中，易出现台阶区域中的伪沟道孔刻蚀不足(under etch)的问题，从而影响最终形成的3D NAND的闪存结构的性能。
发明内容
本发明的主要目的在于提供一种三维存储结构及其制作方法，以解决现有技术中台阶区域中的伪沟道孔刻蚀不足的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储结构，包括衬底、堆叠结构和介质层，堆叠结构位于衬底上，堆叠结构包括沿远离衬底的方向层叠的多个堆叠单元，且堆叠结构的至少一端具有台阶区域，介质层覆盖于台阶区域远离衬底的一侧，三维存储结构还包括：
多个伪沟道孔，位于介质层和台阶区域中并贯穿至衬底；
伪沟道材料层，位于各伪沟道孔中；
多个接触孔，位于介质层和台阶区域中并贯穿至堆叠单元，各接触孔与各堆叠单元一一对应设置，且各接触孔与各伪沟道孔在衬底上的投影不重叠；
电连接层，位于各接触孔中；
其中，定义伪沟道孔在衬底的投影面积之和为S1，定义台阶区域在衬底的投影面积为S2，S1：S2＝(1/4～3/5)：1，且定义各伪沟道孔与各接触孔之间的最短距离为Lmin，Lmin≥30nm。
进一步地，定义伪沟道孔的中心与接触孔的中心之间距离为L1，定义伪沟道孔的最大尺寸为L2，定义接触孔的最大尺寸为L3，L1－L2/2－L3/2≥30nm。
进一步地，伪沟道孔呈矩阵排列，矩阵包括多个重复单元，各重复单元包括多个伪沟道孔，且各重复单元中的伪沟道孔沿第一方向分布且位于接触孔的两侧。
进一步地，在第一方向上，各重复单元具有至少三个位于接触孔同一侧的伪沟道孔。
进一步地，在第一方向上相邻的两个重复单元具有至少一个共用的伪沟道孔，定义为共用伪沟道孔，共用伪沟道孔位于预定线段上，预定线段为在第一方向上相邻的两个接触孔的中心连线。
进一步地，各伪沟道孔由相互连通的端部区域和连接区域构成，端部区域和连接区域均贯穿至衬底，Lmin为端部区域与接触孔之间的最短距离，连接区域与接触孔之间的最短距离大于Lmin，在第一方向上相邻的重复单元通过连接区域连通。
进一步地，连接区域为连通相邻各重复单元的沟槽，沟槽的两端分别连通一个端部区域。
进一步地，连接区域由相互交叉的两个沟槽构成。
根据本发明的另一方面，提供了一种上述的三维存储结构的制作方法，包括以下步骤：
S1，在衬底上形成堆叠结构和介质层，堆叠结构包括沿远离衬底的方向层叠的多个堆叠单元，堆叠结构的至少一侧具有台阶区域，介质层位于衬底上并覆盖台阶区域；
S2，在介质层和台阶区域中形成多个伪沟道孔，各伪沟道孔贯穿至衬底；
S3，在介质层和台阶区域中形成多个接触孔，接触孔贯穿至堆叠单元，且各接触孔与各堆叠单元一一对应设置，接触孔与伪沟道孔在衬底上的投影不重叠，并在接触孔中形成电连接层。
进一步地，在步骤S2中，在介质层和台阶区域中形成呈矩阵排列的多个伪沟道孔，矩阵包括多个重复单元，各重复单元包括多个伪沟道孔；在步骤S3中形成接触孔，以使各重复单元中的伪沟道孔沿第一方向位于接触孔的两侧。
进一步地，在步骤S2中，刻蚀介质层和台阶区域以形成端部区域和连接区域，端部区域和连接区域均贯穿至衬底；在步骤S3中形成接触孔，以使Lmin为端部区域与接触孔之间的最短距离，连接区域与接触孔之间的最短距离小于Lmin，沿第一方向相邻的重复单元通过连接区域连通。
进一步地，步骤S2包括：通过第一掩膜板刻蚀介质层和台阶区域，以形成端部区域；通过第二掩膜板刻蚀介质层和台阶区域，以形成连接区域，连接区域为连通相邻各重复单元的沟槽，沟槽的两端分别连通一个端部区域。
进一步地，通过第二掩膜板刻蚀形成相互交叉的两个沟槽。
进一步地，在步骤S2中，通过第三掩膜板刻蚀介质层和台阶区域，以形成端部区域和连接区域。
应用本发明的技术方案，提出了一种三维存储结构，该三维存储结构中堆叠结构的至少一侧具有台阶区域，台阶区域远离衬底的一侧覆盖有介质层，且上述三维存储结构还包括多个伪沟道孔和多个接触孔，由于上述三维存储结构中对伪沟道孔在台阶区域中的面积占比进行优化，相比于现有技术，提高了伪沟道孔在台阶区域中的密度，从而在伪沟道孔的形成工艺中刻蚀材料在伪沟道孔中的堆积，进而减少或避免了刻蚀不足的问题的产生；同时，通过对伪沟道孔的中心与接触孔的中心之间距离进行优化，相比于现有技术，保证了相邻伪沟道孔之间的有效面积，从而保证了接触孔能够具有足够的工艺窗口，避免了衬底与接触孔的接触电阻的提高，进而提高了三维存储结构的性能。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本发明实施方式所提供的一种三维存储结构中堆叠结构的结构示意图；
图2示出了图1所示的三维存储结构中一种伪沟道孔和接触孔的局部俯视结构示意图；
图3示出了图1所示的三维存储结构中另一种伪沟道孔和接触孔的局部俯视结构示意图；
图4示出了图1所示的三维存储结构中再一种伪沟道孔和接触孔的局部俯视结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、堆叠单元；30、介质层；40、伪沟道孔；410、端部区域；420、连接区域；50、接触孔。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，在现有3D NAND闪存结构的形成工艺中，易出现台阶区域中的伪沟道孔刻蚀不足(under etch)的问题，从而影响最终形成的3D NAND的闪存结构的性能。
本发明的发明人针对上述问题进行研究，提出了一种三维存储结构，如图1至4所示，包括衬底10、堆叠结构和介质层30，堆叠结构位于衬底10上，堆叠结构包括沿远离衬底10的方向层叠的多个堆叠单元20，且堆叠结构的至少一端具有台阶区域，介质层30覆盖于台阶区域远离衬底10的一侧，上述三维存储结构还包括：
多个伪沟道孔40，位于介质层30和台阶区域中并贯穿至衬底10；
伪沟道材料层，位于各伪沟道孔40中；
多个接触孔50，位于介质层30和台阶区域中并贯穿至堆叠单元20，各接触孔50与各堆叠单元20一一对应设置，且各接触孔50与各伪沟道孔40在衬底10上的投影不重叠；
电连接层，位于各接触孔50中；
其中，定义伪沟道孔40在衬底10的投影面积之和为S1，定义台阶区域在衬底10的投影面积为S2，(1/4～3/5)：1，且定义各伪沟道孔40与各接触孔50之间的最短距离为Lmin，Lmin≥30nm。
由于上述三维存储结构中对伪沟道孔在台阶区域中的面积占比进行优化，相比于现有技术，提高了伪沟道孔在台阶区域中的密度，从而在伪沟道孔的形成工艺中刻蚀材料在伪沟道孔中的堆积，进而减少或避免了刻蚀不足的问题的产生；同时，通过对伪沟道孔的中心与接触孔的中心之间距离进行优化，相比于现有技术，保证了相邻伪沟道孔之间的有效面积，从而保证了接触孔能够具有足够的工艺窗口，避免了器件的接触电阻的提高，进而提高了三维存储结构的性能。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，半导体衬底10的材料为单晶硅(Si)。
上述堆叠结构还可以具有核心阵列区域，上述台阶区域位于核心阵列区域的至少一侧，伪沟道孔40同于分布于核心阵列区域和台阶区域中，如图1中所示，具有密度较大的伪沟道孔40的区域即为上述核心阵列区域，具有密度较小的伪沟道孔40的区域即为台阶区域。
上述核心阵列区域和上述台阶区域中还分布有多个沟道孔，沟道孔中形成有存储结构。上述存储结构可以包括位于沟道孔侧壁表面上的电荷存储层以及位于电荷存储层表面的沟道层，上述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层，上述电荷捕获层的材料可以为氮化硅，上述沟道层的材料可以为多晶硅。
上述堆叠结构可以包括多个牺牲层和多个隔离层组成，各牺牲层与各隔离层沿远离衬底10的方向交替层叠设置，牺牲层后续去除以形成空腔，牺牲层被去除的位置用于形成控制栅。隔离层用于不同层的控制栅之间的电学隔离，以及用于控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。堆叠结构的层数根据垂直方向所需形成的存储单元的个数来确定。
上述隔离层的材料可以选自氧化硅、氮化硅、氮氧化硅和氮碳化硅中的任一种，上述牺牲层的材料可以选自氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳和多晶硅中的一种。上述材料使牺牲层相对于隔离层能够具有高的刻蚀选择比。
上述介质层30覆盖于台阶区域上，介质层30的材料可以为氧化硅，但并不局限于上述种类，本领域技术人员可以根据现有技术对上述介质层30的材料进行合理选取。
上述伪沟道孔40中设置有伪沟道材料层，伪通孔材料层在去除牺牲层时是不会被去除，因而伪通孔材料层能够支撑台阶结构，使得台阶结构不易坍塌。
为了避免伪沟道孔40与接触孔50距离过近造成对三维存储结构性能的影响，优选地，定义上述伪沟道孔40的中心与接触孔50的中心之间距离为L1，定义伪沟道孔40的最大尺寸为L2，定义接触孔50的最大尺寸为L3，L1－L2/2－L3/2≥30nm。
上述伪沟道孔40可以呈矩阵排列，该矩阵包括多个重复单元，各重复单元包括多个伪沟道孔40，优选地，各重复单元中的伪沟道孔40沿第一方向分布且位于接触孔50的两侧，如图2至4所示。上述第一方向应当理解为由核心阵列区域指向台阶区域的方向。
为了提高台阶区域中伪沟道孔40的密度，同时避免伪沟道孔40与接触孔50的距离过近，在一种优选的实施方式中，在第一方向上各重复单元具有至少三个位于接触孔50同一侧的伪沟道孔40，如图2所示。
为了进一步克服刻蚀不足的问题，更为优选地，在第一方向上相邻的两个重复单元具有至少一个共用的伪沟道孔40，定义为共用伪沟道孔，共用伪沟道孔位于预定线段上，预定线段为在第一方向上相邻的两个接触孔50的中心连线，如图2所示。
在另一种优选的实施方式中，各伪沟道孔40由相互连通的端部区域410和连接区域420构成，如图3所示，端部区域410和连接区域420均贯穿至衬底10，Lmin为端部区域410与接触孔50之间的最短距离，连接区域420与接触孔50之间的最短距离大于Lmin，在第一方向上相邻的重复单元通过连接区域420连通。
为了进一步克服刻蚀不足的问题，更为优选地，连接区域420为连通相邻各重复单元的沟槽，沟槽的两端分别连通一个端部区域410；并且，更为优选地，连接区域420由相互交叉的两个沟槽构成，如图3所示。
根据本发明的另一方面，还提供了一种上述的三维存储结构的制作方法，包括以下步骤：
S1，在衬底10上形成堆叠结构和介质层，堆叠结构包括沿远离衬底10的方向层叠的多个堆叠单元20，堆叠结构的至少一侧具有台阶区域，介质层位于衬底10上并覆盖台阶区域；
S2，在介质层30和台阶区域中形成多个伪沟道孔40，各伪沟道孔40贯穿至衬底10，在伪沟道孔40中形成伪沟道材料层；
S3，在介质层30和台阶区域中形成多个接触孔50，接触孔50贯穿至堆叠单元20，且各接触孔50与各堆叠单元20一一对应设置，接触孔50与伪沟道孔40在衬底10上的投影不重叠，并在接触孔50中形成电连接层。
制作得到的三维存储结构如图1至4所示，定义伪沟道孔40在衬底10的投影面积之和为S1，定义台阶区域在衬底10的投影面积为S2，S1：S2＝(1/4～3/5)：1，且定义各伪沟道孔40与各接触孔50之间的最短距离为Lmin，Lmin≥30nm。
由于上述制作方法中对伪沟道孔在台阶区域中的面积占比进行优化，相比于现有技术，提高了伪沟道孔在台阶区域中的密度，从而在伪沟道孔的形成工艺中刻蚀材料在伪沟道孔中的堆积，进而减少或避免了刻蚀不足的问题的产生；同时，通过对伪沟道孔的中心与接触孔的中心之间距离进行优化，相比于现有技术，保证了相邻伪沟道孔之间的有效面积，从而保证了接触孔能够具有足够的工艺窗口，避免了器件的接触电阻的提高，进而提高了三维存储结构的性能。
下面将更详细地描述根据本发明提供的三维存储结构的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，执行上述步骤S1：在衬底10上形成堆叠结构和介质层，堆叠结构包括沿远离衬底10的方向层叠的多个堆叠单元20，堆叠结构的至少一侧具有台阶区域，介质层位于衬底10上并覆盖台阶区域。
形成上述堆叠结构的步骤可以包括：在衬底10上顺序交替形成牺牲层和隔离层。隔离层和牺牲层可以现有技术的常规的沉积工艺进行制备，如化学气相沉积工艺。
形成上述介质层的工艺可以选自等离子体增强化学汽相淀积工艺、大气压化学汽相淀积工艺、低压化学汽相淀积工艺、高密度等离子体化学汽相淀积工艺和原子层化学汽相淀积工艺中的任一种。
在完成上述步骤S1之后，顺序执行步骤S2和步骤S3：在介质层30和台阶区域中形成多个伪沟道孔40，各伪沟道孔40贯穿至衬底10，在伪沟道孔40中形成伪沟道材料层；在介质层30和台阶区域中形成多个接触孔50，接触孔50贯穿至堆叠单元20，且各接触孔50与各堆叠单元20一一对应设置，接触孔50与伪沟道孔40在衬底10上的投影不重叠，并在接触孔50中形成电连接层。
在上述步骤S2中，可以在介质层30和台阶区域中形成呈矩阵排列的多个伪沟道孔40，矩阵包括多个重复单元，各重复单元包括多个伪沟道孔40；然后，通过在步骤S3中形成接触孔50，以使各重复单元中的伪沟道孔40沿第一方向位于接触孔50的两侧，如图2至4所示。上述第一方向应当理解为由核心阵列区域指向台阶区域的方向。
为了提高台阶区域中伪沟道孔40的密度，同时避免伪沟道孔40与接触孔50的距离过近，在一种优选的实施方式中，顺序形成上述多个伪沟道孔40和上述多个接触孔50，以使第一方向上各重复单元具有至少三个位于接触孔50同一侧的伪沟道孔40，如图2所示。
为了进一步克服刻蚀不足的问题，更为优选地，在第一方向上相邻的两个重复单元具有至少一个共用的伪沟道孔40，定义为共用伪沟道孔，共用伪沟道孔位于预定线段上，预定线段为在第一方向上相邻的两个接触孔50的中心连线。
在另一种优选的实施方式中，通过在上述步骤S2中刻蚀介质层30和台阶区域以形成端部区域410和连接区域420，端部区域410和连接区域420均贯穿至衬底10；然后，通过在步骤S3中形成接触孔50，以使Lmin为端部区域410与接触孔50之间的最短距离，连接区域420与接触孔50之间的最短距离小于Lmin，沿第一方向相邻的重复单元通过连接区域420连通。
在上述优选的实施方式中，可以利用不同的掩膜板分别形成伪沟道孔40中的端部区域410和连接区域420，具体地，上述步骤S2可以包括：通过第一掩膜板刻蚀介质层30和台阶区域，以形成端部区域410；通过第二掩膜板刻蚀介质层30和台阶区域，以形成连接区域420，连接区域420为连通相邻各重复单元的沟槽，沟槽的两端分别连通一个端部区域410，如图3所示。
为了进一步克服刻蚀不足的问题，更为优选地，上述连接区域420为连通相邻各重复单元的沟槽，沟槽的两端分别连通一个端部区域410；并且，更为优选地，上述连接区域420由相互交叉的两个沟槽构成，如图3所示。
在上述优选的实施方式中，也可以利用同一掩膜板同时形成伪沟道孔40中的端部区域410和连接区域420，具体地，上述步骤S2可以包括：通过第三掩膜板刻蚀介质层30和台阶区域，以形成端部区域410和连接区域420，如图4所示。
在上述步骤S2中，还可以在堆叠结构中形成多个沟道孔，并在沟道孔中形成存储结构。上述存储结构可以包括位于沟道孔侧壁表面上的电荷存储层以及位于电荷存储层表面的沟道层，上述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层，上述电荷捕获层的材料可以为氮化硅，上述沟道层的材料可以为多晶硅。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
1、由于上述三维存储结构中对伪沟道孔在台阶区域中的面积占比进行优化，相比于现有技术，提高了伪沟道孔在台阶区域中的密度，从而在伪沟道孔的形成工艺中刻蚀材料在伪沟道孔中的堆积，进而减少或避免了刻蚀不足的问题的产生；
2、通过对伪沟道孔的中心与接触孔的中心之间距离进行优化，相比于现有技术，保证了相邻伪沟道孔之间的有效面积，从而保证了接触孔能够具有足够的工艺窗口，避免了器件的接触电阻的提高，进而提高了三维存储结构的性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种三维存储结构，包括衬底(10)、堆叠结构和介质层(30)，所述堆叠结构位于所述衬底(10)上，所述堆叠结构包括沿远离所述衬底(10)的方向层叠的多个堆叠单元(20)，且所述堆叠结构的至少一端具有台阶区域，所述介质层(30)覆盖于所述台阶区域远离所述衬底(10)的一侧，其特征在于，所述三维存储结构还包括：
多个伪沟道孔(40)，位于所述介质层(30)和所述台阶区域中并贯穿至所述衬底(10)；
伪沟道材料层，位于各所述伪沟道孔(40)中；
多个接触孔(50)，位于所述介质层(30)和所述台阶区域中并贯穿至所述堆叠单元(20)，各所述接触孔(50)与各所述堆叠单元(20)一一对应设置，且各所述接触孔(50)与各所述伪沟道孔(40)在所述衬底(10)上的投影不重叠；
电连接层，位于各所述接触孔(50)中；
其中，定义所述伪沟道孔(40)在所述衬底(10)的投影面积之和为S1，定义所述台阶区域在所述衬底(10)的投影面积为S2，S1：S2＝(1/4～3/5)：1，且定义各所述伪沟道孔(40)与各所述接触孔(50)之间的最短距离为Lmin，Lmin≥30nm。
2.根据权利要求1所述的三维存储结构，其特征在于，定义所述伪沟道孔(40)的中心与所述接触孔(50)的中心之间距离为L1，定义所述伪沟道孔(40)的最大尺寸为L2，定义所述接触孔(50)的最大尺寸为L3，L1－L2/2－L3/2≥30nm。
3.根据权利要求1或2所述的三维存储结构，其特征在于，所述伪沟道孔(40)呈矩阵排列，所述矩阵包括多个重复单元，各所述重复单元包括多个所述伪沟道孔(40)，且各所述重复单元中的所述伪沟道孔(40)沿第一方向分布且位于所述接触孔(50)的两侧。
4.根据权利要求3所述的三维存储结构，其特征在于，在所述第一方向上，各所述重复单元具有至少三个位于所述接触孔(50)同一侧的所述伪沟道孔(40)。
5.根据权利要求4所述的三维存储结构，其特征在于，在所述第一方向上相邻的两个所述重复单元具有至少一个共用的所述伪沟道孔(40)，定义为共用伪沟道孔，所述共用伪沟道孔位于预定线段上，所述预定线段为在所述第一方向上相邻的两个所述接触孔(50)的中心连线。
6.根据权利要求3所述的三维存储结构，其特征在于，各所述伪沟道孔(40)由相互连通的端部区域(410)和连接区域(420)构成，所述端部区域(410)和所述连接区域(420)均贯穿至所述衬底(10)，所述Lmin为所述端部区域(410)与所述接触孔(50)之间的最短距离，所述连接区域(420)与所述接触孔(50)之间的最短距离大于Lmin，在所述第一方向上相邻的所述重复单元通过所述连接区域(420)连通。
7.根据权利要求6所述的三维存储结构，其特征在于，所述连接区域(420)为连通相邻各所述重复单元的沟槽，所述沟槽的两端分别连通一个所述端部区域(410)。
8.根据权利要求7所述的三维存储结构，其特征在于，所述连接区域(420)由相互交叉的两个所述沟槽构成。
9.一种权利要求1至8中任一项所述的三维存储结构的制作方法，其特征在于，包括以下步骤：
S1，在衬底(10)上形成堆叠结构和介质层，所述堆叠结构包括沿远离所述衬底(10)的方向层叠的多个堆叠单元(20)，所述堆叠结构的至少一侧具有台阶区域，所述介质层位于所述衬底(10)上并覆盖所述台阶区域；
S2，在所述介质层(30)和所述台阶区域中形成多个伪沟道孔(40)，各所述伪沟道孔(40)贯穿至所述衬底(10)；
S3，在所述介质层(30)和所述台阶区域中形成多个接触孔(50)，所述接触孔(50)贯穿至所述堆叠单元(20)，且各所述接触孔(50)与各所述堆叠单元(20)一一对应设置，所述接触孔(50)与所述伪沟道孔(40)在所述衬底(10)上的投影不重叠，并在所述接触孔(50)中形成电连接层。
10.根据权利要求9所述的制作方法，其特征在于，
在所述步骤S2中，在所述介质层(30)和所述台阶区域中形成呈矩阵排列的多个所述伪沟道孔(40)，所述矩阵包括多个重复单元，各所述重复单元包括多个所述伪沟道孔(40)；
在所述步骤S3中形成所述接触孔(50)，以使各所述重复单元中的所述伪沟道孔(40)沿第一方向位于所述接触孔(50)的两侧。
11.根据权利要求10所述的制作方法，其特征在于，
在所述步骤S2中，刻蚀所述介质层(30)和所述台阶区域以形成端部区域(410)和连接区域(420)，所述端部区域(410)和所述连接区域(420)均贯穿至所述衬底(10)；
在所述步骤S3中形成所述接触孔(50)，以使所述Lmin为所述端部区域(410)与所述接触孔(50)之间的最短距离，所述连接区域(420)与所述接触孔(50)之间的最短距离小于Lmin，沿所述第一方向相邻的所述重复单元通过所述连接区域(420)连通。
12.根据权利要求11所述的制作方法，其特征在于，所述步骤S2包括：
通过第一掩膜板刻蚀所述介质层(30)和所述台阶区域，以形成所述端部区域(410)；
通过第二掩膜板刻蚀所述介质层(30)和所述台阶区域，以形成所述连接区域(420)，所述连接区域(420)为连通相邻各所述重复单元的沟槽，所述沟槽的两端分别连通一个所述端部区域(410)。
13.根据权利要求12所述的制作方法，其特征在于，通过所述第二掩膜板刻蚀形成相互交叉的两个所述沟槽。
14.根据权利要求11所述的制作方法，其特征在于，在所述步骤S2中，通过第三掩膜板刻蚀所述介质层(30)和所述台阶区域，以形成所述端部区域(410)和所述连接区域(420)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910791908.1A CN110600473A (zh) | 2019-08-26 | 2019-08-26 | 三维存储结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910791908.1A CN110600473A (zh) | 2019-08-26 | 2019-08-26 | 三维存储结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110600473A true CN110600473A (zh) | 2019-12-20 |
Family
ID=68855781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910791908.1A Pending CN110600473A (zh) | 2019-08-26 | 2019-08-26 | 三维存储结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110600473A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111276483A (zh) * | 2020-01-13 | 2020-06-12 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111952313A (zh) * | 2020-08-25 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111968987A (zh) * | 2020-08-28 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN112635481A (zh) * | 2020-12-22 | 2021-04-09 | 长江存储科技有限责任公司 | 三维nand存储器及其制备方法 |
| CN112786610A (zh) * | 2021-01-21 | 2021-05-11 | 长江存储科技有限责任公司 | 三维存储器的制造方法、三维存储器及光罩 |
| CN112885840A (zh) * | 2021-03-18 | 2021-06-01 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9406692B2 (en) * | 2014-01-03 | 2016-08-02 | Samsung Electronics Co., Ltd. | Vertical-type non-volatile memory devices having dummy channel holes |
| US9419011B2 (en) * | 2014-02-14 | 2016-08-16 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor devices |
| US9716104B2 (en) * | 2015-08-07 | 2017-07-25 | Samsung Electronics Co., Ltd. | Vertical memory devices having dummy channel regions |
| KR20170137257A (ko) * | 2016-06-02 | 2017-12-13 | 삼성전자주식회사 | 메모리 장치 |
| US9960181B1 (en) * | 2017-04-17 | 2018-05-01 | Sandisk Technologies Llc | Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof |
| CN108962910A (zh) * | 2017-05-17 | 2018-12-07 | 三星电子株式会社 | 竖直存储器件 |
| US20190027490A1 (en) * | 2017-07-18 | 2019-01-24 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN210535667U (zh) * | 2019-08-26 | 2020-05-15 | 长江存储科技有限责任公司 | 三维存储结构 |
-
2019
- 2019-08-26 CN CN201910791908.1A patent/CN110600473A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9406692B2 (en) * | 2014-01-03 | 2016-08-02 | Samsung Electronics Co., Ltd. | Vertical-type non-volatile memory devices having dummy channel holes |
| US9419011B2 (en) * | 2014-02-14 | 2016-08-16 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor devices |
| US9716104B2 (en) * | 2015-08-07 | 2017-07-25 | Samsung Electronics Co., Ltd. | Vertical memory devices having dummy channel regions |
| KR20170137257A (ko) * | 2016-06-02 | 2017-12-13 | 삼성전자주식회사 | 메모리 장치 |
| US9960181B1 (en) * | 2017-04-17 | 2018-05-01 | Sandisk Technologies Llc | Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof |
| CN108962910A (zh) * | 2017-05-17 | 2018-12-07 | 三星电子株式会社 | 竖直存储器件 |
| US20190027490A1 (en) * | 2017-07-18 | 2019-01-24 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN210535667U (zh) * | 2019-08-26 | 2020-05-15 | 长江存储科技有限责任公司 | 三维存储结构 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111276483A (zh) * | 2020-01-13 | 2020-06-12 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111276483B (zh) * | 2020-01-13 | 2021-12-28 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111952313A (zh) * | 2020-08-25 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111968987A (zh) * | 2020-08-28 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111968987B (zh) * | 2020-08-28 | 2023-10-27 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN112635481A (zh) * | 2020-12-22 | 2021-04-09 | 长江存储科技有限责任公司 | 三维nand存储器及其制备方法 |
| CN112786610A (zh) * | 2021-01-21 | 2021-05-11 | 长江存储科技有限责任公司 | 三维存储器的制造方法、三维存储器及光罩 |
| CN112885840A (zh) * | 2021-03-18 | 2021-06-01 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| CN112885840B (zh) * | 2021-03-18 | 2022-04-01 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109742081B (zh) | 存储器及其形成方法 | |
| EP3613078B1 (en) | Three-dimensional memory device having conductive support structures and method of making thereof | |
| EP3420595B1 (en) | Within-array through-memory-level via structures | |
| CN110600473A (zh) | 三维存储结构及其制作方法 | |
| US9559112B2 (en) | Semiconductor devices and methods of fabricating the same | |
| WO2019236156A1 (en) | Three-dimensional memory device containing source contact to bottom of vertical channels of and method of making the same | |
| CN110600422B (zh) | 3d nand闪存及制备方法 | |
| KR20160116882A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US8760909B2 (en) | Memory and manufacturing method thereof | |
| KR20170107626A (ko) | 반도체 장치 | |
| US9324731B1 (en) | Method for fabricating memory device | |
| CN110676259B (zh) | 三维存储结构及其制作方法 | |
| KR20140025054A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US8637919B2 (en) | Nonvolatile memory device | |
| KR101942421B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| CN109686738A (zh) | 形成三维存储器的方法以及三维存储器 | |
| CN109273456B (zh) | 三维存储器的制造方法 | |
| CN109768049B (zh) | 一种3d nand存储器件及其制造方法 | |
| CN210535667U (zh) | 三维存储结构 | |
| US9640432B2 (en) | Memory device structure and fabricating method thereof | |
| JPH10256399A (ja) | 半導体記憶装置及びその製造方法 | |
| TW201316457A (zh) | 記憶體及其製作方法 | |
| CN111863826B (zh) | 图形化掩膜的制作方法及三维nand存储器的制作方法 | |
| CN112885840B (zh) | 三维存储器及其制作方法 | |
| CN115036290A (zh) | 半导体器件及其制备方法和三维存储器系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |