CN108962910A - 竖直存储器件 - Google Patents

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Abstract

本公开提供了竖直存储器件。一种竖直存储器件包括在基板的第一区域上的导电图案结构，该导电图案结构包括交错的导电图案和绝缘层的堆叠。焊盘结构设置在基板的第二区域上，基板的第二区域与基板的第一区域相邻，其中导电图案的边缘设置在沿着第一方向间隔开的点处以提供布置为阶梯布置中的各台阶的导电焊盘。多个沟道结构延伸穿过导电图案结构，并且多个虚设沟道结构延伸穿过焊盘结构。各接触插塞设置在导电焊盘上。穿过导电焊盘的虚设沟道结构的每单位面积的数量是变化的。穿过导电焊盘的虚设沟道结构的宽度也可以变化。

Description

竖直存储器件
技术领域
示例实施方式涉及竖直存储器件。更具体地，示例实施方式涉及具有由变化尺寸的虚设沟道支撑的导电焊盘的竖直存储器件以及竖直NAND闪存器件。
背景技术
已经发展了包括多个存储单元的竖直存储器件，该多个存储单元分别竖直地堆叠在基板上的多个层级上。随着层级的数目增加，竖直存储器件可能具有不稳定的结构。
发明内容
示例实施方式能够提供具有提高的稳定性的结构的竖直存储器件。
根据示例实施方式，一种竖直存储器件包括导电图案结构，该导电图案结构在基板上并包括交错的导电图案和绝缘层的堆叠，其中导电图案的边缘设置在沿着第一方向间隔开的点处以提供布置为阶梯布置中的各台阶的导电焊盘。多个沟道结构在垂直于第一方向的第二方向上延伸穿过导电图案结构，并且多个虚设沟道结构在第二方向上延伸穿过导电焊盘。各接触插塞设置在导电焊盘上。导电焊盘中的第一个具有从其穿过的第一数量的虚设沟道结构，并且导电焊盘中的第二个具有从其穿过的第二数量的虚设沟道结构，虚设沟道结构的第二数量不同于虚设沟道结构的第一数量。
在某些实施方式中，穿过导电焊盘中的第一个的虚设沟道结构可以具有第一宽度，并且穿过导电焊盘中的第二个的虚设沟道结构可以具有不同于第一宽度的第二宽度。虚设沟道结构的第一数量可以少于虚设沟道结构的第二数量，并且第一宽度可以大于第二宽度。
在另一些示例实施方式中，一种竖直存储器件包括在基板的第一区域上的导电图案结构，该导电图案结构包括交错的导电图案和绝缘层的堆叠。焊盘结构设置在基板的第二区域上，基板的第二区域与基板的第一区域相邻，其中导电图案的边缘设置在沿着第一方向间隔开的点处以提供布置为阶梯布置中的相应台阶的导电焊盘。多个沟道结构延伸穿过导电图案结构，并且多个虚设沟道结构延伸穿过焊盘结构。各接触插塞设置在导电焊盘上。穿过导电焊盘的虚设沟道结构的每单位面积的数量变化。穿过导电焊盘的虚设沟道结构的宽度也可以变化。例如，穿过导电焊盘的虚设沟道结构的宽度可以与穿过导电焊盘的虚设沟道结构的数量成反比地变化。
在另一些实施方式中，一种竖直存储器件包括导电图案结构，该导电图案结构在基板上并包括交错的导电图案和绝缘层的堆叠，其中导电图案的边缘设置在沿着第一方向间隔开的点处以提供布置为阶梯布置中的各台阶的导电焊盘。多个沟道结构在垂直于第一方向的第二方向上延伸穿过导电图案结构，并且多个虚设沟道结构在第二方向上延伸穿过导电焊盘。各接触插塞设置在导电焊盘上。导电焊盘中的第一个具有从其穿过的具有第一宽度的第一类虚设沟道结构。导电焊盘中的第二个具有从其穿过的第二类虚设沟道结构，第二类虚设沟道结构具有与第一宽度不同的第二宽度。虚设沟道结构的宽度可以从导电焊盘中的最上面的一个朝向导电焊盘中的最下面的一个增大，并且穿过相应的导电焊盘的虚设沟道结构的数量可以从导电焊盘中的最上面的一个朝向导电焊盘中的最下面的一个减少。
在示例实施方式中，通过虚设沟道结构的布置，竖直存储器件可以具有稳定的结构。
附图说明
从以下结合附图进行的详细描述，示例实施方式将被更清楚地理解。图1至图20表现了如这里描述的非限制性的示例实施方式。
图1A和图2分别是示出根据示例实施方式的竖直存储器件的平面图和截面图；
图1B是示出根据示例实施方式的竖直存储器件的平面图；
图3至图15是示出根据示例实施方式的制造竖直存储器件的方法的多个阶段的截面图、平面图和透视图；
图16和图17分别是示出根据示例实施方式的竖直存储器件的平面图和截面图；
图18是示出根据示例实施方式的竖直存储器件的平面图；
图19是示出根据示例实施方式的竖直存储器件中的存储单元的布置的平面图；以及
图20是示出根据示例实施方式的竖直存储器件的平面图。
具体实施方式
图1A和图2分别是示出根据示例实施方式的竖直存储器件的平面图和截面图。图1B是示出根据示例实施方式的竖直存储器件的平面图。
参照图1A和图2，基板100可以包括第一区域R1和第二区域R2，存储单元可以三维地形成在第一区域R1上，与存储单元连接的布线可以形成在第二区域R2上。在示例实施方式中，第二区域R2可以在第一方向上与第一区域R1的边缘部分相邻。
导电图案结构140和沟道结构118a可以形成在第一区域R1上。焊盘结构142、虚设沟道结构118b和接触插塞144可以形成在第二区域R2上。
导电图案结构140和沟道结构118a是多个存储单元的组成部分。焊盘结构142可以用作用于将电信号传输到导电图案结构140以及从导电图案结构140传输电信号的布线。
基板100可以包括半导体材料。基板100可以例如包括硅基板、锗基板或硅锗基板。
在下文，将描述形成在第一区域R1中的导电图案结构140。
导电图案结构140可以包括以交错的方式交替堆叠的导电图案126和绝缘层102。导电图案126可以沿着第三方向间隔开，该第三方向基本上垂直于基板100的上表面。
导电图案结构140可以在第一方向上延伸。在示例实施方式中，多个导电图案结构140可以沿着第二方向间隔开，第二方向基本上垂直于第一方向。
导电图案结构140中的导电图案126可以包括接地选择线(GSL)、串选择线(SSL)以及在GSL和SSL之间的多条字线。
导电图案126可以包括金属。在示例实施方式中，导电图案126可以包括金属图案和阻挡图案。金属图案可以包括例如钨、铜、钴、铝等，阻挡图案可以包括例如钛、钛氮化物、钽、钽氮化物等。
在下文，将描述形成在第二区域R2上的焊盘结构142。
焊盘结构142可以接触导电图案结构140的边缘部分。具体地，导电图案结构140和焊盘结构142可以合并成沿着第一方向延伸的一体。
焊盘结构142可以包括交错的导电图案126和绝缘层102。焊盘结构142中的导电图案126和导电图案结构140中的导电图案126可以合并成包括基本上相同的材料的一体。此外，焊盘结构142中的绝缘层102和导电图案结构140中的绝缘层102可以合并成包括基本上相同的材料的一体。
在示例实施方式中，焊盘结构142的边缘部分可以具有阶梯布置。具体地，导电图案126的边缘可以布置成阶梯配置形状，其中导电图案126在第三方向上具有不同的层级。具有不同层级的导电图案126的边缘可以用作焊盘，焊盘上可以分别形成接触插塞。在示例实施方式中，焊盘结构142中的焊盘的数量可以与导电图案结构140中的堆叠的导电图案126的数量基本上相同。
在示例实施方式中，焊盘结构142可以包括在第一方向和第二方向的每个上的台阶部分。例如，如图11所示，焊盘结构142可以包括分别在第一方向上设置在4个层级处的4个台阶和分别在第二方向上设置在每个层级中的2个子层级处的2个台阶。因此，焊盘结构142可以具有分别在8个不同的子层级处的8个台阶。此外，八个导电图案126可以堆叠在第一区域R1中。
第一上绝缘层间层108可以覆盖焊盘结构142。第二上绝缘层间层109可以形成在第一上绝缘层间层108和导电图案结构140上。
第一上绝缘层间层108和第二上绝缘层间层109中的每个的上表面可以是基本上平坦的。因此，第一上绝缘层间层108和第二上绝缘层间层109在焊盘结构142上的厚度可以大于第二上绝缘层间层109在导电图案结构140上的厚度。
沟道结构118a可以延伸穿过导电图案结构140，并可以具有柱形。虚设沟道结构118b可以延伸穿过第一上绝缘层间层108和焊盘结构142，并可以具有柱形。
在示例实施方式中，各个半导体图案114可以形成在基板100和沟道结构118a中的相应沟道结构之间。各个半导体图案114也可以形成在基板100和虚设沟道结构118b中的相应虚设沟道结构之间。在此情况下，沟道结构118a和虚设沟道结构118b中的每个可以形成在相应的半导体图案114上。在某些示例实施方式中，沟道结构118a和虚设沟道结构118b中的每个可以直接接触基板100，即半导体图案114可以被去除。
沟道结构118a和虚设沟道结构118b可以具有基本上相同的分层结构。在示例实施方式中，沟道结构118a和虚设沟道结构118b中的每个可以包括电介质结构116a、沟道116b和填充绝缘图案116c。在示例实施方式中，沟道116b可以具有中空圆柱形状或杯状形状。沟道116b可以包括多晶硅或单晶硅。沟道116b的一部分可以掺杂有p型杂质，例如硼。填充绝缘图案116c可以形成在沟道116b上以填充沟道116b的内部空间。填充绝缘图案116c可以包括绝缘材料，例如硅氧化物。
在某些示例实施方式中，沟道116b可以具有实心圆柱形状或柱形。在这样的实施方式中，可以没有填充绝缘图案116c。电介质结构116a可以围绕沟道116b的外侧壁。电介质结构116a可以包括层叠在沟道116b的外侧壁上的隧道绝缘层、电荷存储层和阻挡电介质层。阻挡电介质层可以包括氧化物，例如硅氧化物或金属氧化物(例如铪氧化物或铝氧化物)。电荷存储层可以包括氮化物(例如硅氮化物)或者金属氧化物。隧道绝缘层可以包括氧化物，例如硅氧化物。半导体图案114可以例如包括多晶硅或单晶硅。
在示例实施方式中，沟道结构118a和虚设沟道结构118b还可以包括在电介质结构116a、沟道116b和填充绝缘图案116c上的上导电图案120。上导电图案120可以例如包括多晶硅。
沟道结构118a可以具有第一宽度。在示例实施方式中，沟道结构118a可以具有均匀的宽度。然而，虚设沟道结构118b可以具有根据其位置而变化的宽度。每个虚设沟道结构118b可以具有与第一宽度基本上相同或大于第一宽度的宽度。
根据虚设沟道结构118b的位置，每单位面积的虚设沟道结构118b的数量(或虚设沟道结构118b的密度)可以变化。例如，在特定台阶处的虚设沟道结构118b的宽度相对大的情况下，形成在该特定台阶处的虚设沟道结构118b的数量可以减少。
虚设沟道结构118b的宽度可以从焊盘结构142的与第一区域R1相邻的部分到焊盘结构142的边缘部分逐渐增大。具体地，在焊盘结构142中，虚设沟道结构118b的宽度可以在第一方向上从上部的台阶到下部的台阶逐渐增大。在焊盘结构142中，虚设沟道结构118b的数量可以在第一方向上从上部的台阶到下部的台阶逐渐减少。在示例实施方式中，形成在各台阶处的虚设沟道结构118b的数量可以不同。
在某些示例实施方式中，如图1B所示，形成在相邻的台阶处的虚设沟道结构118b的数量可以彼此相等。具体地，第一方向上的相邻台阶可以限定一个台阶组，在图1B中示出第一台阶组G1、第二台阶组G2、第三台阶组G3和第四台阶组G4。在第一至第四台阶组G1、G2、G3和G4的每个中的相邻台阶处形成的虚设沟道结构118b的数量可以彼此相等。例如，当焊盘结构142包括在第一方向上的40个台阶时，第一方向上的10个台阶可以被包括在一个台阶组中(在图1B中，为了便于图示和说明，没有示出每个台阶组的10个台阶，而仅用一个台阶来代表)。形成在第一台阶组G1中的相应的第一至第十台阶处的虚设沟道结构118b的数量可以彼此相等。以同样的方式，形成在第二至第四台阶组G2、G3和G4的每个中的相应台阶处的虚设沟道结构118b的数量可以相等。在焊盘结构142中，虚设沟道结构118b的数量可以从第一台阶组G1至第四台阶组G4逐渐增加。
接触插塞144可以穿过第一上绝缘层间层108和第二上绝缘层间层109，并接触焊盘结构142中的导电图案126的上表面。接触插塞144可以形成在相应的台阶上。在示例实施方式中，接触插塞144可以每个包括阻挡图案和金属图案。
在示例实施方式中，接触插塞144可以形成在台阶的中央部分上。因此，接触插塞144可以基本上沿着在第一方向和第二方向上的线布置。
如上所述，在焊盘结构142中，随着形成在各个台阶处的虚设沟道结构118b的宽度的增大，形成在各个台阶处的虚设沟道结构118b的数量可以减少。因此，在焊盘结构142的第一方向上的各台阶中，没有被接触插塞144和虚设沟道结构118b占据的剩余面积可以基本上相同。换言之，焊盘结构142中的导电图案126的暴露的上表面可以具有基本上相同的面积。布线(未示出)可以进一步形成在接触插塞144上。
图3至图15是示出根据示例实施方式的制造竖直存储器件的方法的步骤的截面图、平面图和透视图。更具体地，图3、图4、图7、图9、图12、图13和图14是截面图，图5、图8、图10和图15是平面图，图6和图11是透视图。
参照图3，初始模结构106可以形成在基板100的第一区域R1和第二区域R2上。绝缘层102和牺牲层104可以交替地形成在基板100上以形成初始模结构106。在示例实施方式中，最下面的绝缘层102可以用作焊盘绝缘层。最上面的绝缘层102可以具有比初始模结构106中的其它绝缘层102大的厚度。
在示例实施方式中，绝缘层102可以由基于氧化物的材料例如硅氧化物、SiOC、SiOF等形成。在示例实施方式中，牺牲层104可以由基于氮化物的材料(例如硅氮化物和/或硅硼氮化物)形成。
参照图4、图5和图6，第二区域R2上的初始模结构106的边缘部分可以被顺序地蚀刻以形成初始台阶模结构106a。在示例实施方式中，第二区域R2上的初始台阶模结构106a可以具有在第一方向和第二方向的每个上的阶梯布置。
第一区域R1上的初始台阶模结构106a的牺牲层104可以通过后续工艺转换成存储单元的导电图案。
在第二区域R2上的初始台阶模结构106a中，每个台阶将用作焊盘，该焊盘电连接到通过后续工艺形成的存储单元的导电图案。在初始台阶模结构106a中，台阶的数量可以等于堆叠的牺牲层104(其被示出为包括104a、104b、104c、104d、104e、104f、104g和104h)的台阶的数量。随着台阶在第二方向上的数量增加，台阶在第一方向上的数量可以减少。台阶在第一方向和第二方向上的数量可以变化。如图5和图6所示，当在第二方向上形成2个台阶时，台阶在第一方向上的数量可以是堆叠的牺牲层104的数量的一半。
参照图7和图8，第一上绝缘层间层108可以形成在初始台阶模结构106a上。第一上绝缘层间层108的上表面可以是基本上平坦的。
在示例实施方式中，第一上绝缘层间层108可以通过沉积包括例如硅氧化物、SiOC或SiOF的氧化物层以及平坦化该氧化物层的上表面而形成。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀刻工艺。
初始台阶模结构106a和第一上绝缘层间层108可以被各向异性蚀刻以形成暴露基板100的上表面的多个孔。孔可以穿过初始台阶模结构106a和第一上绝缘层间层108形成。孔可以包括沟道孔110和虚设沟道孔112。沟道孔110可以形成为穿过第一区域R1上的初始台阶模结构106a，虚设沟道孔112可以形成为穿过第二区域R2上的初始台阶模结构106a。沟道结构可以形成在沟道孔110中，并且虚设沟道结构可以形成在虚设沟道孔112中。
沟道孔110可以均匀地具有第一宽度W1。然而，虚设沟道孔112可以根据其位置而具有不同的宽度。每个虚设沟道孔112可以具有与第一宽度W1基本上相同的宽度或大于第一宽度W1的宽度。
根据虚设沟道孔112的位置，每单位面积的虚设沟道孔112的数量(或虚设沟道结构的密度)可以变化。在形成在特定台阶处的虚设沟道孔112的宽度相对大的情况下，形成在该特定台阶处的虚设沟道孔112的密度可以相对小。在下文，描述用于形成沟道孔110和虚设沟道孔112的操作。
沟道孔110可以形成为穿过第一区域R1中的初始台阶模结构106a，在第二区域R2的阶梯台阶部分之外。绝缘层102和牺牲层104可以被蚀刻以形成沟道孔110。其中形成沟道孔110的被蚀刻的层可以基本上彼此相同，而与其位置无关。因此，沟道孔110可以具有均匀的第一宽度W1。
虚设沟道孔112可以形成为穿过阶梯区域中的初始台阶模结构106a和第一上绝缘层间层108。由于第二区域R2上的初始台阶模结构106a可以具有阶梯布置，所以第一上绝缘层间层108可以根据其位置具有不同的厚度。因此，其中形成虚设沟道孔112的被蚀刻的层可以根据其位置而变化。例如，初始台阶模结构106a的上部台阶上的第一上绝缘层间层108可以相对薄，而初始台阶模结构106a的下部台阶上的第一上绝缘层间层108可以相对厚。初始台阶模结构106a上的第一上绝缘层间层108的厚度可以朝向初始台阶模结构106a的边缘增大。
初始台阶模结构106a的边缘部分处的虚设沟道孔112可以通过蚀刻第一上绝缘层间层108的厚部分和初始台阶模结构106a的薄部分而形成。在初始台阶模结构106a的与第一区域R1相邻的部分处的虚设沟道孔可以通过蚀刻第一上绝缘层间层108的薄部分和初始台阶模结构106a的厚部分而形成。
初始台阶模结构106a可以包括交错的硅氧化物层和硅氮化物层的堆叠，并且第一上绝缘层间层108可以包括硅氧化物。因此，当初始台阶模结构106a和第一上绝缘层间层108被一起蚀刻时，第一上绝缘层间层108可以以较大的速率蚀刻。在用于形成沟道孔110和虚设沟道孔112的各向异性蚀刻工艺中，第二区域R2上的初始台阶模结构106a和第一上层间绝缘层108的蚀刻可以在第一区域R1上的初始台阶模结构106a的蚀刻暴露基板100之前暴露基板100。换言之，基板100可以在初始台阶模结构106a的边缘部分处被首先暴露。
因此，各向异性蚀刻工艺可以在基板100在边缘部分中被暴露之后继续。因此，每个孔的上侧壁可以被进一步蚀刻，使得虚设沟道孔112的宽度可以增大。因此，虚设沟道孔112的宽度可以大于沟道孔110的宽度。
虚设沟道孔112的宽度可以从初始台阶模结构106a的与第一区域R1相邻的部分到初始台阶模结构106a的边缘部分增大。具体地，虚设沟道孔112的宽度可以从上部台阶到下部台阶以阶梯式的方式增大。
随着虚设沟道孔112的宽度增大，所希望的是虚设沟道孔112的密度减小。例如，在初始台阶模结构106a中，虚设沟道孔112的数量可以从上部的台阶到下部的台阶减少。虚设沟道孔112的密度可以从上部的台阶到下部的台阶减小。
参照图9，沟道结构118a可以形成在每个沟道孔110中。虚设沟道结构118b可以形成在每个虚设沟道孔112中。
在示例实施方式中，各个半导体图案114可以形成在基板100上且在沟道结构118a和虚设沟道结构118b中的相应一个之下。第二上绝缘层间层109可以形成在第一上绝缘层间层108和初始台阶模结构106a上。第二上绝缘层间层109的上表面可以是平坦的。
半导体图案114可以通过采用由沟道孔110和虚设沟道孔112暴露的基板100的顶表面作为籽晶的选择性外延生长(SEG)工艺形成。沟道结构118a可以形成在半导体图案114上以填充沟道孔110，虚设沟道结构118b可以形成在半导体图案114上以填充虚设沟道孔112。沟道结构118a和虚设沟道结构118b可以具有基本上相同的分层结构。在示例实施方式中，沟道结构118a和虚设沟道结构118b可以每个包括电介质结构116a、沟道116b和填充绝缘图案116c。电介质结构116a可以包括隧道绝缘层、电荷存储层和阻挡电介质层。在示例实施方式中，上导电图案120可以进一步形成在电介质结构116a、沟道116b和填充绝缘图案116c上。上导电图案120可以例如由多晶硅形成。
虚设沟道结构118b可以形成为填充虚设沟道孔112，使得虚设沟道结构118b的宽度和布置可以分别与虚设沟道孔112的宽度和布置基本上相同。因此，虚设沟道结构118b的宽度可以从初始台阶模结构106a的与第一区域R1相邻的部分到初始台阶模结构106a的边缘部分增大。每单位面积的虚设沟道结构118b的数量可以从初始台阶模结构106a的与第一区域R1相邻的部分到初始台阶模结构106a的边缘部分减少。在初始台阶模结构106a中，虚设沟道结构118b的数量可以从上部的台阶到下部的台阶减少。
参照图10和图11，初始台阶模结构106a以及第一上绝缘层间层108和第二上绝缘层间层109可以被各向异性蚀刻以形成沿着第一方向延伸的开口122。因此，初始台阶模结构106a可以被分开以在开口122之间形成台阶模结构130。基板100的上表面可以被开口122暴露。
在图11中，沟道结构118a和虚设沟道结构118b没有被示出，而仅示出台阶模结构130。第一区域R1上的台阶模结构130可以通过后续工艺转变成导电图案结构。第二区域R2上的台阶模结构130可以包括在第一方向和第二方向的每个上的台阶。
在下面说明的实施方式中，每个台阶模结构130在第一方向上具有4个台阶并在第二方向上具有2个台阶。因此，台阶模结构130具有在不同平面中的8个台阶。
参照图12，由开口122暴露的牺牲层104可以被去除以在绝缘层102之间形成间隙124。在示例实施方式中，牺牲层104可以通过各向同性蚀刻工艺去除。在去除牺牲层104之后，绝缘层102保持被沟道结构118a和虚设沟道结构118b支撑。
在其中形成具有相对小的宽度的虚设沟道结构118b的区域中，台阶模结构130可以由大量的虚设沟道结构118b支撑。因此，台阶模结构130中的绝缘层102之间的间隙124可以被保持。
在其中形成具有相对大的宽度的虚设沟道结构118b的区域中，虚设沟道结构118b的数量可以较少。由于虚设沟道结构118b具有相对大的宽度，所以台阶模结构130可以由少量的虚设沟道结构118b稳定地支撑。此外，可以确保虚设沟道结构118b之间的接触插塞区域。因此，可以降低虚设沟道结构118b和接触插塞144之间短路的可能性。
参照图13，导电层可以形成为填充间隙124，使得导电图案126可以形成在第一区域R1和第二区域R2上。
因此，包括堆叠的导电图案126和绝缘层102的导电图案结构140可以形成在第一区域R1上。包括堆叠的导电图案126和绝缘层102并具有阶梯布置的焊盘结构142可以形成在第二区域R2上。
焊盘结构142中的在第一方向上堆叠的各层中除了虚设沟道结构118b之外的面积可以基本上相同。因此，各层中的用导电层填充的间隙124的体积可以是均一的，并且用于形成导电图案的填充间隙124的导电材料的量可以是均一的。
绝缘图案146(参照图15)可以形成为填充开口122(参照图10和图11)。参照图14和图15，各接触插塞144可以穿过第一上绝缘层间层108和第二上绝缘层间层109形成在焊盘结构142中的导电图案126上。接触插塞144可以与虚设沟道结构118b间隔开。
第一上绝缘层间层108和第二上绝缘层间层109以及绝缘层102可以被蚀刻以在焊盘结构142中形成暴露导电图案126的接触孔。阻挡层可以形成在接触孔的内壁上，并且金属层可以形成在阻挡层上以填充接触孔。金属层和阻挡层可以被平坦化直到第二上绝缘层间层109被暴露。电连接到接触插塞144的布线(未示出)可以形成在第二上绝缘层间层109上。布线可以在第二方向上延伸。
图16和图17分别是示出根据示例实施方式的竖直存储器件的平面图和截面图。图16和图17的竖直存储器件可以具有与图1A和图2中示出的那些元件和/或结构基本上相同或相似的元件和/或结构，除了它包括焊盘结构中的不同台阶布置。
参照图16和图17，导电图案结构140和沟道结构118a可以形成在第一区域R1上。焊盘结构142、虚设沟道结构118b和接触插塞144可以形成在第二区域R2上。
焊盘结构142的边缘部分可以具有阶梯布置。焊盘结构142中的导电图案126可以具有包括不同平面处的台阶的阶梯布置。焊盘结构142中的焊盘的数量可以与导电图案结构140中的堆叠的导电图案126的数量基本上相同。
在示例实施方式中，焊盘结构142可以包括在第一方向上下降的台阶。例如，如图16所示，焊盘结构142可以包括在第一方向上的4个台阶。因此，四个导电图案126可以堆叠在第一区域R1中。
虚设沟道结构118b的宽度和布置可以与参照图1A和图2说明的虚设沟道结构118b的宽度和布置基本上相同。在焊盘结构142中，虚设沟道结构118b的宽度可以从上部的台阶到下部的台阶增大。虚设沟道结构118b的数量可以在第一方向上从上部的台阶到下部的台阶减少。
竖直半导体器件可以通过与参照图3至图14说明的工艺基本上相同的工艺制造。然而，在参照图4至图6描述的用于形成初始台阶模结构的工艺中，初始模结构可以被图案化以在第一方向上形成台阶。在参照图10说明的用于形成开口122的工艺中，开口122的位置可以改变。也就是，初始台阶模结构可以被分成分开的部分以在开口122之间形成在第一方向上具有台阶的台阶模结构。
图18是示出根据示例实施方式的竖直存储器件的平面图。图18的竖直存储器件可以具有与图1A和图2中示出的那些元件和/或结构基本上相同或相似的元件和/或结构，除了接触插塞的布置之外。
参照图18，导电图案结构140和沟道结构118a可以形成在第一区域R1上。焊盘结构142、虚设沟道结构118b和接触插塞144可以形成在第二区域R2上。
焊盘结构142的边缘部分可以具有与图1A和图2中示出的阶梯布置基本上相同的阶梯布置。接触插塞144可以穿过第一上绝缘层间层108和第二上绝缘层间层109形成在焊盘结构142中的导电图案126的上表面上。
接触插塞144可以形成在导电图案126的各台阶上，并且接触插塞144在台阶上的位置可以不被限制。在示例实施方式中，接触插塞144可以不被线性地排列。
例如，如图18所示，焊盘结构142中的最下面的台阶上的接触插塞144可以形成在最下面的台阶的中央部分上。然而，接触插塞144可以从下部的台阶到上部的台阶沿着相对于第一方向具有角度的倾斜方向设置。
在此情况下，在焊盘结构142中，相邻的接触插塞144之间在第二方向上的距离可以朝向上部的台阶增大。也就是，开口122和上部的台阶上的接触插塞144之间的距离可以相对小。由于相邻的接触插塞144之间在第二方向上的距离可以增大，所以接触插塞144上的布线区域可以增加。
如上所述，接触插塞144的位置可以不被限制，因此布线可以容易地设置在接触插塞144上。
图19是示出根据示例实施方式的竖直存储器件中的存储单元的布置的平面图。图20是示出根据示例实施方式的竖直存储器件的平面图。
在下文，参照图20，可以示出图19所示的形成在半导体芯片的边缘部分上的存储单元。
参照图20，导电图案结构140和沟道结构118a可以形成在第一区域R1上。焊盘结构142、虚设沟道结构118b和接触插塞144可以形成在第二区域R2上。
焊盘结构142的边缘部分可以具有与图1A和图2所示的阶梯布置基本上相同的阶梯布置。接触插塞144可以穿过第一上绝缘层间层108和第二上绝缘层间层109形成在焊盘结构142中的导电图案126的上表面上。
根据虚设沟道结构118b的位置，每单位面积的虚设沟道结构118b的数量可以改变。随着虚设沟道结构118b的宽度在连续的台阶中增大，台阶处形成的虚设沟道结构118b的数量可以减少。
在焊盘结构142中，虚设沟道结构118b的宽度可以从上部的台阶到下部的台阶增大。然而，当存储单元形成在半导体芯片的边缘部分上时，最下面的台阶处的虚设沟道结构118b的宽度可以小于次最下的台阶处的虚设沟道结构118b的宽度。因此，次最下的台阶处形成的虚设沟道结构118b可以具有较大的宽度。
在焊盘结构142中，虚设沟道结构118b的数量可以从上部的台阶到下部的台阶减少。然而，当存储单元形成在半导体芯片的边缘部分上时，最下面的台阶处的虚设沟道结构118b的数量可以大于次最下的台阶处的虚设沟道结构118b的数量。因此，次最下的台阶处形成的虚设沟道结构118b可以在数量上较少。
如上所述，穿过焊盘结构中的各层级的导电图案的虚设沟道结构118b的宽度可以彼此不同。随着台阶处的虚设沟道结构118b的宽度增大，形成在该台阶处的虚设沟道结构118b的数量可以减少。通过控制虚设沟道结构118b的宽度和数量，竖直半导体器件可以形成为对于后续处理操作具有高稳定性，如上所述。
以上是对示例实施方式的说明而不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易地理解，在示例实施方式中可以有许多修改，而在本质上没有脱离本发明构思的新颖教导和优点。因此，所有这样的修改旨在被包括在本发明构思的范围内，本发明构思的范围在权利要求书中限定。在权利要求中，装置加功能条款旨在覆盖这里描述的执行所述功能的结构，覆盖不仅结构等同物而且等同的结构。因此，将理解，以上是对各种示例实施方式的说明，而不应被解释为限制到所公开的特定示例实施方式，对所公开的示例实施方式的修改以及其它示例实施方式旨在被包括在权利要求书的范围内。
本申请要求于2017年5月17日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0060927号的优先权，其内容通过引用整体地结合于此。

Claims (20)

1.一种竖直存储器件，包括：
导电图案结构，在基板上并包括交错的导电图案和绝缘层的堆叠，其中所述导电图案的边缘设置在沿着第一方向间隔开的点处以提供布置为阶梯布置中的各台阶的导电焊盘；
多个沟道结构，在垂直于所述第一方向的第二方向上延伸穿过所述导电图案结构；
多个虚设沟道结构，在所述第二方向上延伸穿过所述导电焊盘；以及
各接触插塞，在所述导电焊盘上，
其中所述导电焊盘中的第一个具有从其穿过的第一数量的所述虚设沟道结构，并且其中所述导电焊盘中的第二个具有从其穿过的第二数量的所述虚设沟道结构，所述第二数量不同于所述虚设沟道结构的所述第一数量。
2.如权利要求1所述的竖直存储器件，其中穿过所述导电焊盘中的所述第一个的所述虚设沟道结构具有第一宽度，并且其中穿过所述导电焊盘中的所述第二个的所述虚设沟道结构具有第二宽度，所述第二宽度不同于所述第一宽度。
3.如权利要求2所述的竖直存储器件，其中所述第一数量的虚设沟道结构少于所述第二数量的所述虚设沟道结构，并且其中所述第一宽度大于所述第二宽度。
4.如权利要求1所述的竖直存储器件，其中所述导电焊盘中的所述第一个是所述台阶中的比所述导电焊盘中的所述第二个低的一个。
5.如权利要求4所述的竖直存储器件，其中穿过所述导电焊盘的所述虚设沟道结构的数量从所述导电焊盘中的上部的一个朝向所述导电焊盘中的下部的一个减少。
6.如权利要求1所述的竖直存储器件，其中穿过所述导电焊盘的所述虚设沟道结构的宽度从所述台阶中的最上面的一个朝向所述台阶中的次最下的一个增大，并且其中穿过所述导电焊盘中的最下面的一个的所述虚设沟道结构的宽度小于穿过所述导电焊盘中的次最下的一个的所述虚设沟道结构的宽度。
7.如权利要求6所述的竖直存储器件，其中穿过所述导电焊盘的所述虚设沟道结构的数量从所述导电焊盘中的最上面的一个朝向所述导电焊盘中的次最下的一个减少，并且其中穿过所述导电焊盘中的最下面的一个的所述虚设沟道结构的数量大于穿过所述导电焊盘中的次最下的一个的所述虚设沟道结构的数量。
8.如权利要求1所述的竖直存储器件，其中所述接触插塞在所述第一方向上线性地排列，并且其中所述接触插塞中的一个接触所述导电焊盘中的最下面的一个的中央部分。
9.如权利要求1所述的竖直存储器件，其中各导电焊盘上的所述接触插塞没有在所述第一方向上线性地排列。
10.如权利要求9所述的竖直存储器件，其中所述导电焊盘上的所述接触插塞在相对于所述第一方向具有角度的倾斜方向上排列，并且其中所述接触插塞中的一个接触所述导电焊盘中的最下面的一个的中央部分。
11.如权利要求1所述的竖直存储器件，
其中所述导电图案的第一边缘设置在沿着所述第一方向间隔开的第一点处以提供布置为第一阶梯布置中的各台阶的第一导电焊盘；并且
其中所述导电图案的第二边缘设置在沿着所述第一方向间隔开的第二点处以提供布置为第二阶梯布置中的各台阶的第二导电焊盘。
12.如权利要求1所述的竖直存储器件，其中所述沟道结构具有第一宽度，并且其中所述虚设沟道结构具有第二宽度，所述第二宽度与所述第一宽度相同或大于所述第一宽度。
13.一种竖直存储器件，包括：
导电图案结构，在基板的第一区域上，所述导电图案结构包括交错的导电图案和绝缘层的堆叠；
焊盘结构，在所述基板的第二区域上，所述基板的所述第二区域与所述基板的所述第一区域相邻，其中所述导电图案的边缘设置在沿着第一方向间隔开的点处以提供布置为阶梯布置中的各台阶的导电焊盘；
多个沟道结构，延伸穿过所述导电图案结构；
多个虚设沟道结构，延伸穿过所述焊盘结构；以及
各接触插塞，在所述导电焊盘上，
其中穿过所述导电焊盘的所述虚设沟道结构的每单位面积的数量是变化的。
14.如权利要求13所述的竖直存储器件，其中穿过所述导电焊盘的所述虚设沟道结构的宽度是变化的。
15.如权利要求13所述的竖直存储器件，其中穿过所述导电焊盘的所述虚设沟道结构的宽度与穿过所述导电焊盘的所述虚设沟道结构的数量成反比地变化。
16.如权利要求13所述的竖直存储器件，
其中所述导电图案的第一边缘设置在沿着所述第一方向间隔开的第一点处以提供布置为第一阶梯布置中的各台阶的第一导电焊盘；并且
其中所述导电图案的第二边缘设置在沿着所述第一方向间隔开的第二点处以提供布置为第二阶梯布置中的各台阶的第二导电焊盘。
17.如权利要求13所述的竖直存储器件，其中各导电图案上的所述接触插塞在所述第一方向上线性地排列，并且其中所述接触插塞中的一个形成在所述导电图案中的一个的上表面的中央部分上。
18.如权利要求13所述的竖直存储器件，其中相邻的所述接触插塞之间在与所述第一方向垂直的第二方向上的距离从所述导电焊盘中的最上面的一个到所述导电焊盘中的最下面的一个减小，并且其中所述接触插塞中的一个形成在所述导电焊盘中的最下面的一个的中央部分上。
19.一种竖直存储器件，包括：
导电图案结构，在基板上并包括交错的导电图案和绝缘层的堆叠，其中所述导电图案的边缘设置在沿着第一方向间隔开的点处以提供布置为阶梯布置中的各台阶的导电焊盘；
多个沟道结构，在垂直于所述第一方向的第二方向上延伸穿过所述导电图案结构；
多个虚设沟道结构，在所述第二方向上延伸穿过所述导电焊盘；以及
各接触插塞，在所述导电焊盘上，
其中所述导电焊盘中的第一个具有从其穿过的具有第一宽度的第一类虚设沟道结构，并且其中所述导电焊盘中的第二个具有从其穿过的具有第二宽度的第二类虚设沟道结构，所述第二宽度与所述第一宽度不同。
20.如权利要求19所述的竖直存储器件，其中所述虚设沟道结构的宽度从所述导电焊盘中的最上面的一个朝向所述导电焊盘中的最下面的一个增大，并且其中穿过相应的导电焊盘的所述虚设沟道结构数量从所述导电焊盘中的最上面的一个朝向所述导电焊盘中的最下面的一个减少。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110024126A (zh) * 2019-02-26 2019-07-16 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110600473A (zh) * 2019-08-26 2019-12-20 长江存储科技有限责任公司 三维存储结构及其制作方法
CN110676259A (zh) * 2019-08-22 2020-01-10 长江存储科技有限责任公司 三维存储结构及其制作方法
WO2020168502A1 (en) * 2019-02-21 2020-08-27 Yangtze Memory Technologies Co., Ltd. Staircase structure with multiple divisions for three-dimensional memory
WO2020172798A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN111883512A (zh) * 2019-05-03 2020-11-03 爱思开海力士有限公司 半导体装置及包括半导体装置的存储器装置和系统
CN113228275A (zh) * 2019-12-24 2021-08-06 长江存储科技有限责任公司 三维nand存储器件及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR20210009146A (ko) * 2019-07-16 2021-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US11101287B2 (en) * 2019-11-25 2021-08-24 Macronix International Co., Ltd. Three dimensional memory device
KR20210156460A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11950403B2 (en) * 2020-10-23 2024-04-02 Micron Technology, Inc. Widened conductive line structures and staircase structures for semiconductor devices

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201123425A (en) * 2009-12-17 2011-07-01 Toshiba Kk Nonvolatile semiconductor memory device
US20120217584A1 (en) * 2011-02-28 2012-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US20120261722A1 (en) * 2011-04-12 2012-10-18 Tang Sanh D Stack Of Horizontally Extending And Vertically Overlapping Features, Methods Of Forming Circuitry Components, And Methods Of Forming An Array Of Memory Cells
US20140197546A1 (en) * 2013-01-17 2014-07-17 Sung-Min Hwang Pad structures and wiring structures in a vertical type semiconductor device
US20140239375A1 (en) * 2013-02-25 2014-08-28 Jin-Gyun Kim Memory devices and methods of manufacturing the same
JP2014216626A (ja) * 2013-04-30 2014-11-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US20150235939A1 (en) * 2014-02-14 2015-08-20 Sunyeong LEE Three-dimensional semiconductor devices
CN106057813A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 三维半导体器件
US20170084532A1 (en) * 2015-09-23 2017-03-23 Yong-Hoon Son Vertical memory devices and methods of manufacturing the same
US20170098658A1 (en) * 2015-10-06 2017-04-06 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170133389A1 (en) * 2015-11-10 2017-05-11 Jang-Gn Yun Vertical memory devices and methods of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP4922370B2 (ja) 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US9412749B1 (en) 2014-09-19 2016-08-09 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
US9184060B1 (en) 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
KR102341716B1 (ko) * 2015-01-30 2021-12-27 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR102393976B1 (ko) * 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
KR102358302B1 (ko) 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
KR102421728B1 (ko) * 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
US9881929B1 (en) * 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201123425A (en) * 2009-12-17 2011-07-01 Toshiba Kk Nonvolatile semiconductor memory device
US20120217584A1 (en) * 2011-02-28 2012-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US20120261722A1 (en) * 2011-04-12 2012-10-18 Tang Sanh D Stack Of Horizontally Extending And Vertically Overlapping Features, Methods Of Forming Circuitry Components, And Methods Of Forming An Array Of Memory Cells
US20140197546A1 (en) * 2013-01-17 2014-07-17 Sung-Min Hwang Pad structures and wiring structures in a vertical type semiconductor device
US20140239375A1 (en) * 2013-02-25 2014-08-28 Jin-Gyun Kim Memory devices and methods of manufacturing the same
JP2014216626A (ja) * 2013-04-30 2014-11-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US20150235939A1 (en) * 2014-02-14 2015-08-20 Sunyeong LEE Three-dimensional semiconductor devices
CN106057813A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 三维半导体器件
US20170084532A1 (en) * 2015-09-23 2017-03-23 Yong-Hoon Son Vertical memory devices and methods of manufacturing the same
US20170098658A1 (en) * 2015-10-06 2017-04-06 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170133389A1 (en) * 2015-11-10 2017-05-11 Jang-Gn Yun Vertical memory devices and methods of manufacturing the same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020168502A1 (en) * 2019-02-21 2020-08-27 Yangtze Memory Technologies Co., Ltd. Staircase structure with multiple divisions for three-dimensional memory
US11462558B2 (en) 2019-02-21 2022-10-04 Yangtze Memory Technologies Co., Ltd. Staircase structure with multiple divisions for three-dimensional memory
WO2020172799A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN110024126B (zh) * 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其形成方法
WO2020172798A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN110024126A (zh) * 2019-02-26 2019-07-16 长江存储科技有限责任公司 三维存储器件及其形成方法
US10854621B2 (en) 2019-02-26 2020-12-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
US10861872B2 (en) 2019-02-26 2020-12-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
US11177270B2 (en) 2019-02-26 2021-11-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
US11289508B2 (en) 2019-02-26 2022-03-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN111883512A (zh) * 2019-05-03 2020-11-03 爱思开海力士有限公司 半导体装置及包括半导体装置的存储器装置和系统
CN110676259A (zh) * 2019-08-22 2020-01-10 长江存储科技有限责任公司 三维存储结构及其制作方法
CN110600473A (zh) * 2019-08-26 2019-12-20 长江存储科技有限责任公司 三维存储结构及其制作方法
CN113228275A (zh) * 2019-12-24 2021-08-06 长江存储科技有限责任公司 三维nand存储器件及其形成方法

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