CN112838096A - 三维半导体存储器件及其制造方法 - Google Patents

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徐基银
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Abstract

本发明涉及三维半导体存储器件及其制造方法。该三维半导体存储器件可以被提供，其包括：在第一基板上的外围电路结构，该外围电路结构包括外围电路；在外围电路结构上的第二基板；在第二基板上的电极结构，该电极结构包括堆叠在第二基板上的多个电极；以及穿透电极结构和第二基板的穿透互连结构。该穿透互连结构可以包括下绝缘图案、在下绝缘图案上的模制图案结构、在下绝缘图案与模制图案结构之间的保护图案、以及穿透插塞。该穿透插塞可以穿透模制图案结构和下绝缘图案，并且可以连接到外围电路结构。该保护图案可以处于比电极中的最下面一个的水平低的水平处。

Description

三维半导体存储器件及其制造方法
技术领域
本公开涉及三维半导体存储器件，尤其涉及具有高可靠性和高集成密度的三维半导体存储器件。
背景技术
需要半导体器件的更高集成度以满足消费者对优异性能和低廉价格的需求。在半导体器件的情况下，由于它们的集成度是确定产品价格的重要因素，因此特别需要增大的集成度。在二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积确定，因此集成度受精细图案形成技术水平的很大影响。然而，增加图案精细度所需的极其昂贵的工艺设备对增加二维或平面半导体器件的集成度设置了实际限制。因此，近来提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些示例实施方式提供了高度可靠和高度集成的三维半导体存储器件。
根据本发明构思的一示例实施方式，一种三维半导体存储器件包括：在第一基板上的外围电路结构，该外围电路结构包括外围电路；在外围电路结构上的第二基板；在第二基板上的电极结构，该电极结构包括堆叠在第二基板上的多个电极；以及穿透电极结构和第二基板的穿透互连结构。穿透互连结构可以包括下绝缘图案、在下绝缘图案上的模制图案结构、在下绝缘图案与模制图案结构之间的保护图案、以及穿透插塞。该穿透插塞可以穿透模制图案结构和下绝缘图案，并且可以连接到外围电路结构。保护图案可以在比所述多个电极中的最下面一个的水平低的水平处。
根据本发明构思的一示例实施方式，一种制造三维半导体存储器件的方法包括：形成第二基板以覆盖形成在第一基板上的外围电路结构，该第二基板包括第一区域和第二区域；在外围电路结构上形成下绝缘图案以穿透第二基板的第一区域；在第二区域上形成电极结构，该电极结构包括绝缘层和电极，该绝缘层和该电极交替地堆叠在第二基板上；形成层间绝缘层以覆盖电极结构；以及形成穿透插塞以穿透层间绝缘层和下绝缘图案并电连接到外围电路结构。
根据本发明构思的一示例实施方式，一种三维半导体存储器件包括：外围电路结构，该外围电路结构包括在第一基板上的外围电路、连接到外围电路的外围电路线以及覆盖外围电路线的外围绝缘层；在外围电路结构上的第二基板；电极结构，包括交替地堆叠在第二基板上的电极和绝缘层；在第二基板与电极结构之间的源结构；穿透电极结构和源结构的垂直结构；在电极结构上的层间绝缘层；在层间绝缘层上的导电线；以及穿透电极结构和第二基板的穿透互连结构。该穿透互连结构可以包括下绝缘图案、在下绝缘图案上的模制图案结构、在下绝缘图案与模制图案结构之间的保护图案、以及穿透插塞。该穿透插塞可以穿透模制图案结构、保护图案和下绝缘图案，并且将导电线连接到外围电路线。保护图案可以在比电极中的最下面一个的水平低的水平处。
附图说明
通过以下结合附图的简要描述，将更清楚地理解示例实施方式。附图表示本文所述的非限制性示例实施方式。
图1是示意性地示出根据本发明构思的一示例实施方式的三维半导体存储器件的透视图。
图2是示意性地示出根据本发明构思的一示例实施方式的三维半导体存储器件的单元阵列的电路图。
图3是示出根据本发明构思的一示例实施方式的三维半导体存储器件的俯视图。
图4A是沿图3的线IVA-IVA'截取的剖视图，以示出根据本发明构思的一示例实施方式的三维半导体存储器件。
图4B和图4C是图4A的部分IVB的放大剖视图。
图4D是示例性地示出外围电路的一部分(例如，图4A的部分IVD)的放大剖视图。
图4E是沿图3的线IVA-IVA'截取的剖视图，以示出根据本发明构思的一示例实施方式的三维半导体存储器件。
图5至图16是与图3的线IVA-IVA'对应的剖视图，以示出根据本发明构思的一示例实施方式的制造三维半导体存储器件的方法。
应该注意的是，这些附图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可以不精确反映任何给定示例实施方式的精确结构或性能特性，并且不应解释为定义或限制示例实施方式所包含的值或性能的范围。例如，为了清楚起见，可以减小或放大分子、层、区域和/或结构元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
具体实施方式
现在将参照其中示出了示例实施方式的附图来更全面地描述本发明构思的一些示例实施方式。
当在本说明书中结合数值使用术语“大约”或“基本上”时，意图是相关联的数值包括围绕所述数值的制造公差(例如，±10％)。而且，当词语“通常”和“基本上”与几何形状结合使用时，意图是不需要几何形状的精度，而是该形状的宽容度(latitude)在本公开的范围内。此外，无论数值或形状被修饰为“大约”还是“基本上”，将理解，这些值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如，±10％)。
图1是示意性地示出根据本发明构思的一示例实施方式的三维半导体存储器件的透视图。
参照图1，三维半导体存储器件可以包括外围电路结构PS和堆叠在外围电路结构PS上的单元阵列结构CS。换句话说，当在俯视图中观看时，外围电路结构PS和单元阵列结构CS可以彼此重叠。
在一示例实施方式中，外围电路结构PS可以包括例如行解码器和列解码器、页面缓冲器以及控制电路，它们用于控制或访问三维半导体存储器件的单元阵列。
单元阵列结构CS可以包括多个存储块BLK1、BLK2-BLKn，并且在一示例实施方式中，可以对存储块BLK1-BLKn中的每个执行擦除操作。存储块BLK1-BLKn中的每个可以包括具有三维或垂直结构的存储单元阵列。存储单元阵列可以包括：三维布置的多个存储单元；以及电连接到存储单元的多条字线和多条位线。下面将更详细地描述存储单元阵列的三维结构。
图2是示意性示出根据本发明构思的一示例实施方式的三维半导体存储器件的单元阵列的电路图。
参照图2，三维半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL0、BL1和BL2以及设置在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。
单元串CSTR可以在第一方向D1和第二方向D2上二维地布置，并且可以在第三方向D3上延伸。位线BL0-BL2可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。
多个单元串CSTR可以并联连接到位线BL0-BL2中的每个。单元串CSTR可以共同连接到公共源极线CSL。也就是，多个单元串CSTR可以设置在位线BL0-BL2与单个公共源极线CSL之间。在一示例实施方式中，多条公共源极线CSL可以被二维地布置。在此，可以对公共源极线CSL施加相同的电压，或者可以独立地控制公共源极线CSL中的各个公共源极线的电状态。
在一示例实施方式中，每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、彼此串联连接的存储单元晶体管MCT、地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。
作为示例，每个单元串CSTR可以包括串联连接的第一和第二串选择晶体管SST1和SST2，并且第二串选择晶体管SST2可以联接到位线BL0-BL2中的一条。作为另一示例，每个单元串CSTR可以包括一个串选择晶体管。作为又一示例，在每个单元串CSTR中，类似于第一和第二串选择晶体管SST1和SST2，地选择晶体管GST可以由串联连接的多个金属氧化物半导体(MOS)晶体管组成。
每个单元串CSTR可以包括多个存储单元晶体管MCT，其位于距公共源极线CSL不同的高度处。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。擦除控制晶体管ECT可以提供在地选择晶体管GST和公共源极线CSL之间并与其连接。此外，每个单元串CSTR可以包括提供在第一串选择晶体管SST1与存储单元晶体管MCT中的最上面一个之间并与其连接的第一虚设单元晶体管DMC以及提供在地选择晶体管GST与存储单元晶体管MCT中的最下面一个之间并与其连接的第二虚设单元晶体管DMC。
在一示例实施方式中，第一串选择晶体管SST1可以由第一串选择线SSL1-1、SSL1-2和SSL1-3之一控制，并且第二串选择晶体管SST2可以由第二串选择线SSL2-1、SSL2-2和SSL2-3之一控制。存储单元晶体管MCT可以分别由多条字线WL0-WLn-1和WLn控制，并且虚设单元晶体管DMC可以由虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL0、GSL1和GSL2之一控制，并且擦除控制晶体管ECT可以由擦除控制线ECL控制。公共源极线CSL可以共同连接到擦除控制晶体管ECT的源极。
位于距公共源极线CSL相同高度处的存储单元晶体管MCT的栅电极可以被共同连接到字线WL0-WLn之一，并且可以处于等电位状态。在一些示例实施方式中，即使当存储单元晶体管MCT的栅电极位于距公共源极线CSL相同的高度处时，也可以独立地控制构成不同行或列的栅电极。
地选择线GSL0-GSL2、第一串选择线SSL1-1、SSL1-2和SSL1-3以及第二串选择线SSL2-1、SSL2-2和SSL2-3可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。位于距公共源极线CSL基本相同的高度处的地选择线GSL0-GSL2(以及第一串选择线SSL1-1、SSL1-2和SSL1-3和/或第二串选择线SSL2-1、SSL2-2和SSL2-3)可以彼此电隔离。此外，包括在单元串CSTR的不同单元串中的擦除控制晶体管ECT可以由擦除控制线ECL共同控制。在存储单元阵列的擦除操作期间，擦除控制晶体管ECT可以引起栅极诱导漏极泄漏(GIDL)。在一示例实施方式中，在存储单元阵列的擦除操作期间，可以将擦除电压施加到位线BL0-BL2和/或公共源极线CSL，并且在这种情况下，栅极诱导泄漏电流可以在串选择晶体管SST1和SST2和/或擦除控制晶体管ECT处产生。
图3是示出根据本发明构思的一示例实施方式的三维半导体存储器件的俯视图。图4A是沿图3的线IVA-IVA'截取的剖视图，以示出根据本发明构思的一示例实施方式的三维半导体存储器件。图4B和图4C是图4A的部分IVB的放大剖视图。图4D是示例性地示出外围电路的一部分(例如，图4A的部分IVD)的放大剖视图。
参照图3和图4A，三维半导体存储器件可以包括外围电路结构PS、在外围电路结构PS上的单元阵列结构CS以及穿透单元阵列结构CS的穿透互连结构TVS。
外围电路结构PS可以包括第一基板10、集成在第一基板10的顶表面上的外围电路PTR以及覆盖外围电路PTR的外围绝缘层50。第一基板10可以是硅基板、硅锗基板、锗基板或在单晶硅基板上生长的单晶外延层。第一基板10可以具有由器件隔离层13限定的有源区。
外围电路PTR可以包括例如行解码器和列解码器、页面缓冲器和控制电路。例如，每个外围电路PTR可以包括在第一基板10的顶表面上的外围栅极绝缘层21、在外围栅极绝缘层21上的外围栅电极23、以及源极/漏极区25，该源极/漏极区25提供在第一基板10的部分中以及在外围栅电极23的两侧。外围电路线33可以通过外围接触插塞31电连接到外围电路PTR。例如，外围接触插塞31和外围电路线33可以联接到构成外围电路PTR的NMOS和PMOS晶体管。外围绝缘层50可以提供在第一基板10的顶表面上。外围绝缘层50可以提供在第一基板10上，以覆盖外围电路PTR、外围接触插塞31和外围电路线33。外围绝缘层50可以包括多个顺序堆叠的绝缘层。例如，外围绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层中的至少一个。
作为另一示例，外围电路PTR可以包括提供在第一基板10上的多个第一沟道图案CH、源极/漏极区25、栅电极GE和栅极电介质图案GI，如图4D所示。
第一沟道图案CH可以垂直地堆叠在第一基板10上，并且可以在第三方向D3上彼此间隔开。当在俯视图中观看时，第一沟道图案CH可以彼此重叠。第一沟道图案CH可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成，或包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。第一沟道图案CH可以插置在每对相邻的源极/漏极区25之间。堆叠在第一基板10上的第一沟道图案CH可以连接每对相邻的源极/漏极区25。栅电极GE可以被提供为与第一沟道图案CH交叉并且在第一方向D1上延伸。当在俯视图中观看时，栅电极GE可以与第一沟道图案CH重叠。一对栅极间隔物GS可以设置在栅电极GE的两个侧表面上。栅极盖图案GP可以提供在栅电极GE上。栅极电介质图案GI可以提供在第一沟道图案CH的每个与栅电极GE之间。栅极电介质图案GI可以围绕每个第一沟道图案CH。第一外围绝缘层111和第二外围绝缘层120可以提供在第一基板10的顶表面上。此外，蚀刻停止层ESL可以提供在第二外围绝缘层120上。有源接触AC可以穿透第一外围绝缘层111和第二外围绝缘层120(在一些示例实施方式中，以及穿透蚀刻停止层ESL)，并且可以分别连接到源极/漏极区25。每个有源接触AC可以包括导电图案FM和包围导电图案FM的阻挡图案BM。在一示例实施方式中，有源接触AC可以包括延伸部分EP和穿透部分VP，该穿透部分VP从延伸部分EP延伸到源极/漏极区25。
单元阵列结构CS可以提供在外围绝缘层50上。单元阵列结构CS可以包括第二基板100、源结构SC、电极结构ST、垂直结构以及数据存储图案DSP。
第二基板100可以设置在外围绝缘层50的顶表面上。第二基板100可以由半导体材料(例如，硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs))中的至少一种形成，或包括所述半导体材料中的至少一种。第二基板100可以由第一导电类型(例如n型)的掺杂半导体材料和/或本征半导体材料形成，或包括第一半导体类型的掺杂半导体材料和/或本征半导体材料。第二基板100可以具有单晶结构、非晶结构和多晶结构中的至少一种。第二基板100可以具有第一沟槽T1。下面将描述的下绝缘图案150可以形成在第一沟槽T1中。
源结构SC可以插置在电极结构ST与第二基板100之间。源结构SC可以平行于电极结构ST并且在第一方向Dl上延伸。源结构SC可以包括顺序地堆叠在第二基板100上的第一源导电图案SCP1和第二源导电图案SCP2。第一源导电图案SCP1的厚度可以大于第二源导电图案SCP2的厚度。第一源导电图案SCP1可以与第二基板100接触，并且第二源导电图案SCP2可以与第一源导电图案SCP1直接接触。
第一源导电图案SCP1和第二源导电图案SCP2可以由掺杂半导体材料形成或包括掺杂半导体材料，该掺杂半导体材料掺有诸如磷(P)或砷(As)的掺杂剂，并且具有例如第一导电类型。在一示例实施方式中，第一源导电图案SCP1和第二源导电图案SCP2可以是掺有n型掺杂剂的半导体层，并且在这种情况下，第一源导电图案SCP1中的n型掺杂剂的浓度可以高于第二源导电图案SCP2中的n型掺杂剂的浓度。
电极结构ST可以设置在源结构SC上。电极结构ST可以在第一方向D1上延伸，并且可以设置在沿第一方向D1延伸的一对垂直绝缘图案CPLG之间。电极结构ST中的相邻电极结构可以通过提供在其间的电极分离区域ESR而在与第一方向D1交叉的第二方向D2上彼此间隔开。在此，第一方向D1和第二方向D2可以平行于第一基板10的顶表面。垂直绝缘图案CPLG可以由至少一种绝缘材料形成，或包括至少一种绝缘材料。例如，垂直绝缘图案CPLG可以由硅氧化物形成或包括硅氧化物。电极结构ST可以包括在垂直于第一方向D1和第二方向D2的第三方向或垂直方向D3上交替堆叠的电极EGE、GGE、CGE和SGE以及绝缘层ILD。电极EGE、GGE、CGE和SGE可以由掺杂半导体(例如掺杂硅等)、金属(例如钨、铜、铝等)、导电金属氮化物(例如钛氮化物、钽氮化物等)和过渡金属(例如钛、钽等)中的至少一种形成，或包括掺杂半导体(例如掺杂硅等)、金属(例如钨、铜、铝等)、导电金属氮化物(例如钛氮化物、钽氮化物等)和过渡金属(例如钛、钽等)中的至少一种。绝缘层ILD可以由硅氧化物层和/或低k电介质层形成或包括硅氧化物层和/或低k电介质层。在一示例实施方式中，电极EGE、GGE、CGE和SGE可以包括与源结构SC相邻的擦除控制栅电极EGE、在擦除控制栅电极EGE上的地选择栅电极GGE、堆叠在地选择栅电极GGE上的多个单元栅电极CGE以及在单元栅电极CGE中的最上面一个上的串选择栅电极SGE。
擦除控制栅电极EGE可以与源结构SC相邻并且可以用作擦除控制晶体管ECT(例如，参见图2)的栅电极，其用于控制存储单元阵列的擦除操作。在一示例实施方式中，擦除控制栅电极EGE可以被配置为在存储单元阵列的擦除操作期间引起栅极诱导漏极泄漏(GIDL)。地选择栅电极GGE可以用作地选择晶体管GST(例如，参见图2)的栅电极，其用于控制公共源极线CSL(例如，参见图2)与单元垂直结构VS之间的电连接。单元栅电极CGE可以用作存储单元晶体管MCT(例如，参见图2)的栅电极。处于最高水平处的串选择栅电极SGE可以用作图2的第一和第二串选择晶体管SST1和SST2的栅电极，其用于控制位线BL与单元垂直结构VS之间的电连接。在单元栅电极CGE之间的绝缘层ILD中的每个可以具有相同或相似的厚度，并且在单元栅电极CGE中的最下面一个与地选择栅电极GGE之间的绝缘层ILD可以比绝缘层ILD中的其他绝缘层厚。
垂直结构可以提供在第二基板100上。垂直结构可以包括单元垂直结构VS和虚设垂直结构DVS。在一示例实施方式中，可以提供多个单元垂直结构VS和多个虚设垂直结构DVS。单元垂直结构VS和虚设垂直结构DVS可以在第三方向D3上延伸，并且可以穿透电极结构ST。单元垂直结构VS和虚设垂直结构DVS中的每个的侧表面的一部分可以与源结构SC接触，并且可以电连接到源结构SC。单元垂直结构VS和虚设垂直结构DVS可以具有位于比第一源导电图案SCP1的底表面低的水平处的底表面。
当在俯视图中观看时，单元垂直结构VS和虚设垂直结构DVS可以在特定方向上布置，或者可以布置为形成Z字形。在一示例实施方式中，虚设垂直结构DVS可以邻近穿透互连结构TVS设置，这将在下面再次描述。例如，当在俯视图中观看时，虚设垂直结构DVS可以至少部分地包围穿透互连结构TVS。
单元垂直结构VS和虚设垂直结构DVS中的每个可以是具有封闭底部的管形或通心粉形的图案。单元垂直结构VS和虚设垂直结构DVS可以包括半导体材料(例如硅(Si)或锗(Ge))。此外，单元垂直结构VS和虚设垂直结构DVS可以由掺杂或本征半导体材料形成。单元垂直结构VS和虚设垂直结构DVS可以由多晶半导体材料形成。单元垂直结构VS可以用作擦除控制晶体管ECT、串选择晶体管SST和地选择晶体管GST以及存储单元晶体管MCT的沟道区。导电位线垫PAD可以提供在每个单元垂直结构VS上。导电位线垫PAD可以是掺有杂质的杂质区域，或者可以由导电材料形成。
数据存储图案DSP可以设置在电极结构ST与单元垂直结构VS之间以及电极结构ST与虚设垂直结构DVS之间。数据存储图案DSP可以在第三方向D3上延伸，并且可以被提供为围绕单元垂直结构VS和虚设垂直结构DVS中的每个的侧表面。换句话说，数据存储图案DSP可以是顶部及底部敞开的管形或通心粉形的图案。在一示例实施方式中，数据存储图案DSP可以设置在源结构SC上。
下数据存储图案DSPa可以与数据存储图案DSP垂直地间隔开，并且可以设置在第二基板100中。下数据存储图案DSPa可以具有基本“U”形的截面，并且单元垂直结构VS和虚设垂直结构DVS中的每个可以通过下数据存储图案DSPa与第二基板100间隔开。
第一层间绝缘层121可以设置在电极结构ST上，并且垂直绝缘图案CPLG可以分别提供在电极分离区域ESR中。垂直绝缘图案CPLG可以被提供为穿透电极结构ST和源结构SC，并且可以与单元垂直结构VS和虚设垂直结构DVS间隔开。垂直绝缘图案CPLG可以由硅氧化物层和/或低k电介质层形成，或包括硅氧化物层和/或低k电介质层。作为示例，垂直绝缘图案CPLG可以具有基本均匀的上部宽度，并且可以在第一方向D1上延伸。
第二层间绝缘层123可以提供在第一层间绝缘层121上。第二层间绝缘层123可以覆盖垂直绝缘图案CPLG的顶表面。在第二方向D2上延伸的位线BL可以提供在第二层间绝缘层123上。位线BL可以通过位线接触插塞BPLG连接到导电位线垫PAD。在第一方向D1上延伸的导电线CLb可以提供在第二层间绝缘层123上。位线BL和导电线CLb可以由导电材料形成，或包括导电材料。例如，位线BL和导电线CLb可以由金属性材料(例如钨、铜和铝)中的至少一种形成，或包括所述金属材料中的至少一种。
金属线层MS可以提供在第二层间绝缘层123上。金属线层MS可以包括金属线211、金属通路213和绝缘互连层215。绝缘互连层215可以气密密封或覆盖金属线211和金属通路213。金属线211和金属通路213可以连接到位线BL和导电线CLb。
参照图3、图4A、图4B和图4C，穿透互连结构TVS可以包括下绝缘图案150、保护图案160、模制图案结构和穿透插塞TPLG。
下绝缘图案150可以提供在外围绝缘层50的顶表面上。例如，下绝缘图案150可以提供在第一沟槽T1中以覆盖第一沟槽T1的底表面和侧表面。在一示例实施方式中，下绝缘图案150可以穿透第二基板100。当在俯视图中观看时，下绝缘图案150可以被第二基板100围绕。下绝缘图案150的顶表面可以位于与第二源导电图案SCP2的顶表面相同的水平处(例如参见图4B)，或者可以位于第二源导电图案SCP2的顶表面与底表面之间的水平处(例如参见图4C)。当在第二方向D2上测量时，下绝缘图案150的宽度W1可以大于保护图案160的宽度W2。例如，下绝缘图案150的宽度W1可以在1μm至100μm的范围内。下绝缘图案150可以由硅氧化物形成或包括硅氧化物。
保护图案160可以提供在下绝缘图案150的顶表面上。保护图案160可以插置在电极结构ST与下绝缘图案150之间。例如，保护图案160可以与下绝缘图案150的顶表面和绝缘层ILD中的最下绝缘层的底表面直接接触。保护图案160的顶表面160b可以位于电极结构ST中的最下电极的底表面与第二源导电图案SCP2的顶表面之间的水平处，如图4B所示。在另一实施方式中，例如，如图4C所示，保护图案160的顶表面可以位于与第二源导电图案SCP2的顶表面基本相同的水平处。当在第二方向D2上测量时，保护图案160的宽度W2可以小于下绝缘图案150的宽度W1。例如，保护图案160的宽度W2可以在0.6μm至60μm的范围内。保护图案160可以由与下绝缘图案150不同的材料形成或者包括与下绝缘图案150不同的材料。例如，保护图案160可以由一材料形成或包括一材料，该材料可以相对于下绝缘图案150以高蚀刻选择性被蚀刻。例如，在下绝缘图案150包括硅氧化物的情况下，保护图案160可以由硅氮化物形成或包括硅氮化物。保护图案160可以暴露下绝缘图案150的顶表面的一部分。保护图案160的侧边缘可以在第二方向D2上与下绝缘图案150的侧表面间隔开例如25μm至75μm的距离。
模制图案结构可以提供在下绝缘图案150和保护图案160上。模制图案结构可以包括上牺牲图案USLa和绝缘层ILD。在一示例实施方式中，当在俯视图中观看时，模制图案结构可以被电极结构ST围绕。在某些示例实施方式中，当在俯视图中观看时，模制图案结构可以设置在电极结构ST之间。模制图案结构的绝缘层ILD可以与上述电极结构ST的绝缘层ILD相同。当在俯视图中观看时，上牺牲图案USLa可以与下绝缘图案150和保护图案160重叠。每个上牺牲图案USLa可以被放置在与电极结构ST的电极EGE、GGE、CGE或SGE中的相应一个相同的水平处。例如，每个上牺牲图案USLa可以设置在绝缘层ILD之间。上牺牲图案USLa可以由与绝缘层ILD不同的绝缘材料形成。上牺牲图案USLa可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，上牺牲图案USLa可以由硅氮化物形成或包括硅氮化物。
可以提供穿透插塞TPLG以穿透模制图案结构、保护图案160、下绝缘图案150以及外围绝缘层50的上部。然而，在某些示例实施方式中，与图4B和图4C中所示的不同，穿透插塞TPLG可以不穿透保护图案160。例如，在穿透插塞TPLG穿透下绝缘图案150的边缘部分的情况下，穿透插塞TPLG可以不穿透保护图案160或者可以仅穿透保护图案160的一部分。穿透插塞TPLG可以将导电线CLb连接到外围电路线33，并且在这种情况下，可以通过穿透插塞TPLG和导电线CLb在外围电路结构PS和外部之间交换电信号。穿透插塞TPLG可以由导电或金属性材料中的至少一种形成或包括导电或金属性材料中的至少一种。
图4E是沿图3的线IVA-IVA'截取的剖视图，以示出根据本发明构思的一示例实施方式的三维半导体存储器件。为了简明起见，上述元件可以由相同的附图标记标识，而无需重复其重叠描述。
参照图4E，三维半导体存储器件可以包括外围电路结构PS、在外围电路结构PS上的单元阵列结构CS以及穿透单元阵列结构CS的穿透互连结构TVS。外围电路结构PS和穿透互连结构TVS可以被配置为具有与参照图4A至4C描述的特征相同或相似的特征。
在本示例实施方式中，电极结构ST可以包括第一电极结构ST1和第二电极结构ST2。第一电极结构ST1可以提供在源结构SC上。第一电极结构ST1可以包括电极EGE、GGE、CGE1和SGE1以及第一绝缘层ILD1，该第一绝缘层ILD1在第三方向D3上插置在电极EGE、GGE、CGE1和SGE1之间。电极EGE、GGE、CGE1和SGE1可以与参照图4A描述的电极EGE、GGE、CGE和SGE相同或相似，第一绝缘层ILD1可以与绝缘层ILD相同或相似。
第二电极结构ST2可以提供在第一电极结构ST1上。例如，第二电极结构ST2可以提供在第一电极结构ST1的第一绝缘层ILD1中的最上面一个的顶表面上。因此，第二电极结构ST2的第二绝缘层ILD2中的最下面一个可以与第一绝缘层ILD1中的最上面一个直接接触。第二电极结构ST2可以包括电极CGE2和SGE2以及第二绝缘层ILD2，该第二绝缘层ILD2在第三方向D3上插置在电极CGE2和SGE2之间。电极CGE2和SGE2可以与参照图4A描述的电极CGE和SGE相同或相似，第二绝缘层ILD2可以与绝缘层ILD相同或相似。
可以提供第一垂直通道CHl以穿透第一电极结构STl并暴露第二基板100的一部分。可以提供第二垂直通道CH2以穿透第二电极结构ST2并暴露第一垂直通道CH1。第一垂直通道CH1和第二垂直通道CH2可以彼此连接。第二垂直通道CH2的底部直径可以小于第一垂直通道CH1的顶部直径。数据存储图案DSP可以提供在第一垂直通道CH1和第二垂直通道CH2中。数据存储图案DSP可以共形地覆盖第一垂直通道CH1和第二垂直通道CH2的侧表面。单元垂直结构VS或虚设垂直结构DVS可以提供在数据存储图案DSP上。
[制造方法]
图5至图16是与图3的线IVA-IVA'对应的剖视图，以示出根据本发明构思的一示例实施方式的制造三维半导体存储器件的方法。
参照图5，外围电路结构PS可以形成在第一基板10上。第一基板10可以是体硅晶片。器件隔离层13可以形成在第一基板10中以限定有源区。
外围电路结构PS的形成可以包括在第一基板10上形成外围电路PTR、形成连接到外围电路PTR的外围互连结构31和33以及形成外围绝缘层50。这里，外围电路PTR可以包括其中第一基板10用作沟道区的MOS晶体管或者其中栅电极被提供为三维地围绕沟道区的三维场效应晶体管(例如MBCFET)。在一示例实施方式中，外围电路PTR的形成可以包括：在第一基板10中形成器件隔离层13以限定有源区、在第一基板10上顺序地形成外围栅极绝缘层21和外围栅电极23、将杂质注入第一基板10中以在外围栅电极23的两侧形成源极/漏极区25。此外，外围栅极间隔物可以形成在外围栅电极23的侧表面上。
外围绝缘层50可以包括单个绝缘层或多个堆叠的绝缘层，并且可以覆盖外围电路PTR。外围绝缘层50可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
外围互连结构31和33的形成可以包括形成外围接触插塞31以穿透外围绝缘层50的部分以及形成连接到外围接触插塞31的外围电路线33。
第二基板100可以通过在外围绝缘层50上沉积半导体材料来形成。第二基板100可以由半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs))中的至少一种形成或包括所述半导体材料中的至少一种。第二基板100可以由掺杂半导体材料和/或本征半导体材料形成或者包括掺杂半导体材料和/或本征半导体材料。第二基板100可以具有单晶结构、非晶结构和多晶结构中的至少一种。
第一缓冲绝缘层11可以形成在第二基板100上。可以通过热氧化第二基板100的表面或通过沉积硅氧化物层来形成第一缓冲绝缘层11。下牺牲层LSL可以形成在第一缓冲绝缘层11上。下牺牲层LSL可以由相对于第一缓冲绝缘层11具有蚀刻选择性的材料形成或包括该材料。在一示例实施方式中，下牺牲层LSL可以由硅氮化物、硅氮氧化物、硅碳化物和硅锗中的至少一种形成或者包括硅氮化物、硅氮氧化物、硅碳化物和硅锗中的至少一种。第二缓冲绝缘层12可以在下牺牲层LSL上沉积至均匀的厚度。第二缓冲绝缘层12可以是硅氧化物层。
第一缓冲绝缘层11、第二缓冲绝缘层12和下牺牲层LSL可以被蚀刻以形成第二沟槽T2。第二沟槽T2可以暴露第二基板100的顶表面的一部分。参照图6，在形成第二沟槽T2之后，源导电层SCP和第三缓冲绝缘层14中的每个可以在第二缓冲绝缘层12上沉积至均匀的厚度。源导电层SCP和第三缓冲绝缘层14可以填充第二沟槽T2的内部空间。在一示例实施方式中，第三缓冲绝缘层14可以是硅氧化物层，并且源导电层SCP可以是掺有n型掺杂剂和/或碳(C)的多晶硅层。
参照图7，三维半导体存储器件可以包括其中将形成穿透互连结构TVS的第一区域A1以及提供在第一区域A1外部或周围的第二区域A2。可以通过蚀刻在第一区域A1上的第二基板100、第一缓冲绝缘层11、下牺牲层LSL、第二缓冲绝缘层12、源导电层SCP和第三缓冲绝缘层14来形成第一沟槽T1。第一沟槽T1可以暴露外围绝缘层50的顶表面。第一沟槽T1可以暴露第二基板100、第一缓冲绝缘层11、下牺牲层LSL、源导电层SCP、第二缓冲绝缘层12和第三缓冲绝缘层14的侧表面。第一沟槽T1可以在第二方向D2上与第二沟槽T2间隔开。第一缓冲图案11a、下牺牲图案LSLa和第二缓冲图案12a可以设置在第一沟槽T1和第二沟槽T2之间。
参照图8，在形成第一沟槽T1之后，下绝缘层150a和保护层160a可以沉积在第三缓冲绝缘层14的顶表面上。下绝缘层150a可以覆盖第三缓冲绝缘层14的顶表面并填充第一沟槽T1。下绝缘层150a可以是硅氧化物层。保护层160a可以形成在下绝缘层150a上。保护层160a可以共形地覆盖下绝缘层150a的顶表面。保护层160a可以是硅氮化物层。保护层160a(或者稍后将形成的保护图案160)的厚度可以在
Figure BDA0002789069250000141
至
Figure BDA0002789069250000142
的范围内。
参照图8和图9，可以执行干蚀刻工艺以从第二区域A2去除下绝缘层150a的一部分和保护层160a的一部分。例如，下绝缘层150a和保护层160a的部分(例如，图8的X)可以从第二区域A2去除。因此，第三缓冲绝缘层14的顶表面可以暴露于外部，并且下绝缘层150a可以具有与第一沟槽T1的侧表面相邻的突出部分150a'。保护层160a可以覆盖突出部分150a'的顶表面和突出部分150a'的侧表面的部分。
参照图10，可以执行化学机械抛光工艺以去除下绝缘层150a的突出部分150a'和保护层160a的在突出部分150a'上的部分。在一示例实施方式中，可以执行第一抛光工艺以去除下绝缘层150a的突出部分150a'的一部分。此后，可以执行第二抛光工艺以去除突出部分150a'的剩余部分。因此，可以形成下绝缘图案150和保护图案160。下绝缘图案150可以具有与第三缓冲绝缘层14的顶表面共面的顶表面。保护图案160可以覆盖下绝缘图案150的顶表面的一部分。当在第二方向D2上测量时，保护图案160可以具有小于下绝缘图案150的宽度的宽度。也就是，保护图案160可以暴露下绝缘图案150的顶表面的一部分。尽管未示出，但是当过度执行第二抛光工艺时，整体的保护层160a可以被去除，在这种情况下，保护图案160可以不留在下绝缘图案150上。
参照图11，可以执行湿蚀刻工艺以去除下绝缘图案150的上部和第三缓冲绝缘层14。例如，在湿蚀刻工艺中，硅氧化物与硅氮化物的比例(即蚀刻选择性)可以在从1:1到1:1000的范围。第三缓冲绝缘层14和下绝缘图案150可以由相对于保护图案160具有蚀刻选择性的材料形成或包括所述材料。在一实施方式中，可以执行湿蚀刻工艺以在减轻或防止保护图案160和源导电层SCP被蚀刻的同时蚀刻下绝缘图案150的上部和第三缓冲绝缘层14。因此，源导电层SCP的顶表面可以暴露于外部。下绝缘图案150的顶表面可以位于比源导电层SCP的顶表面低或与其相同的水平。
参照图12，模制结构110可以形成在源导电层SCP上，并且模制结构110可以包括交替地堆叠在源导电层SCP上的上牺牲层USL和绝缘层ILD。在模制结构110中，上牺牲层USL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。作为示例，上牺牲层USL可以由与绝缘层ILD不同的绝缘材料形成。在一示例实施方式中，上牺牲层USL可以由与下牺牲层LSL相同的材料形成。例如，上牺牲层USL可以由硅氮化物形成，并且绝缘层ILD可以由硅氧化物形成。每个上牺牲层USL可以具有相同或相似的厚度，并且绝缘层ILD中的至少一个可以具有与其他绝缘层不同的厚度。
再次参照图12，垂直结构可以穿透模制结构110。垂直结构的形成可以包括形成垂直孔VH以穿透模制结构110、在每个垂直孔VH中形成数据存储图案DSP以及在数据存储图案DSP上形成单元垂直结构VS或虚设垂直结构DVS。
垂直孔VH的形成可以包括：在模制结构110上形成硬掩模图案(未示出)；以及使用硬掩模图案(未示出)作为蚀刻掩模，各向异性地蚀刻模制结构110、源导电层SCP、第一缓冲绝缘层11、下牺牲层LSL和第二缓冲绝缘层12。可以以过蚀刻的方式执行各向异性蚀刻步骤以暴露第二基板100的顶表面，并且在这种情况下，通过垂直孔VH暴露的第二基板100的顶表面可以凹入到特定深度。垂直孔VH可以形成为其底部宽度小于其上部宽度。
数据存储图案DSP可以沉积为覆盖垂直孔VH的内表面，然后，单元垂直结构VS或虚设垂直结构DVS可以顺序沉积在数据存储图案DSP上。数据存储图案DSP和单元垂直结构VS可以在每个垂直孔VH中限定空的空间，并且该空的空间可以填充有绝缘材料VI。数据存储图案DSP可以共形地(例如，以均匀的厚度)覆盖垂直孔VH的内表面。数据存储图案DSP可以包括顺序地堆叠在垂直孔VH的内表面上的阻挡绝缘层BLK、电荷存储层CIL和隧道绝缘层TIL，如图4B所示。单元垂直结构VS和虚设垂直结构DVS的形成可以包括使用化学气相沉积(CVD)或原子层沉积(ALD)工艺在数据存储图案DSP上共形地沉积半导体层，并且使半导体层平坦化。单元垂直结构VS和虚设垂直结构DVS可以由掺杂或本征半导体材料形成或包括掺杂或本征半导体材料。
导电位线垫PAD可以形成在单元垂直结构VS和虚设垂直结构DVS上。导电位线垫PAD可以是杂质区域，或者可以由导电材料形成或包括导电材料。导电位线垫PAD的底表面可以位于比上牺牲层USL中的最上面一个的顶表面高的水平。在形成导电位线垫PAD之后，第一层间绝缘层121可以形成在模制结构110上以覆盖导电位线垫PAD。
参照图12和图13，源结构SC可以形成在第二基板100与模制结构110之间。下数据存储图案DSPa可以形成在第二基板100与垂直结构之间。源结构SC的形成可以包括用第一源导电图案SCP1替换下牺牲层LSL；并且源导电层SCP被形成为第二源导电图案SCP2。例如，源结构SC的形成可以包括形成电极分离区域ESR以暴露第二基板100的顶表面以及对暴露的下牺牲层LSL执行各向同性蚀刻工艺以形成暴露出数据存储图案DSP的一部分的水平凹陷区域(未示出)。水平凹陷区域可以是第二源导电图案SCP2与第二基板100之间的空的空间。水平凹陷区域可以从电极分离区域ESR水平延伸到第二源导电图案SCP2与第二基板100之间的区域中。各向同性蚀刻工艺可以使用被选择为相对于第一缓冲绝缘层11、下牺牲层LSL和第二缓冲绝缘层12具有蚀刻选择性的蚀刻配方来执行。在下牺牲层LSL包括硅氮化物层或硅氮氧化物层的情况下，可以使用包含磷酸的蚀刻溶液对下牺牲层LSL执行蚀刻工艺。如上所述，第一源导电图案SCP1可以与单元垂直结构VS的侧表面的一部分直接接触。当形成第一源导电图案SCP1时，下牺牲层LSL下方的第一缓冲绝缘层11可以被至少部分地去除，并且在这种情况下，第一源导电图案SCP1可以与第二基板100接触。在某些示例实施方式中，当形成第一源导电图案SCP1时，第一缓冲绝缘层11可以留在第二基板100上。在一示例实施方式中，电极分离区域ESR可以具有在第一方向D1上延伸的线形。
参照图14和图15，在形成源结构SC之后，可以用电极EGE、GGE、CGE和SGE替换上牺牲层USL，因此上述电极结构ST可以被形成。例如，通过电极分离区域ESR暴露的上牺牲层USL可以被部分地去除以在绝缘层ILD之间形成栅极区域GR和上牺牲图案USLa，如图14所示。上牺牲图案USLa可以是上牺牲层USL的留在绝缘层ILD之间的未去除部分。可以通过使用相对于绝缘层ILD、数据存储图案DSP以及第一源导电图案SCP1和第二源导电图案SCP2具有蚀刻选择性的蚀刻配方各向同性地蚀刻上牺牲层USL来形成栅极区域GR。在这种情况下，每个栅极区域GR可以从电极分离区域ESR水平地延伸以暴露数据存储图案DSP的侧表面的一部分和上牺牲图案USLa的侧表面。
水平绝缘图案HL(例如，参见图4B)可以共形地覆盖栅极区域GR的内表面。水平绝缘图案HL可以在栅极区域GR的内表面上具有基本均匀的厚度。电极EGE、GGE、CGE和SGE可以填充提供有水平绝缘图案HL的栅极区域GR。电极EGE、GGE、CGE和SGE可以部分或完全填充栅极区域GR。在一示例实施方式中，电极EGE、GGE、CGE和SGE的形成可以包括顺序地沉积金属氮化物层(例如TiN、TaN或WN)和金属层(例如W、Al、Ti、Ta、Co或Cu)。接下来，可以从电极分离区域ESR去除金属氮化物层和金属层，因此，可以分别在栅极区域GR中局部地形成电极EGE、GGE、CGE和SGE。
参照图16，在形成电极结构ST之后，垂直绝缘图案CPLG可以形成在电极分离区域ESR中。垂直绝缘图案CPLG可以填充电极分离区域ESR。垂直绝缘图案CPLG可以由硅氧化物和硅氮化物中的至少一种形成或包括硅氧化物和硅氮化物中的至少一种。此后，第二层间绝缘层123可以形成在第一层间绝缘层121上，以覆盖垂直绝缘图案CPLG的顶表面。位线接触插塞BPLG可以穿过第一和第二层间绝缘层121和123连接到导电位线垫PAD。上述位线BL可以形成在第二层间绝缘层123上。位线BL可以连接到位线接触插塞BPLG。金属线层MS可以形成在位线BL和导电线CLb上。金属线层MS中的金属线211和金属通路213可以连接到位线BL和导电线CLb。
根据本发明构思的一些示例实施方式，能够实现高度可靠和高度集成的三维半导体存储器件。
尽管已经具体示出和描述了本发明构思的一些示例实施方式，但是本领域的普通技术人员将理解，可以在不脱离所附权利要求的精神和范围的情况下在其中进行在形式和细节上的变化。
本申请要求于2019年11月22日向韩国知识产权局提交的韩国专利申请第10-2019-0151629号的优先权，其全部内容通过引用在此合并。

Claims (20)

1.一种三维半导体存储器件，包括：
在第一基板上的外围电路结构，所述外围电路结构包括外围电路；
在所述外围电路结构上的第二基板；
在所述第二基板上的电极结构，所述电极结构包括堆叠在所述第二基板上的多个电极；以及
穿透所述电极结构和所述第二基板的穿透互连结构，
其中所述穿透互连结构包括下绝缘图案、在所述下绝缘图案上的模制图案结构、在所述下绝缘图案与所述模制图案结构之间的保护图案、以及穿透插塞，
所述穿透插塞穿透所述模制图案结构和所述下绝缘图案，并连接到所述外围电路结构，以及
所述保护图案在比所述多个电极中的最下面一个的水平低的水平处。
2.根据权利要求1所述的三维半导体存储器件，其中
所述电极在第一方向上延伸，以及
当在与所述第一方向交叉的第二方向上测量时，所述下绝缘图案的第一宽度大于所述保护图案的第二宽度。
3.根据权利要求1所述的三维半导体存储器件，还包括：
多个绝缘层，被包括在所述电极结构中并与所述多个电极交替地堆叠，
其中所述保护图案与所述下绝缘图案的顶表面和所述多个绝缘层中的最下面一个的底表面接触。
4.根据权利要求1所述的三维半导体存储器件，其中所述穿透插塞还穿透所述保护图案。
5.根据权利要求1所述的三维半导体存储器件，还包括：
在所述第二基板与所述电极结构之间的源结构，
其中所述保护图案位于比所述源结构的底表面高的水平处。
6.根据权利要求5所述的三维半导体存储器件，其中所述保护图案的顶表面位于与所述源结构的顶表面相同的水平处。
7.根据权利要求1所述的三维半导体存储器件，还包括：
在所述电极结构上的层间绝缘层；以及
在所述层间绝缘层上的导电线，
其中所述穿透插塞将所述导电线连接到所述外围电路结构。
8.根据权利要求1所述的三维半导体存储器件，其中所述保护图案的厚度在从
Figure FDA0002789069240000021
到
Figure FDA0002789069240000022
的范围内。
9.根据权利要求1所述的三维半导体存储器件，其中所述保护图案包括相对于所述下绝缘图案具有蚀刻选择性的材料。
10.根据权利要求9所述的三维半导体存储器件，其中所述保护图案包括硅氮化物。
11.根据权利要求1所述的三维半导体存储器件，其中
所述模制图案结构包括上牺牲图案和绝缘层，所述上牺牲图案和所述绝缘层交替地堆叠在所述下绝缘图案上，以及
所述上牺牲图案中的每个位于与所述多个电极中的相应一个相同的水平处。
12.根据权利要求1所述的三维半导体存储器件，其中所述模制图案结构垂直地重叠所述下绝缘图案和所述保护图案。
13.根据权利要求1所述的三维半导体存储器件，还包括：
在所述第二基板上的源结构，所述源结构包括第一源导电图案和在所述第一源导电图案上的第二源导电图案；以及
穿透所述电极结构和所述源结构的垂直结构，所述垂直结构的侧表面的部分与所述源结构接触。
14.根据权利要求12所述的三维半导体存储器件，其中
所述电极结构包括第一电极结构和在所述第一电极结构上的第二电极结构，
所述三维半导体存储器件还包括，
第一垂直通道，穿透所述第一电极结构并暴露所述第二基板的一部分，以及
第二垂直通道，穿透所述第二电极结构并暴露所述第一垂直通道，以及
所述第二垂直通道的底部直径小于所述第一垂直通道的顶部直径。
15.一种制造三维半导体存储器件的方法，包括：
形成第二基板以覆盖形成在第一基板上的外围电路结构，所述第二基板包括第一区域和第二区域；
在所述外围电路结构上形成下绝缘图案以穿透所述第二基板的所述第一区域；
在所述第二区域上形成电极结构，所述电极结构包括绝缘层和电极，所述绝缘层和所述电极交替地堆叠在所述第二基板上；
形成层间绝缘层以覆盖所述电极结构；以及
形成穿透插塞以穿透所述层间绝缘层和所述下绝缘图案，并电连接到所述外围电路结构。
16.根据权利要求15所述的方法，其中形成所述下绝缘图案包括：
在所述第二基板上形成第一缓冲绝缘层、下牺牲层、第二缓冲绝缘层、源导电层和第三缓冲绝缘层；
蚀刻所述第一缓冲绝缘层、所述下牺牲层、所述第二缓冲绝缘层、所述源导电层和所述第三缓冲绝缘层以在所述第一区域上形成第一沟槽；
形成下绝缘层以填充所述第一沟槽并在所述下绝缘层上形成保护层；以及
部分地去除在所述第二区域上的所述下绝缘层和所述保护层，以形成所述下绝缘图案和在所述下绝缘图案上的保护图案。
17.根据权利要求16所述的方法，其中部分地去除在所述第二区域上的所述下绝缘层和所述保护层包括：
执行干蚀刻工艺以部分地去除所述下绝缘层和所述保护层，并在所述第二区域上形成所述下绝缘层的突出部分；以及
执行化学机械抛光工艺以去除所述下绝缘层的所述突出部分。
18.根据权利要求16所述的方法，还包括：
在形成所述下绝缘图案和所述保护图案之后，执行湿蚀刻工艺以去除所述下绝缘图案的顶表面的由所述保护图案暴露的部分，以及去除所述第三缓冲绝缘层。
19.一种三维半导体存储器件，包括：
外围电路结构，包括在第一基板上的外围电路、连接到所述外围电路的外围电路线以及覆盖所述外围电路线的外围绝缘层；
在所述外围电路结构上的第二基板；
包括电极和绝缘层的电极结构，所述电极和所述绝缘层交替地堆叠在所述第二基板上；
在所述第二基板与所述电极结构之间的源结构；
穿透所述电极结构和所述源结构的垂直结构；
在所述电极结构上的层间绝缘层；
在所述层间绝缘层上的导电线；以及
穿透所述电极结构和所述第二基板的穿透互连结构，
其中所述穿透互连结构包括下绝缘图案、在所述下绝缘图案上的模制图案结构、在所述下绝缘图案与所述模制图案结构之间的保护图案、以及穿透插塞，
所述穿透插塞穿透所述模制图案结构、所述保护图案和所述下绝缘图案，并且将所述导电线连接到所述外围电路线，以及
所述保护图案在比所述电极中的最下面一个的水平低的水平处。
20.根据权利要求19所述的三维半导体存储器件，其中
所述电极在第一方向上延伸，以及
当在与所述第一方向交叉的第二方向上测量时，所述下绝缘图案的第一宽度大于所述保护图案的第二宽度。
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