CN116889115A - 具有偏心或反向倾斜阶梯区域的三维存储器器件及其形成方法 - Google Patents
具有偏心或反向倾斜阶梯区域的三维存储器器件及其形成方法 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 59
- 230000015654 memory Effects 0.000 claims abstract description 347
- 239000000463 material Substances 0.000 claims description 215
- 239000003989 dielectric material Substances 0.000 claims description 173
- 239000004065 semiconductor Substances 0.000 claims description 106
- 239000000758 substrate Substances 0.000 claims description 37
- 230000007423 decrease Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 863
- 230000008569 process Effects 0.000 description 48
- 229910052751 metal Inorganic materials 0.000 description 30
- 238000005530 etching Methods 0.000 description 28
- 239000004020 conductor Substances 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 230000000903 blocking effect Effects 0.000 description 16
- 239000002019 doping agent Substances 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 229910044991 metal oxide Inorganic materials 0.000 description 11
- 150000004706 metal oxides Chemical class 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000000151 deposition Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 239000007769 metal material Substances 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000005368 silicate glass Substances 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 7
- 239000012792 core layer Substances 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- -1 a-Si or polysilicon) Chemical compound 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011231 conductive filler Substances 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000001995 intermetallic alloy Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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Abstract
公开了一种三维存储器器件，该三维存储器器件包括绝缘层和导电层的交替堆叠；和存储器堆叠结构，该存储器堆叠结构竖直延伸穿过该交替堆叠中的相应一者，并且位于第一存储器阵列区域和第二存储器阵列区域内。包含下部阶梯和上部阶梯的阵列间区域位于该第一存储器阵列区域和该第二存储器阵列区域之间。该第一存储器阵列区域可具有比该第二存储器阵列区域更大的长度，或该下部阶梯通常可沿与该上部阶梯相反的方向上升。
Description
相关申请
本申请要求2021年4月9日提交的美国非临时申请17/226,321号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及具有偏心或反向倾斜阶梯区域的三维存储器器件及其形成方法。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维存储器器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，其中这些交替堆叠中的每个交替堆叠沿第一水平方向横向延伸穿过由阵列间区域横向隔开的第一存储器阵列区域和第二存储器阵列区域，并且其中这些交替堆叠中的每个交替堆叠包括该阵列间区域中的一组阶梯式表面；后向阶梯式介电材料部分，这些后向阶梯式介电材料部分覆盖这些交替堆叠的相应组阶梯式表面；和存储器堆叠结构，这些存储器堆叠结构竖直延伸穿过这些交替堆叠中的相应一者，并且位于该第一存储器阵列区域和该第二存储器阵列区域内，其中：该第一存储器阵列区域具有沿该第一水平方向的第一长度；并且该第二存储器阵列区域具有沿该第一水平方向的小于该第一长度的第二长度。
根据本公开的另一方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，其中这些交替堆叠中的每个交替堆叠沿第一水平方向横向延伸穿过由阵列间区域横向隔开的第一存储器阵列区域和第二存储器阵列区域；和存储器堆叠结构，这些存储器堆叠结构竖直延伸穿过这些交替堆叠中的相应一者，并且位于该第一存储器阵列区域和该第二存储器阵列区域内。这些交替堆叠中的每个交替堆叠包括第一绝缘层和第一导电层的第一层交替堆叠以及位于该第一层交替堆叠上方的第二绝缘层和第二导电层的第二层交替堆叠；该第一层交替堆叠具有第一阶梯，该第一阶梯具有位于该阵列间区域中的第一阶梯式表面；该第二层交替堆叠具有第二阶梯，该第二阶梯具有位于该阵列间区域中的第二阶梯式表面；并且在包括该第一层交替堆叠和该第二层交替堆叠的每个交替堆叠中，该第一阶梯通常沿第一方向上升，并且该第二阶梯通常沿与该第一方向相反的方向上升。
提供一种形成三维存储器器件的方法，该方法包括：形成第一层结构，该第一层结构包括第一连续绝缘层和第一连续牺牲材料层的第一竖直交替序列以及覆盖第一阶梯的第一层后向阶梯式介电材料部分，该第一阶梯包括该第一竖直交替序列的第一阶梯式表面，其中这些第一层后向阶梯式介电材料部分形成在位于第一存储器阵列区域和第二存储器阵列区域之间的阵列间区域中，该第一存储器阵列区域和该第二存储器阵列区域沿第一水平方向横向间隔开；形成第二层结构，该第二层结构包括第二连续绝缘层和第二连续牺牲材料层的第二竖直交替序列以及覆盖第二阶梯的第二层后向阶梯式介电材料部分，该第二阶梯包括位于该阵列间区域中的该第二竖直交替序列的第二阶梯式表面；形成通过该第二竖直交替序列和该第一竖直交替序列的存储器开口；在这些存储器开口中形成存储器开口填充结构，其中这些存储器开口填充结构中的每个存储器开口填充结构包括存储器元件相应竖直堆叠；形成通过该第二竖直交替序列和该第一竖直交替序列沿该第一水平方向横向延伸的线沟槽；用导电层替换这些第一连续牺牲材料层的剩余部分和这些第二连续牺牲材料层的剩余部分，由此形成交替堆叠，这些交替堆叠中的每个交替堆叠包括第一绝缘层和第一导电层的第一层交替堆叠和第二绝缘层和第二导电层的第二层交替堆叠；穿过这些第一层后向阶梯式介电材料部分在这些第一导电层中的相应一者上形成第一层接触通孔结构；以及穿过这些第二层后向阶梯式介电材料部分在这些第二导电层中的相应一者上形成第二层接触通孔结构。该三维存储器器件形成有选自以下项的至少一个特征：第一特征，其中该第一存储器阵列区域具有沿该第一水平方向的第一长度，并且该第二存储器阵列区域具有沿该第一水平方向的小于该第一长度的第二长度；或第二特征，其中在每个交替堆叠中，该第一阶梯通常沿第一方向上升，并且该第二阶梯通常沿与该第一方向相反的方向上升。
附图说明
图1A是根据本公开的第一实施方案的包括多个三维存储器阵列区域的第一示例性半导体管芯的平面图。
图1B是图1A的区域M1的示意性透视俯视图。
图1C是沿图1B的竖直平面C-C'的第一示例性半导体管芯的区域的示意性竖直剖面图。
图1D是沿图1B的竖直平面D-D'的第一示例性半导体管芯的区域的示意性竖直剖面图。
图1E是沿图1B的竖直平面E-E'的第一示例性半导体管芯的区域的示意性竖直剖面图。
图1F是沿图1B的竖直平面F-F'的第一示例性半导体管芯的区域的示意性竖直剖面图。
图2是根据本公开的第一实施方案的在形成任选的半导体器件、任选的下部层级介电层、任选的下部金属互连结构、半导体材料层以及第一连续绝缘层和第一连续牺牲材料层的第一竖直交替序列之后的用于形成半导体管芯的第一示例性结构的竖直剖面图。
图3A是根据本公开的第一实施方案在形成第一层后向阶梯式介电材料部分之后沿第一水平方向的第一示例性结构的竖直剖面图。
图3B是沿图3A的竖直平面B-B'的第一示例性结构的竖直剖面图。
图4是根据本公开的第一实施方案在形成第一层开口和牺牲第一层开口填充部分之后的第一示例性结构的竖直剖面图。
图5是根据本公开的第一实施方案的在形成第二连续绝缘层和第二连续牺牲材料层的第二竖直交替序列之后的第一示例性结构的竖直剖面图。
图6A是根据本公开的第一实施方案在形成第二层后向阶梯式介电材料部分之后沿第一水平方向的第一示例性结构的竖直剖面图。
图6B是沿图6A的竖直平面B-B'的第一示例性结构的竖直剖面图。
图7A是根据本公开的第一实施方案的图6A和图6B的第一示例性结构沿第一水平方向穿过奇数编号堆叠的后向阶梯式介电材料部分的另一个竖直剖面图。
图7B是根据本公开的第一实施方案的图6A和图6B的第一示例性结构沿第一水平方向穿过偶数编号堆叠的后向阶梯式介电材料部分的又一个竖直剖面图。
图8是根据本公开的第一实施方案的图6A、图6B、图7A和图7B沿第一水平方向的第一示例性结构的仍另一竖直剖面图。
图9是根据本公开的第一实施方案的在形成穿过第二竖直交替序列的第二层开口之后的第一示例性结构的竖直剖面图。
图10是根据本公开的第一实施方案的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直剖面图。
图11A至图11D示出了根据本公开的第一实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
图12是根据本公开的第一实施方案的在形成接触层级介电层、背侧沟槽和源极区之后的第一示例性结构的竖直剖面图。
图13A是图12的第一示例性结构的另一个竖直剖面图。
图13B是沿图13A的竖直平面B-B'的第一示例性结构的竖直剖面图。
图14是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。
图15是根据本公开的第一实施方案的在形成导电层和沟槽填充结构之后的第一示例性结构的示意性竖直剖面图。
图16是根据本公开的第一实施方案的在形成层接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图17A是根据本公开的第一实施方案的图16的第一示例性结构的竖直剖面图。
图17B是沿图17A的竖直平面B-B'的第一示例性结构的竖直剖面图。
图18A是根据本公开的第一实施方案的图16的第一示例性结构沿水平平面的水平剖面图，该水平平面包括最顶部第二导电层。
图18B是根据本公开的第二实施方案的图16的第一示例性结构沿包括最底部第一导电层的水平平面的水平剖面图。
图19是根据本公开的第二实施方案的包括多个三维存储器阵列区域的第二示例性半导体管芯的平面图。
图20是根据本公开的第二实施方案的在形成第二连续绝缘层和第二连续牺牲材料层的第二竖直交替序列之后的第二示例性结构的竖直剖面图。
图21是根据本公开的第二实施方案在形成漏极选择层级阶梯式表面之后的第二示例性结构的竖直剖面图。
图22是根据本公开的第二实施方案的在一组阶梯形成加工步骤之后的第二示例性结构的竖直剖面图。
图23是根据本公开的第二实施方案的第一层级移位蚀刻工艺之后的第二示例性结构的竖直剖面图。
图24是根据本公开的第二实施方案的第二层级移位蚀刻工艺之后的第二示例性结构的竖直剖面图。
图25是根据本公开的第二实施方案的第三层级移位蚀刻工艺之后的第二示例性结构的竖直剖面图。
图26是根据本公开的第二实施方案在移除第三蚀刻掩模层之后的第二示例性结构的竖直剖面图。
图27A是根据本公开的第二实施方案在形成各种接触通孔结构之后的第二示例性结构的俯视图。
图27B是沿图27A的竖直平面B-B'的第二示例性结构的示意性竖直剖面图。
图27C是沿图27A的竖直平面C-C'的第二示例性结构的示意性竖直剖面图。
具体实施方式
如上所讨论，本公开的实施方案针对提供更快字线响应的三维存储器器件偏心或反向倾斜字线阶梯区域及其形成方法，现在详细描述其各个方面。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构中厚度小于第一连续结构的厚度的区域。例如，层可以定位在第一连续结构的顶表面和底表面之间或在第一连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×107S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，提供大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或可为包括呈提供在1.0×10-5S/m至1.0×107S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动电路。
本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一设备层级中的至少一个存储器单元位于三维NAND串阵列的第二设备层级中的另一个存储器单元上方。
一般来讲，半导体封装件(或“封装件”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装件或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中管芯的总数一样多数量的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参见图1A至图1F，示出根据本公开的实施方案的第一示例性半导体管芯1000。第一示例性半导体管芯1000包括多个三维存储器阵列区域和多个阵列间区域。第一示例性半导体管芯1000可包括多个平面300(例如，300A,300B)，这些平面中的每个平面包括由相应阵列间区域200横向间隔开的两个存储器阵列区域100，诸如第一存储器阵列区域100A和第二存储器阵列区域100B。一般来讲，半导体管芯1000可包括单个平面300或多个平面。可基于对半导体管芯1000的性能要求来选择半导体管芯1000中的平面总数。平面300内的一对存储器阵列区域100可沿第一水平方向hd1(该第一水平方向可为字线方向)横向间隔开。第二水平方向hd2(该第二水平方向可以为位线方向)可垂直于第一水平方向hd1。
根据本公开的一个方面，在给定平面内，第一存储器阵列区域100A的尺寸可不同于第二存储器阵列区域100B的尺寸。具体地，第一存储器阵列区域100A和第二存储器阵列区域100B中的每一者的横向范围可在平面内沿第二水平方向hd2相同。然而，第一存储器阵列区域100A在沿第一水平方向hd1的平面300内的横向范围可大于第二存储器阵列区域100B在同一平面300内的横向范围。在一个实施方案中，第一存储器阵列区域100A和第二存储器阵列区域100B中的每一者可具有相应矩形区域，该矩形区域沿第二水平方向hd2具有相同的宽度，并且第一存储器阵列区域100A沿第一水平方向hd1的横向范围可大于第二存储器阵列区域100B沿第一水平方向hd1的横向范围。因此，每个平面300内的阶梯区域200可沿第一水平方向hd1偏心相应平面300定位(即，阶梯区域200更靠近相应平面300的一个端部而不是另一端部定位)。例如，左平面300A中的阶梯区域200可朝管芯1000的左边缘移位，而右平面300B中的阶梯区域200可朝管芯1000的右边缘移位。
每个存储器阵列区域100包括第一绝缘层132和第一导电层146(该第一导电层用作第一字线)的第一层交替堆叠，以及第二绝缘层232和第二导电层246(该第二导电层用作第二字线)的第二层交替堆叠。每个第二层交替堆叠(232,246)覆盖在相应第一层交替堆叠(132,146)上面，并且每个第一层交替堆叠(132,146)在相应第二层交替堆叠(232,246)下面。第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合可通过沿第一水平方向hd1横向延伸的沟槽填充结构76而与相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的相邻组合横向间隔开。
第一示例性结构可包括任选的半导体材料层110，该任选的半导体材料层包括单晶或多晶半导体材料，诸如单晶硅或多晶硅。在一个实施方案中，半导体材料层110可以为衬底。任选地，可以在半导体材料层110下方提供下面的介电材料层。在这种情况下，下面的介电材料层被称为下部层级介电材料层760。
第一绝缘层132和第一导电层146的第一层交替堆叠定位在沟槽填充结构76的每个相邻对之间的衬底(该衬底可包括半导体材料层110或在半导体材料层110下面的另一结构，诸如硅晶圆)上方。第一层后向阶梯式介电材料部分165覆盖并且接触第一层交替堆叠(132,146)的第一阶梯式表面。第二绝缘层232和第二导电层246的第二层交替堆叠覆盖在第一层交替堆叠(132,146)上面，并且覆盖沟槽填充结构76的每个相邻对之间的包括第一层后向阶梯式介电材料部分165的平坦顶表面的水平平面。第二层后向阶梯式介电材料部分265覆盖并且接触第二层交替堆叠(232,246)的第二阶梯式表面。第一阶梯式表面和第二阶梯式表面的竖直阶梯S沿第二水平方向hd2(例如，位线方向)横向延伸。
存储器开口填充结构58可定位在沟槽填充结构76的每个相邻对之间的每个存储器阵列区域100(该每个存储器阵列区域包括第一存储器阵列区域100A和第二存储器阵列区域100B)内。存储器开口填充结构58可定位在存储器开口内，这些存储器开口竖直地延伸穿过定位在沟槽填充结构76的相应相邻对之间的第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每一层。
每个存储器开口填充结构58包括相应存储器堆叠结构，该相应存储器堆叠结构包括相应存储器膜和相应竖直半导体沟道。存储器开口和存储器开口填充结构58形成在其中存在第一层交替堆叠中的每一层和第二层交替堆叠中的每一层的区域中。对于其中第一层交替堆叠(132,146)和第二层交替堆叠(232,246)的连续组合连续地横向延伸的每个区域，第一存储器堆叠结构可位于相应第一存储器阵列区域100A内，并且第二存储器堆叠结构可位于相应第二存储器阵列区域100B内。第二存储器阵列区域100B可通过相应阵列间区域200连接到第一存储器阵列区域100A定位有第一层后向阶梯式介电材料部分165和第二层后向阶梯式介电材料部分265。
第一层后向阶梯式介电材料部分165可位于沟槽填充结构76的每个相邻对之间。每个第一层后向阶梯式介电材料部分165在相应第一层交替堆叠(132,146)的第一阶梯式表面上面。每个第一层后向阶梯式介电材料部分165可具有沿第一水平方向hd1横向延伸并且接触相应沟槽填充结构76的侧壁。第一阶梯式表面包括沿着第一水平方向hd1横向间隔开并且彼此竖直偏移的第一层交替堆叠(132,146)的竖直阶梯。
第二层后向阶梯式介电材料部分265可位于沟槽填充结构76的每个相邻对之间。每个第二层后向阶梯式介电材料部分265在相应第二层交替堆叠(232,246)的第二阶梯式表面上面。每个第二层后向阶梯式介电材料部分265可具有沿第二水平方向hd1横向延伸并且接触相应沟槽填充结构76的侧壁。第二阶梯式表面包括沿着第一水平方向hd1横向间隔开并且彼此竖直偏移的第二层交替堆叠(232,246)的竖直阶梯。在一个实施方案中，每个第二层后向阶梯式介电材料部分265覆盖并接触第一层后向阶梯式介电材料部分165中的相应一者。
背侧沟槽可沿第一水平方向hd1横向延伸。每个背侧沟槽可填充有沟槽填充结构76，该沟槽填充结构可包括背侧接触通孔结构和横向围绕背侧接触通孔结构的绝缘间隔物的组合。另选地，每个沟槽填充结构76可由绝缘填充结构组成。第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个连续组合可定位在沟槽填充结构76的相邻对之间。
对于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个连续组合，相应第一沟槽填充结构76沿第一水平方向hd1(例如，字线方向)横向延伸并且接触第一层交替堆叠(132,146)的第一侧壁和第二层交替堆叠(232,246)的第一侧壁，并且第二沟槽填充结构76沿第一水平方向hd1横向延伸并且接触第一层交替堆叠(132,146)的第二侧壁和第二层交替堆叠(232,246)的第二侧壁。第一沟槽填充结构76可接触第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每个层，并且可接触第一层后向阶梯式介电材料部分165的侧壁。第二沟槽填充结构76可接触第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每个层，并且可与第一层后向阶梯式介电材料部分165横向间隔开。
可在每个第二层交替堆叠(232,246)上方提供接触层级介电层280。在一个实施方案中，第一接触通孔结构86A竖直地延伸穿过第二层后向阶梯式介电材料部分265和第一层后向阶梯式介电材料部分165，并且接触第一导电层146中的相应一者。第二接触通孔结构86B竖直地延伸穿过第二层后向阶梯式介电材料部分265，并且接触第二导电层246中的相应一者。
对于第一层交替堆叠(132,146)和上覆的第二层交替堆叠(232,246)的每个连续组合，第二层后向阶梯式介电材料部分265在第二层交替堆叠(232,246)的第二阶梯式表面上面，并且第二接触通孔结构86B竖直地延伸穿过第二层后向阶梯式介电材料部分265，并且接触第二导电层246中的相应一者。
对于第一层交替堆叠(132,146)和上覆的第二层交替堆叠(232,246)的每个连续组合，第一存储器开口填充结构58可位于第一存储器阵列区域100A内，其中存在第一层交替堆叠的每一层和第二层交替堆叠的每一层。第二存储器开口填充结构58可以定位在第二存储器阵列区域100B内，该第二存储器阵列区域通过第一层后向阶梯式介电材料部分165和第二层后向阶梯式介电材料部分265沿第一水平方向hd1从第一存储器阵列区域100A横向偏移。第一层交替堆叠(132,146)的每一层和第二层交替堆叠(232,246)的每一层存在于第二存储器阵列区域100B内。第一导电层146的至少一部分和第二导电层246的至少一部分通过阵列间区域200内的条带形连接区域(例如，“桥接”区域)240从第一存储器阵列区域100A连续延伸到第二存储器阵列区域100B，该阵列间区域定位在第二层交替堆叠(232,246)的层级处的沟槽填充结构76和第二层后向阶梯式介电材料部分265之间，以及在第一层交替堆叠(132,146)的层级处的沟槽填充结构76和第一层后向阶梯式介电材料部分165之间。
第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合可定位在沟槽填充结构76的相应相邻对之间。因此，对于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合，可提供附加第一层交替堆叠(132,146)和附加第二层交替堆叠(232,246)的相邻组合。相邻于第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的每个组合的结构可包括：定位在衬底上方的附加第一绝缘层132和附加第一导电层146的附加第一层交替堆叠；覆盖在附加第一层交替堆叠(132,146)的附加第一阶梯式表面上面的附加第一层后向阶梯式介电材料部分165；附加第二绝缘层232和附加第二导电层246的附加第二层交替堆叠；定位在附加存储器阵列区域100B内并且竖直地延伸穿过附加第一层交替堆叠(132,146)和附加第二层交替堆叠(232,246)内的每一层的附加存储器开口填充结构58；覆盖在附加第二层交替堆叠(232,246)的附加第二阶梯式表面上面的附加第二层后向阶梯式介电材料部分265；以及沟槽填充结构76，该沟槽填充结构沿第一水平方向hd1横向延伸，并且接触第一层交替堆叠(132,146)的侧壁、第二层交替堆叠(232,246)的侧壁、附加第一层交替堆叠(132,146)的侧壁和附加第二层交替堆叠(232,246)的侧壁。附加第二层交替堆叠(232,246)覆盖在附加第一层交替堆叠(132,146)上面，并且覆盖在包括第一层后向阶梯式介电材料部分165的平坦顶表面的水平平面上面。
包括第一层交替堆叠(132,146)和上覆第二层交替堆叠(232,246)的组合的第一阶梯式表面和第二阶梯式表面的阶梯可沿第一水平方向hd1或沿与第一水平方向hd1相反的方向从衬底上升(即，上升)。在一个实施方案中，对于相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的组合的每隔一对，阶梯的上升方向可以改变。换句话讲，上升的方向在沿第二水平方向分开的相邻交替堆叠中交错。例如，在用从1开始的正整数N顺序地编号相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个组合时，相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个第(4N+1)组合和每个第(4N+2)组合可具有沿第一水平方向hd1上升的阶梯，并且相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的每个第(4N+3)组合和每个第(4N+4)组合可具有沿与第一水平方向hd1相反的方向上升的阶梯。在该实施方案中，第一阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1增加，第二阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1增加，附加第一阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1减小，以及附加第二阶梯式表面和衬底之间的竖直距离沿第一水平方向hd1减小。
在另选实施方案中，对于相应第一层交替堆叠(132,146)和相应第二层交替堆叠(232,246)的组合的每隔一对，阶梯的上升方向不改变。换句话讲，上升的方向在沿第二水平方向分开的相邻交替堆叠中相同(即非交错)。
阵列间区域200包括定位在沟槽填充结构76的每个横向相邻对之间的第一绝缘层132、第一导电层146、第二绝缘层232和第二导电层246的条带。阵列间区域200的相应条带形连接(“桥接”)区域240中相邻于相应第一层后向阶梯式介电材料部分165和相应第二层后向阶梯式介电材料部分265定位的条带部分沿第二水平方向hd2具有比定位在存储器阵列区域100中的交替堆叠(132,146,232,246)的部分以及位于相应条带形连接(“桥接”)区域240之外的阵列间区域200的剩余部分中的条带部分更窄的宽度。第一层交替堆叠(132,146)和第二层交替堆叠(232,246)内的每一层包括位于阵列间区域200内并从第一存储器阵列区域100A连续横向延伸到第二存储器阵列区域100B的相应条带部分。因此，第一绝缘层132、第一导电层146、第二绝缘层232以及第二导电层246的每个条带可以从第一存储器阵列区域100A连续延伸到第二存储器阵列区域100B。
横向隔离的竖直互连结构(484,486)可穿过阵列间区域200形成。每个横向隔离的竖直互连结构(484,486)可包括穿通存储器层级导电通孔结构486和管状绝缘间隔物484，该管状绝缘间隔物横向围绕导电通孔结构486。每个穿通存储器层级导电通孔结构486可接触定位在下部层级介电材料层760中的下部层级金属互连结构780，如图1E所示。下部层级金属互连结构780可嵌入在下部层级介电材料层760中，该下部层级介电材料层位于第一层交替堆叠(132,146)与可设置在下部层级介电材料层760下方的衬底(未示出)之间。横向隔离的竖直互连结构(484,486)竖直地延伸通过第一层交替堆叠(132,146)和第二层交替堆叠(232,246)的条带部分，并且接触下部层级金属互连结构780中的相应一者。
漏极接触通孔结构(未示出)可延伸穿过接触层级介电层280，并且可接触相应存储器开口填充结构58(诸如相应存储器开口填充结构58内的漏极区)的上部部分。位线(未示出)可沿第二水平方向hd2横向延伸，并且可接触漏极接触通孔结构的相应子集的顶表面。可采用嵌入在上覆介电材料层(未示出)中的附加金属互连结构以在定位在半导体管芯1000中的三维存储器器件的各种节点之间提供电连接。
在一个实施方案中，当沿第二水平方向hd2以正整数顺序地对沟槽填充结构76进行编号时，每个奇数编号的沟槽填充结构76接触相应的一对第一层后向阶梯式介电材料部分165(以及相应的一对第二层后向阶梯式介电材料部分265)，并且每个偶数编号的沟槽填充结构76不接触任何第一层后向阶梯式介电材料部分165(或任何第二层后向阶梯式介电材料部分265)。
每个沟槽填充结构76包括接触交替堆叠(132,146,232,246)的相邻对的侧壁的绝缘材料部分。在一个实施方案中，每个绝缘材料部分可包括绝缘间隔物，该绝缘间隔物横向围绕接触通孔结构，诸如背侧接触通孔结构(未明确示出)。在另一个实施方案中，每个绝缘材料部分可包括占据相应沟槽填充结构76的整个体积的介电壁结构。在一个实施方案中，第一交替堆叠(132,146)的每个侧壁可通过沟槽填充结构76中的相应一者的绝缘材料部分的侧壁而接触。
在一个实施方案中，第一示例性半导体管芯100内的每个平面300包括三维存储器器件，该三维存储器器件包括绝缘层(132,232)和导电层(146,246)的交替堆叠。交替堆叠{(132,146)、(232,246)}中的每个交替堆叠沿第一水平方向hd1横向延伸穿过由阵列间区域200横向间隔开的第一存储器阵列区域100A和第二存储器阵列区域100B。交替堆叠{(132,146)、(232,246)}中的每个交替堆叠包括阵列间区域(即阶梯区域)200中的一组阶梯式表面(即阶梯)。第一示例性半导体管芯1000内的每个平面300包括覆盖交替堆叠{(132,146)、(232,246)}的相应一组阶梯式表面的后向阶梯式介电材料部分(165,265)。第一示例性半导体管芯1000内的每个平面300包括位于存储器开口填充结构58内的存储器堆叠结构的集群。存储器堆叠结构中的每个存储器堆叠结构竖直延伸穿过交替堆叠{(132,146)、(232,246)}中的相应一者，并且位于第一存储器阵列区域100A或第二存储器阵列区域100B内。每个存储器堆叠结构可包括相应竖直半导体沟道和位于导电层(146,246)的层级处的存储器元件(例如，存储器膜)的竖直堆叠。
根据本公开的一个方面，第一存储器阵列区域100A具有沿第一水平方向hd1的第一长度。第二存储器阵列区域100B具有沿第一水平方向hd1的小于第一长度的第二长度。
三维存储器器件可包括层接触通孔结构(例如，字线接触通孔结构)(86A,86B)，该层接触通孔结构竖直延伸穿过后向阶梯式介电材料部分(165,265)中的相应一者并且接触导电层(146,246)中的相应一者。在一个实施方案中，对于位于同一交替堆叠内的导电层(146或246)中的每对导电层，接触上覆导电层的层接触通孔结构(86A,86B)比接触下面的导电层的层接触通孔结构更接近第一存储器阵列区域100A。换句话讲，层接触通孔结构(86A,86B)的底表面离衬底(110,760)越高，层接触通孔结构(86A,86B)离第一存储器阵列区域100A越近。换句话讲，阶梯通常在每个平面300中从较短的第二存储器阵列区域100B朝较长的第一存储器阵列区域300上升(即，升高)。
每个层接触通孔结构(86A,86B)和第二存储器阵列区域100B内的每个导电层(146或246)的一部分之间的电连接由位于桥接区域250中的导电层(146或246)的条带部分提供，该条带部分与相应后向阶梯式介电材料部分(165,265)相邻并沿第二水平方向横向偏移。条带部分具有比位于第一存储器阵列区域100A或第二存储器阵列区域100B中的导电层(146或246)的部分更小的宽度(即，更窄的宽度)。位于第一存储器阵列区域100A或第二存储器阵列区域100B中的导电层(146或246)的部分沿第二水平方向hd2具有与沟槽填充结构76的相邻对之间的横向距离相同的宽度。相反，桥接区域240中的导电层(146或246)的每个条带部分沿第二水平方向hd2具有与沟槽填充结构76的相邻对之间的横向距离和沿第二水平方向hd2的邻接的后向阶梯式介电材料部分(165或265)的宽度之间的差相同的宽度。层接触通孔结构(86A,86B)和第二存储器阵列区域100B的最近侧部分之间的每个电连接包括桥接区域240中的导电层(146,246)的窄条带部分，而层接触通孔结构(86A,86B)和第一存储器阵列区域100A的最近侧部分之间的电连接不包括导电层(146,246)的任何窄条带部分，因为第一存储器阵列区域100A没有通过桥接区域240与层接触通孔结构(86A,86B)分开。相对于层接触通孔结构(86A,86B)和第一存储器阵列区域100A的最近侧部分之间的电阻，该几何差倾向于增加层接触通孔结构(86A,86B)和第二存储器阵列区域100B的最近侧部分之间的电阻。
一般来讲，沿第一水平方向hd1横向延伸的后向阶梯式介电材料部分(165,265)的每个侧壁具有锥形侧壁，使得每个后向阶梯式介电材料部分(165或265)的底部部分具有比每个后向阶梯式介电材料部分(166或265)的顶部部分更小(即更窄)的宽度，如图1F所示。因此，对于一组所有第一导电层146并且对于一组所有第二导电层246，由于层接触通孔结构(86A,86B)和第二存储器阵列区域100B的最近侧部分之间的桥接区域240中的导电层(146或246)的窄条带部分的存在而导致的电阻增加的效果倾向于随着距衬底(760,110)的竖直距离而增加。
此外，第二导电层246的导电层(146,246)的条带部分的长度大于第一导电层146的长度。为此，层接触通孔结构(86A,86B)和在存储器阵列区域(100A,100B)的近侧部分的导电层(146,246)的一部分之间的最大电阻出现于接触最顶部导电层，即最顶部第二导电层246的最顶部第二层接触通孔结构86B。
根据本公开的一个方面，将阵列间区域200偏心放置在平面200(这导致第一存储器阵列区域和第二存储器阵列区域(100A,100B)的不对称尺寸)补偿了电阻差异，即，最顶部第二层接触通孔结构86B和位于第二存储器阵列区域100B的近侧端部处的最顶部第二导电层的一部分之间的电阻相对于最顶部第二层接触通孔结构86B和位于第一存储器阵列区域100A的近侧端部处的最顶部第二导电层的一部分之间的电阻之差。针对第二存储器阵列区域100B中的导电层(146,246)的字线部分和层接触通孔结构(86A,86B)的最高电阻路径被提供在第二存储器阵列区域100B的远侧端部处的最顶部第二导电层246的字线部分和接触最顶部第二导电层246的最顶部第二层接触通孔结构86B之间。
针对第一存储器阵列区域100A中的导电层(146,246)的字线部分和层接触通孔结构(86A,86B)的最高电阻路径被提供在第一存储器阵列区域100A的远侧端部处的最底部第一导电层146的字线部分和接触最底部第一导电层146的最底部第一层接触通孔结构86A之间。
在一个实施方案中，阵列间区域的偏心放置和沿第一水平方向hd1的存储器阵列区域(100A,100B)的长度的对应差可如下选择。如果给定导电层(例如，字线)(146,246)的总长度被设置为一个任意单位，则阵列间区域200中的层接触通孔结构(86A,86B)和在平面300的边缘处的第二存储器阵列区域100B的端部处的字线的端部之间的电阻约为xRwlb+Rbr，其中Rwlb是第二存储器阵列区域100B中的字线的电阻，Rbr是桥接区域240中的字线的电阻，并且x是位于第二存储器阵列区域100B中的字线的总长度的分数(即，一个任意单位的分数)。相反，阵列间区域200中的层接触通孔结构(86A,86B)与在平面300的边缘处的第一存储器阵列区域100A的端部处的字线的端部之间的电阻约为(1-x)Rwla，其中Rwla是第一存储器阵列区域100A中的字线的电阻。因此，通过选择小于0.5的x的值，诸如0.1至0.45，第一存储器阵列区域和第二存储器阵列区域中的每个字线的电阻可约为相等(例如，在10％以内，诸如彼此的5％以内)。
因此，在一个实施方案中，阵列间区域的偏心放置和沿第一水平方向hd1的存储器阵列区域(100A,100B)的长度的对应差可被选择为使得第一存储器阵列区域100A内的最顶部第二导电层246的一部分的电阻相对于第二存储器阵列区域100B内的最顶部第二导电层246的一部分沿第一水平方向hd1提供附加长度，使得沿第一水平方向hd1提供的附加电阻(由提供附加长度的第二最顶部导电层246的部分提供)与电阻差异减去最底部接触通孔结构(即，最底部第一层接触通孔结构86A)和第一存储器阵列区域100A中最底部第一导电层的最近侧部分之间的电阻相同或近似相同。
本公开的实施方案的该构型在第二存储器阵列区域100B中的层接触通孔结构(86A,86B)和导电层(146,246)的最远侧部分之间以及在第一存储器阵列区域100A中的层接触通孔结构(86A,86B)和导电层(146,246)的最远侧部分之间的最高电阻路径之间提供了相同的电阻或约相同的电阻(例如，在10％以内，诸如5％)。因此，根据本公开的实施方案，在层接触通孔结构(86A,86B)和导电层(146,246)的最远侧部分之间提供最高电阻值的导电路径的两个电阻值是均衡的。因此，受RC延迟限制的第一存储器阵列区域100A和第二存储器阵列区域100B之间的字线的操作速度可被均衡，以提供均匀的操作速度。
在本公开的一个实施方案中，第一存储器阵列区域100A沿第一水平方向hd1的第一长度可比第二存储器阵列区域100B沿第一水平方向hd1的第二长度至少大阵列间区域200沿第一水平方向hd1的长度的一半。在一个实施方案中，第一长度可比第二长度至少大阵列间区域200沿第一水平方向hd1的长度。
在一个实施方案中，交替堆叠{(132,146)、(232,246)}内的每个导电层(146,246)具有在阵列间区域200内具有相应的条带宽度的相应桥接(例如，压痕)区域240，并且具有大于第一存储器阵列区域100A、第二存储器阵列区域100B和位于桥接区域之外的阵列间区域200的部分中的条带宽度的相应均匀宽度。
在一个实施方案中，交替堆叠{(132,146)、(232,246)}通过沿第一水平方向hd1横向延伸的线沟槽(诸如背侧沟槽)沿第二水平方向hd2横向间隔开。用线沟槽填充结构76填充线沟槽，该线沟槽填充结构具有接触交替堆叠{(132,146)、(232,246)}的侧壁的介电表面(诸如绝缘间隔物或介电壁结构的表面)。当沿第二水平方向hd1以正整数顺序地对线沟槽填充结构76进行编号时，奇数编号的线沟槽填充结构接触相应的一对后向阶梯式介电材料部分(165,265)(其位于相应奇数编号的线沟槽填充结构的任一侧上)，并且偶数编号的线沟槽填充结构不接触任何后向阶梯式介电材料部分(165,265)，或偶数编号的线沟槽填充结构接触相应的一对后向阶梯式介电材料部分(165,265)，并且奇数编号的线沟槽填充结构不接触任何后向阶梯式介电材料部分(165,265)。
在一个实施方案中，交替堆叠{(132,146}、(232,246)}中的每个交替堆叠对于沿第二水平方向hd2的相应均匀宽度具有相同的值。根据本公开的一个方面，长度调整单元可用作用于确定第一存储器阵列区域100A沿第一水平方向hd1的第一长度和第二存储器阵列区域100B沿第一水平方向hd1的第二长度之间的差的参数。长度调整单元可为桥接区域240沿第一水平方向hd1的最大长度(其可等于每个后向阶梯式介电材料部分(165,265)的长度(诸如第二层后向阶梯式介电材料部分265的长度))乘以导电层(146,246)的条带宽度的相应均匀宽度的相同值与最小条带宽度的比率。在一个实施方案中，第一长度和第二长度之间的差在长度调整单位的0.8倍至长度调整单位的1.2倍的范围内。
在一个实施方案中，交替堆叠{(132,146}、(232,246)}中的每个交替堆叠包括第一绝缘层132和第一导电层146的第一层交替堆叠(132,146)以及覆盖第一层交替堆叠(132,146)的第二绝缘层232和第二导电层246的第二层交替堆叠(232,246)的竖直堆叠。第一导电层146的条带宽度随着距衬底(760,110)的相应竖直距离而减小。第二导电层246的条带宽度随着距衬底(760,110)的相应竖直距离而减小。第二层交替堆叠(232,246)内最底部第二导电层246比第一层交替堆叠(132,146)内最顶部第一导电层146具有更大的条带宽度。
在一个实施方案中，三维存储器器件包括存储器平面300，并且阵列间区域200从存储器平面300的中心朝第二存储器阵列区域100B偏移，使得第二存储器阵列区域100B具有沿第一水平方向的小于第一存储器阵列区域100A沿第一水平方向hd1的第一长度的第二长度。
在一个实施方案中，导电层(146,246)的第一导电层146或246的总长度等于一个任意单位。第一导电层在其对应的层接触通孔结构86A或86B和第一导电层在平面300的第一边缘处的第二存储器阵列区域100B的端部处的端部之间的电阻等于xRwlb+Rbr，其中Rwlb是第二存储器阵列区域中的第一导电层的电阻，Rbr是桥接区域240中的第一导电层的电阻，并且x是位于第二存储器阵列区域100B中的第一导电层的总长度的分数。第一导电层146或246在其对应的层接触通孔结构86A或86B和导电层在平面300的第二边缘处的第一存储器阵列区域100A的端部处的端部之间的电阻等于(1-x)Rwla，其中Rwla是第一存储器阵列区域100A中的第一导电层的电阻，并且x小于0.5。
在一个实施方案中，存储器开口填充结构58内的存储器堆叠结构中的每个存储器堆叠结构包括位于导电层(146,246)的层级处的存储器元件的竖直堆叠和电连接到相应上覆金属互连结构(诸如位线)的竖直电流路径(诸如竖直半导体沟道60)，并且阵列间区域200不含与任何金属互连结构(诸如位线)电接触的任何存储器堆叠结构。
可采用加工步骤的序列来制造图1A至图1E的第一示例性半导体管芯1000。参见图2，根据本公开的第一实施方案，在沿第一水平方向hd1(例如，字线方向)的竖直剖面图中示出了用于形成图1A至图1E的结构的第一示例性结构。在形成至少设置在衬底8的上部部分内的衬底半导体层9上的半导体器件720、下部层级介电层760、嵌入在下部层级介电层760中的下部层级金属互连结构780(由包括下部层级金属互连结构的物理实现在内的虚线区域示意性地表示)、半导体材料层110以及第一连续绝缘层132L和第一连续牺牲材料层142L的第一竖直交替序列之后提供图2所示的结构。衬底半导体层9可包括衬底8(诸如硅晶圆)的顶部部分(例如，掺杂阱)或定位在衬底(诸如绝缘体上硅衬底或半导体衬底)上方的半导体层。半导体器件720可包括在衬底8的顶表面上方形成的场效应晶体管。下部层级介电层760可以是嵌入下部层级金属互连结构780的互连层级介电材料层。
如本文所用，竖直交替序列是指第一元素的多个实例和第二元素的多个实例的序列，该序列被布置成使得第二元素的实例定位在第一元素的实例的每个竖直相邻对之间，并且第一元素的实例定位在第二元素的实例的每个竖直相邻对之间。
第一连续绝缘层132L可由第一材料构成，并且第一连续牺牲材料层142L可由与第一材料不同的第二材料构成。第一连续绝缘层132L中的每一者是在衬底8的整个区域上方连续延伸的绝缘层，并且可整体具有均匀的厚度。第一连续牺牲材料层142L中的每一者包括牺牲材料层，该牺牲材料层包含介电材料并且在衬底8的整个区域上方连续延伸，并且可整体具有均匀的厚度。可用于第一连续绝缘层132L的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一连续绝缘层132L的第一材料可以是氧化硅。
第一连续牺牲材料层142L的第二材料是介电材料，其是可对于第一连续绝缘材料层132L的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
随后可用导电电极替换第一连续牺牲材料层142L的第二材料，导电电极可用作例如竖直NAND器件的控制栅极电极。在一个实施方案中，第一连续牺牲材料层142L可以是包含氮化硅的材料层。
一般来讲，单元层堆叠的序列竖直交替在衬底上方。单元层堆叠中的每个单元层堆叠包括第一绝缘层(诸如第一连续绝缘层132L)和第一间隔物材料层(诸如第一连续牺牲材料层142L)。一般来讲，第一间隔物材料层形成为第一导电层，或随后被该第一导电层替换。虽然本公开采用其中第一间隔物材料层被形成为随后被第一导电层替换的第一连续牺牲材料层142L的实施方案来描述，但是本文明确设想了其中第一间隔物材料层形成为第一导电层的实施方案。在此类实施方案中，可省略用导电材料替换第一间隔物材料层的材料的步骤。
参见图3A和图3B，可在阵列间区域200的阶梯区域内形成第一阶梯式表面，该阵列间区域将填充有第一层后向阶梯式介电材料部分165。例如，可采用牺牲硬掩模层和修整掩模层的组合来形成第一阶梯式表面。在一个实施方案中，一行多个第一阶梯区域可形成在每个区域内，该区域对应于第一层后向阶梯式介电材料部分165的横向相邻对的区域和居间区域的组合。在这种情况下，通过随后执行区域凹陷蚀刻工艺，多个第一阶梯区域可随后竖直偏移不同的深度。
在例示性示例中，2M组的第一阶梯式表面的可形成在第一层后向阶梯式介电材料部分165的横向相邻对的区域和居间区域的组合内。M可为1至8范围内的整数。每组第一阶梯式阶梯可包括P个阶梯，使得P个第一连续间隔物材料层的侧壁以横向偏移物理暴露。p可为从2到64的整数。可执行M个区域凹陷蚀刻工艺，使得每个区域凹陷蚀刻工艺竖直凹陷P次2i组第一连续绝缘层132L和第一连续牺牲材料层142L，其中i是从0到(M-1)的不同整数。对于第一连续绝缘层132L和第一连续牺牲材料层142L的第一竖直交替序列，可形成总共高达2M×P的阶梯式表面。覆盖第一阶梯式表面的每一连续腔体内的阶梯式表面的总数可与第一竖直交替序列(132L,142L)中的第一连续牺牲材料层142L的总数相同。
第一介电填充材料(诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃)可沉积在每个第一连续后向阶梯式腔体中。可以将第一介电填充材料平坦化以从包括第一竖直交替序列(132L,142L)的最顶部表面的水平平面上方移除第一介电填充材料的多余部分。填充相应第一连续后向阶梯式腔体的第一介电填充材料的每个剩余部分构成第一层后向阶梯式介电材料部分165。一般来讲，第一层后向阶梯式介电材料部分165可形成在位于沿第一水平方向hd1横向间隔开的相应第一存储器阵列区域100A和相应第二存储器阵列区域100B之间的阵列间区域200中。
参见图4，可穿过第一竖直交替序列(132L,142L)向半导体材料层110中形成各种第一层开口。可在第一竖直交替序列(132L,142L)上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成从中穿过的各种开口。可通过第一各向异性蚀刻工艺将光致抗蚀剂层中的开口的图案穿过第一竖直交替序列(132L,142L)转移到半导体材料层110中，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口。各种第一层开口可包括存储器阵列区域100中形成的第一层存储器开口和阵列间区域200中形成的第一层支撑开口。第一层存储器开口的每个集群可形成为第一层存储器开口的二维阵列。第一层支撑开口是阵列间区域200中形成的开口，并且随后用于形成支撑柱结构。可穿过第一阶梯式表面的相应水平表面形成第一层支撑开口的子集。
可在各种第一层开口中形成牺牲第一层开口填充部分(148,128)。例如，在第一层开口中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括可随后对于第一连续绝缘层132L和第一连续牺牲材料层142L的材料选择性地移除的材料。在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一连续绝缘层132L的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一竖直交替序列(132L,142L)的材料可以选择性地移除的硅基聚合物。
可从第一竖直交替序列(132L,142L)的最顶部层上方，诸如从最顶部第一连续绝缘层132L上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到最顶部第一连续绝缘层132L的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。最顶部第一连续绝缘层132L的顶表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一竖直交替序列(132L,142L)上方(诸如从最顶部第一连续绝缘层132L的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与最顶部第一连续绝缘层132L的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。定位在第一竖直交替序列(132L,142L)的最底部表面和第一竖直交替序列(132L,142L)的最顶部表面之间或嵌入在第一竖直交替序列(132L,142L)内的所有结构的集合构成第一层结构。
参见图5，可形成第二连续绝缘层232L和第二连续牺牲材料层242L的第二竖直交替序列。第二连续绝缘层232L中的每一者是在衬底8的整个区域上方连续延伸的绝缘层，并且可整体具有均匀的厚度。第二牺牲材料层242L中的每一者包括牺牲材料层，该牺牲材料层包括介电材料并且在衬底8的整个区域上连续延伸，并且可整体具有均匀厚度。第二连续绝缘层232L可具有与第一连续绝缘层132L相同的材料组成和相同的厚度。第二牺牲材料层242L可具有与第一连续牺牲材料层142L相同的材料组成和相同的厚度。
一般来讲，可任选地在第一竖直交替序列(132L,142L)和第一层后向阶梯式介电材料部分165上方形成附加连续绝缘层和附加连续牺牲材料层的至少一个附加竖直交替序列。
参见图6A、图6B、图7A、图7B和图8，可在阵列间区域200的阶梯区域内形成第二阶梯式表面，该阵列间区域将填充有第二层后向阶梯式介电材料部分265。例如，可采用牺牲硬掩模层和修整掩模层的组合来形成第二阶梯式表面。在一个实施方案中，一行多个第二阶梯区域可形成在每个区域内，该区域对应于第二层后向阶梯式介电材料部分265的横向相邻对的区域和居间区域的组合。在这种情况下，通过随后执行区域凹陷蚀刻工艺，多个第二阶梯区域可随后竖直偏移不同的深度。
在例示性示例中，2N组的第二阶梯式表面的可形成在第二层后向阶梯式介电材料部分265的横向相邻对的区域和居间区域的组合内。N可为2至8范围内的整数。每组第二阶梯式阶梯可包括P个阶梯，使得Q个第二连续间隔物材料层的侧壁以横向偏移物理暴露。Q可为从2到64的整数。可执行M个区域凹陷蚀刻工艺，使得每个区域凹陷蚀刻工艺竖直凹陷Q次2j组第二连续绝缘层232L和第二连续牺牲材料层242L，其中j是从0到(N-1)的不同整数。对于第二连续绝缘层232L和第二连续牺牲材料层242L的第二竖直交替序列，可形成总共高达2N×Q个阶梯式表面。覆盖第二阶梯式表面的每一连续腔体内的阶梯式表面的总数可与第二竖直交替序列(132L,242L)中的第二连续牺牲材料层242L的总数相同。
第二介电填充材料(诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃)可沉积在每个第二连续后向阶梯式腔体中。可以将第二介电填充材料平坦化以从包括第二竖直交替序列(232L,242L)的最顶部表面的水平平面上方移除第二介电填充材料的多余部分。填充相应第二连续后向阶梯式腔体的第二介电填充材料的每个剩余部分构成第二层后向阶梯式介电材料部分265。
一般来讲，形成第二层结构，该第二层结构包括第二连续绝缘层232L和第二连续牺牲材料层242L的第二竖直交替序列以及位于阵列间区域200中的第二竖直交替序列的覆盖第二阶梯式表面的第二层后向阶梯式介电材料部分265。
参见图9，可穿过第二竖直交替序列(232L,242L)并且在牺牲第一层开口填充部分(148,128)上方形成各种第二层开口(249,229)。可在第二竖直交替序列(232L,242L)上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成从中穿过的各种开口。可穿过第二竖直交替序列(232L,242L)转移光致抗蚀剂层中的开口的图案，以同时(即，在第二各向同性蚀刻工艺期间)形成各种第二层开口(249,229)。
各种第二层开口(249,229)可包括存储器阵列区域100中形成的第二层存储器开口249和阵列间区域200中形成的第二层支撑开口229。每个第二层开口(249,229)可形成在牺牲第一层开口填充部分(148,128)中的相应一者的区域内。因此，牺牲第一层开口填充部分(148,128)的顶表面可物理地暴露于每个第二层开口(249,229)的底部。具体地，每个第二层存储器开口249可以直接形成在相应牺牲第一层存储器开口填充部分148上方，并且每个第二层支撑开口229可以直接形成在相应牺牲第一层支撑开口填充部分128上方。第二层存储器开口249的每个集群可以形成为第二层存储器开口249的二维阵列。第二层支撑开口229是阵列间区域200中形成的开口，并且随后用于形成支撑柱结构。可穿过第二阶梯式表面的相应水平表面形成第二层支撑开口的子集。
参见图10和图11A，可使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一连续绝缘层和第二连续绝缘层(132L,232L)以及第一连续牺牲材料层和第二连续牺牲材料层(142L,242L)的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口(也称为层间存储器开口49)。在第二层支撑开口和从中移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口(也称为层间支撑开口19)。层间存储器开口49延伸穿过第一层结构和第二层结构。一般来讲，存储器开口49可以形成在每个存储器阵列区域100内，其中存在第一竖直交替序列(132L,142L)的每一层和第二竖直交替序列(232L,242L)内的每一层。
参见图11B，可在层间存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为连续牺牲材料层(142L,242L)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，连续牺牲材料层(142L,242L)和连续绝缘层(132L,232L)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，连续牺牲材料层(142L,242L)可相对于连续绝缘层(132L,232L)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60L具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个层间存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中形成腔体49'。
参见图11C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在顶部第二连续绝缘层232L上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至最顶部第二绝缘层232L的顶表面和底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图11D，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括最顶部第二连续绝缘层232L的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
层间存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。可穿过第一竖直交替序列和第二竖直交替序列的存储器阵列区域100形成存储器堆叠结构55，其中存在第一竖直交替序列和第二竖直交替序列的所有层。层间存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。一般来讲，存储器开口填充结构58形成在存储器开口49内。存储器开口填充结构58中的每一个存储器开口填充结构包括相应存储器膜50和相应竖直半导体沟道60。
在一个实施方案中，存储器堆叠结构55中的每个存储器堆叠结构包括竖直NAND串，该竖直NAND串包括存储器元件的相应竖直堆叠(包括位于连续牺牲材料层(142L,242L)的层级处的电荷存储层54的部分)和竖直地延伸穿过相邻于存储器元件的相应竖直堆叠的连续牺牲材料层(142L,242L)的竖直半导体沟道60。
参见图12、图13A和图13B，在图17B至图17D的加工步骤期间，每个层间支撑开口可填充有具有与存储器开口填充结构58中的对应部件相同的材料组成的相应组材料部分。填充层间支撑开口的每组材料部分在本文中被称为支撑柱结构20。注意，为了清楚起见，在图1A至图1E中没有示出支撑柱结构20。半导体材料层110、第一层结构(132L,142L,165)、第二层结构(232L,242L,265)、存储器开口填充结构58和支撑柱结构20共同构成存储器层级组件。
一般来讲，支撑柱结构20形成在阵列间区域200中。支撑柱结构20包括第一支撑柱结构20，该第一支撑柱结构竖直地延伸通过第二竖直交替序列(232L,242L)、第一层后向阶梯式介电材料部分165，以及在第一层后向阶梯式介电材料部分165下面的第一竖直交替序列(132L,142L)的一部分。支撑柱结构20还包括第二支撑柱结构20，该第二支撑柱结构竖直地延伸通过第二层后向阶梯式介电材料部分265、在第二层后向阶梯式介电材料部分265下面的第二竖直交替序列(232L,242L)的一部分，以及第一竖直交替序列(132L,142L)内的每一层。
可在第二竖直交替序列(232L,242L)上方形成接触层级介电层280。接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可具有在100nm至600nm的范围内的厚度，但是也可使用更小和更大的厚度。
可在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以形成沿着第一水平方向hd1横向延伸并沿着第二水平方向hd2横向间隔开的线性开口。光致抗蚀剂层中的线性开口的图案可与图1B至图1F所示的沟槽填充结构76的图案相同。可在其中不存在存储器开口填充结构58或支撑柱结构20的区域内形成光致抗蚀剂层中的线性开口。
可通过将光致抗蚀剂层(未示出)中的图案穿过接触层级介电层280、第二层结构(232L,242L,265)和第一层结构(132L,142L,165)转移到半导体材料层110中来形成背侧沟槽79。背侧沟槽79的图案可与图1B至图1F所示的沟槽填充结构76的图案相同。可通过各向异性蚀刻工艺移除接触层级介电层280、第二层结构(232L,242L,265)、第一层结构(132L,142L,165)和半导体材料层110的光致抗蚀剂层中的线性开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。
背侧沟槽79可形成为沿第二水平方向hd2具有周期性的周期性一维阵列。背侧沟槽79可以沿第二水平方向hd2从一侧到另一侧以正整数顺序地以数字方式编号。在一个实施方案中，每个奇数编号的背侧沟槽79可延伸穿过第二竖直交替序列(232L,242L)和第一竖直交替序列(132L,142L)，而不蚀刻穿过第一层后向阶梯式介电材料部分165或第二层后向阶梯式介电材料部分265。每个偶数编号的背侧沟槽79可延伸穿过第二竖直交替序列(232L,242L)和第一竖直交替序列(132L,142L)，并且切割穿过相应第一层后向阶梯式介电材料部分165以及相应第二层后向阶梯式介电材料部分265。
由背侧沟槽79将每个竖直交替序列{(132L,142L),(232L,242L)}分成绝缘层(132或232)和牺牲材料层(142,242)(其对应于存储器块的体积)的多个交替堆叠。每个背侧沟槽79可沿第一水平方向hd1横向地延伸穿过阵列间区域200和与阵列间区域200邻接的一对存储器阵列区域100。此外，每个背侧沟槽79可竖直地延伸穿过竖直交替序列{(132L,142L)，(232L,242L)}的整个厚度。定位在背侧沟槽79的相邻对之间的第一竖直交替序列(132L,142L)的每个图案化部分构成第一绝缘层132和第一牺牲材料层142的第一层交替堆叠。定位在背侧沟槽79的相邻对之间的第二竖直交替序列的每个图案化部分构成第二绝缘层232L和第二牺牲材料层242的第二层交替堆叠。可形成绝缘层(132或232)和牺牲材料层(其可为第一牺牲材料层142或第二牺牲材料层242)的多个交替堆叠。
每个第一层后向阶梯式介电材料部分165可由背侧沟槽79分成两个分离的第一层后向阶梯式介电材料部分165。每个第二层后向阶梯式介电材料部分265可由背侧沟槽79分成两个分离的第二层后向阶梯式介电材料部分265。第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的每个连续组合可由背侧沟槽79的相邻对横向界定。背侧沟槽79的相邻对中的一者可将第一层后向阶梯式介电材料部分165划分成两个分立介电材料部分，诸如第一层后向阶梯式介电材料部分165的第一部分和第一层后向阶梯式介电材料部分165的第二部分。此外，背侧沟槽79的相邻对中的一者可将第二层后向阶梯式介电材料部分265划分成两个分立介电材料部分，诸如第二层后向阶梯式介电材料部分265的第一部分和第二层后向阶梯式介电材料部分265的第二部分。
在一个实施方案中，半导体材料层110可具有与竖直半导体沟道60相同导电类型(即第一导电类型)的掺杂，并且可通过注入第二导电类型的掺杂剂在每个背侧沟槽79下方形成具有第二导电类型的掺杂(与漏极区63的掺杂的导电类型相同)的源极区61。
参见图14，对于绝缘层(132,232)、接触层级介电层280和半导体材料层110选择性地移除牺牲材料层(142,242)。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包括氮化硅，绝缘层(132,232)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将第一示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
一般来讲，可通过在形成背侧沟槽79之后对于第一连续绝缘层132L和第二连续绝缘层232L的图案化部分选择性地移除第一连续牺牲材料层142L和第二牺牲材料层242L的图案化部分来形成背侧凹陷部(143,243)。可通过执行各向同性蚀刻工艺来形成背侧凹陷部(143,243)，该各向同性蚀刻工艺供应各向同性蚀刻剂，该蚀刻剂对于第一连续绝缘层132L和第二连续绝缘层232L的图案化部分选择性地蚀刻第一连续牺牲材料层142L和第二连续牺牲材料层242L的图案化部分。
参见图15，任选的背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物(例如，氧化铝)、氧化硅或它们的组合。
可以在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性第一示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电层146和第二导电层246的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽79可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。
每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。
导电层(146,246)的子集可包括用于存储器元件的字线。下面的半导体器件720中的半导体器件可包括字线开关器件(字线开关器件被构造为控制到相应字线的偏置电压)和/或位线驱动器器件，诸如感测放大器。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。
一般来讲，用导电层(146,246)替换第一连续牺牲材料层142L和第二连续牺牲材料层242L的图案化部分。第一绝缘层132和第一导电层146的第一层交替堆叠可形成在背侧沟槽79的每个相邻对之间。第一绝缘层132包括第一连续绝缘层132L的图案化部分，并且第一导电层146包括导电层(146,246)的第一子集并且与第一绝缘层132交错。第二绝缘层232和第二导电层246的第二层交替堆叠形成在背侧沟槽79的相邻对之间。第二绝缘层232包括第二连续绝缘层232L的图案化部分，并且第二导电层246包括与第二绝缘层246交错的导电层(146,246)的第二子集。
沟槽填充结构76可形成在每个背侧沟槽79中。在一个实施方案中，包括介电材料(诸如氧化硅)的绝缘衬垫层可共形地沉积在每个背侧沟槽79的周边，并且可各向异性地蚀刻以在每个背侧沟槽79内形成绝缘间隔物76A。可以在背侧沟槽79的剩余体积中沉积至少一种导电材料，并且可通过平坦化工艺从接触层级介电层280的顶表面上方移除至少一种导电材料的多余部分。至少一种导电材料的与源极区61接触并且被相应绝缘间隔物76A横向围绕的每个剩余部分构成背侧接触通孔结构76B，该背侧接触通孔结构沿第一水平方向hd1横向延伸。绝缘间隔物76A和填充背侧沟槽79的背侧接触通孔结构76B的每个连续组合构成沟槽填充结构76。
另选地，至少一种介电材料诸如氧化硅可通过共形沉积工艺共形地沉积在背侧沟槽79中。填充背侧沟槽79的沉积的介电材料的每个部分构成沟槽填充结构76。在这种情况下，每个沟槽填充结构可填充背侧沟槽79的整个体积，并且可基本上由至少一种介电材料组成。在该另选的实施方案中，可省略源极区61，并且水平源极线(例如，直接条带接触层)可接触半导体沟道60的下部部分的侧面。
沟槽填充结构76可按图1B至图1F所示的构型布置。在一个实施方案中，每个第一层后向阶梯式介电材料部分165和每个第二层后向阶梯式介电材料部分265可位于沟槽填充结构76的相邻对之间。
参见图16、图17A和图17B，可穿过接触层级介电层280并且任选地穿过下面的材料部分在相应的下面的导电结构上形成各种接触通孔结构(88,86A,86B)。各种接触通孔结构(88,86A,86B)可包括漏极接触通孔结构(例如，漏极电极)88，这些漏极接触通孔结构在存储器阵列区域100中穿过接触层级介电层280形成在相应漏极区63的顶表面上。各种接触通孔结构(88,86A,86B)可包括在阵列间区域200中形成的层接触通孔结构(86A,86B)。层接触通孔结构(86A,86B)可包括接触相应第一导电层146的第一接触通孔结构86A和接触相应第二导电层246的第二接触通孔结构86B。
例如，光致抗蚀剂层(未示出)可施加在第二层交替堆叠(232,246)上方，并且可被光刻图案化以在存储器开口填充结构58和位于第二层交替堆叠(232,246)的第二阶梯式表面的水平表面上方的第二层后向阶梯式介电材料部分265的区域内形成开口。可执行各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案穿过接触层级介电层280、第一层后向阶梯式介电材料部分165和第二层后向阶梯式介电材料部分265转移。
可在每个存储器开口填充结构58上方形成漏极接触通孔腔体。在各向异性蚀刻工艺期间，存储器开口填充结构58的顶部部分(诸如漏极区63)可用作蚀刻停止结构。在一个实施方案中，漏极接触通孔腔体可与第一接触通孔腔和第二接触通孔空腔的形成同时形成。另选地，可在形成第一接触通孔腔体和第二接触通孔腔体之前或之后，采用附加的光刻图案化工艺和附加的各向异性蚀刻工艺来形成漏极接触通孔腔体。
至少一种导电材料可沉积在第一接触通孔腔体、第二接触通孔腔体和漏极接触通孔腔体中的每一者中。例如，至少一种导电材料可包括金属阻挡材料(诸如TiN、TaN和/或WN)和金属填充材料(诸如W、Cu、Mo、Co、Ru等)。可采用平面化工艺(诸如化学机械平面化工艺)从包括接触层级介电层的顶表面的水平平面上方移除至少一种导电材料的多余部分。填充第一接触通孔腔体的至少一种导电材料的每个剩余部分包括第一接触通孔结构86A。填充第二接触通孔腔体的至少一种导电材料的每个剩余部分包括第二接触通孔结构86B。填充漏极接触通孔腔体的至少一种导电材料的每个剩余部分包括漏极接触通孔结构88。
第一接触通孔结构86A可通过相应第二层后向阶梯式介电材料部分265形成，并且通过相应第一层后向阶梯式介电材料部分165形成，并且直接形成在导电层的第一子集(即第一导电层146)上。第二接触通孔结构86B可通过相应第二层后向阶梯式介电材料部分265形成，并且直接形成在导电层的第二子集(即第二导电层246)上，该第二子集位于包括第一层后向阶梯式介电材料部分165的顶表面的水平平面上。
然后以提供与漏极接触通孔结构88的电接触的方式形成位线(未示出)。位线可以直接接触漏极接触通孔结构88的相应子集的顶表面，或者可以在漏极接触通孔结构88和位线之间采用中间接触通孔结构(未示出)。
参见图18A，示出了最顶部第二导电层246的水平剖面图，其中数字与交替堆叠{(132,146)、(232,246)}相关联。在第一存储器阵列区域100A和第二存储器阵列区域100B的每一者中以及在位于桥接区域240之外的阵列间区域200的部分中，最顶部第二导电层246中的每个最顶部第二导电层可沿第二水平方向hd2具有均匀宽度W0。每个桥接区域240中最顶部第二导电层246的条带部分。每个条带部分可具有小于均匀宽度W0的条带宽度Ws。
第一存储器阵列区域100A可具有沿第一水平方向hd1的第一长度L_A，并且第二存储器阵列区域100B可具有沿第一水平方向hd1的第二长度L_B。阵列间区域200可具有阵列间区域宽度L_C。
最顶部第二层接触通孔结构86B和第二存储器阵列区域100B的最远侧部分之间的最大电阻出现于最顶部第二层接触通孔结构86B，该第二层接触通孔结构穿过接近第一存储器阵列区域100A的第二层后向阶梯式介电材料部分265形成。在第一存储器阵列区域100A内的最顶部第二层接触通孔结构86B的底部接触点C2和最顶部第二导电层的最远侧部分O2之间的电阻在本文被称为第一阵列区域侧最顶部层最大电阻R_O2。在第二存储器阵列区域100B内的最顶部第二层接触通孔结构86B的底部接触点C2和最顶部第二导电层的最远侧部分Q2之间的电阻在本文被称为第二阵列区域侧最顶部层最大电阻。第二阵列区域侧最顶部层最大电阻是条带电阻R_P2和宽部分电阻R_O2之和。条带电阻是底部接触点C2和条带部分的边缘点P2之间的电阻，该边缘点邻接朝第二存储器阵列区域100B连续延伸的最顶部第二导电层246的较宽部分。宽部分电阻R_O2是边缘点P2和第二存储器阵列区域100B内的最顶部第二导电层的最远侧部分Q2之间的电阻。第二阵列区域侧最顶部层最大电阻是层接触通孔结构(86A,86B)和第二存储器阵列区域100B的最远侧部分之间的所有导电路径中的最大电阻。
参见图18B，示出了最底部第一导电层146的水平剖面图，其中数字与交替堆叠{(132,146)、(232,246)}相关联。在第一存储器阵列区域100A和第二存储器阵列区域100B的每一者中以及在位于桥接区域240之外的阵列间区域200的部分中，最底部第一导电层146中的每个最底部第一导电层可沿第二水平方向hd2具有均匀宽度W0。最底部第一导电层146的条带部分位于桥接区域240中。
最底部第一层接触通孔结构86A和第一存储器阵列区域100A的最远侧部分之间的最大电阻出现于最底部第一层接触通孔结构86A，该第一层接触通孔结构相邻于接近第二存储器阵列区域100B的第一层后向阶梯式介电材料部分165形成。在第一存储器阵列区域100A内的最底部第一层接触通孔结构86A的底部接触点C1和最底部第一导电层的最远侧部分O1之间的电阻在本文被称为第一阵列区域侧最底部层最大电阻R_O1。在第二存储器阵列区域100B内的最底部第一层接触通孔结构86A的底部接触点C1和最底部第一导电层146的最远侧部分Q1之间的电阻在本文被称为第二阵列区域侧最底部层最大电阻。第二阵列区域侧最底部层最大电阻是条带电阻R_P1和宽部分电阻R_O1之和。条带电阻是底部接触点C1和条带部分的边缘点P1之间的电阻，该边缘点邻接朝第二存储器阵列区域100B连续延伸的最底部第一导电层146的较宽部分。宽部分电阻R_O1是边缘点P1和第二存储器阵列区域100B内的最底部导电层146的最远侧部分Q1之间的电阻。第一阵列区域侧最底部层最大电阻是层接触通孔结构(86A,86B)和第一存储器阵列区域100B的最远侧部分之间的所有导电路径中的最大电阻。
根据本公开的一个方面，层接触通孔结构(86A,86B)和第二存储器阵列区域100B的最远侧部分之间的所有导电路径中的最大电阻可等于或可基本上等于(例如，彼此相差不超过10％，和/或不超过5％，和/或不超过2％，和/或不超过1％)在层接触通孔结构(86A,86B)和第一存储器阵列区域100B的最远侧部分之间的所有导电路径中的最大电阻。在这种情况下，第二阵列区域侧最顶部层最大电阻可与第一阵列区域侧最底部层最大电阻相同和/或可基本相同。通过使第一存储器阵列区域100A的侧面和第二存储器阵列区域100B的侧面的最大电阻均衡，可为三维存储器阵列器件提供快速字线存取。
参见图19，根据本公开的第二实施方案的第二示例性半导体管芯1000可通过形成每个交替堆叠{(132,146)、(232,246)}的第一阶梯式表面和第二阶梯式表面(即，第一阶梯和第二阶梯)而从第一示例性结构得出，使得第一阶梯式表面沿第一水平方向hd1上升，并且第二阶梯式表面沿第一水平方向hd1下降，或使得第一阶梯式表面沿第一水平方向hd1下降，并且第二阶梯式表面沿第一水平方向hd1上升。换句话讲，第一阶梯和第二阶梯沿相反的方向上升(即，沿相隔180度的方向上升)，并且具有大致反向倾斜。在该实施方案中，第一存储器阵列区域100A沿第一水平方向hd1的第一长度可与第二存储器阵列区域200A沿第一水平方向hd1的第二长度相同或近似相同。
参见图20，示出了第二示例性结构的竖直剖面图。通过修改阵列间区域200内的第一层后向阶梯式介电材料部分165的位置，可从图5的第一示例性结构得出第二示例性结构。一般来讲，第二示例性结构可具有与图5的第一示例性结构相同的结构特征，除了后向阶梯式介电材料部分的定位之外。在一个实施方案中，平面内的所有第一阶梯式表面可沿相同的水平方向上升，诸如第一水平方向hd1。在另一个实施方案中，第一阶梯式表面可沿第一水平方向hd1交替上升或下降。例如，当沿第二水平方向hd2以正整数顺序地对第一层后向阶梯式介电材料部分进行编号时，奇数编号的第一层后向阶梯式介电材料部分165可具有沿第一水平方向hd1上升的第一阶梯式表面，并且偶数编号的第一层后向阶梯式介电材料部分165可具有沿第一水平方向hd1下降的第一阶梯式表面。另选地，偶数编号的第一层后向阶梯式介电材料部分165可具有沿第一水平方向hd1上升的第一阶梯式表面，并且奇数编号的第一层后向阶梯式介电材料部分165可具有沿第一水平方向hd1下降的第一阶梯式表面。
参见图21，可任选地形成用于形成漏极选择层级阶梯式表面的加工步骤，以提供对随后形成在漏极选择层级中的最顶部第二导电层246的单独访问。
参见图22，第二阶梯式表面可形成于第二层后向阶梯式介电材料部分265的横向相邻对的区域内，该第二层后向阶梯式介电材料部分的横向相邻对沿第二水平方向hd1横向间隔开并且位于结构内的相应居间体积之间。例如，可采用任选的牺牲硬掩模层(未示出)和修整掩模层271来形成第二阶梯式表面。在一个实施方案中，一行多个第二阶梯区域可形成在每个区域内，该区域对应于第二层后向阶梯式介电材料部分265的横向相邻对的区域和居间区域的组合。在这种情况下，通过随后执行区域凹陷蚀刻工艺，多个第二阶梯区域可随后竖直偏移不同的深度。在一个实施方案中，2N组的第二阶梯式表面的可形成在第二层后向阶梯式介电材料部分265的横向相邻对的区域和居间区域的组合内。N可为2至8范围内的整数。每组第二阶梯式阶梯可包括P个阶梯，使得Q个第二连续间隔物材料层的侧壁以横向偏移物理暴露。Q可为从2到64的整数。
根据本公开的一个方面，第二阶梯式表面可沿第一水平方向hd1从接近下面的第一层后向阶梯式介电材料部分165的区域横向偏移。第二阶梯式表面的区域可相邻于第一层后向阶梯式介电材料部分165的区域。此外，根据本公开的一个方面，如果在垂直于第二水平方向hd2的竖直剖面图中，第一层后向阶梯式介电材料部分165下面的第一阶梯式表面通常沿第一水平方向hd1上升，则在竖直剖面图中，第二阶梯式表面通常沿第一水平方向hd1下降。如果在垂直于第二水平方向hd2的竖直剖面图中，第一层后向阶梯式介电材料部分165下面的第一阶梯式表面通常沿第一水平方向hd1下降，则在竖直剖面图中，第二阶梯式表面通常沿第一水平方向hd1上升。如本文所用的“通常”上升和下降是指每个阶梯的至少大部分阶梯是上升或下降的。然而，如图26所示，少数阶梯可沿相反的方向下降或上升。换句话讲，第一阶梯的平均斜率与第二阶梯的平均斜率相反。
随后，可执行M个区域凹陷蚀刻工艺，使得每个区域凹陷蚀刻工艺竖直凹陷Q次2j组第二连续绝缘层232L和第二连续牺牲材料层242L，其中j是从0到(N-1)的不同整数。对于第二连续绝缘层232L和第二连续牺牲材料层242L的第二竖直交替序列，可形成总共高达2N×Q个阶梯式表面。覆盖第二阶梯式表面的每一连续腔体内的阶梯式表面的总数可与第二竖直交替序列(132L,242L)中的第二连续牺牲材料层242L的总数相同。
参见图23至图25，示出了例示性示例，其中M是3。在图23所示的加工步骤中，可在第二示例性结构上方形成第一图案化蚀刻掩模层273，使得第二阶梯式表面的第一子集不被第一图案化蚀刻掩模层273覆盖，而第二阶梯式表面的第一子集的补充被第一图案化蚀刻掩模层273覆盖。此外，第一层后向阶梯式介电材料部分165的整个区域没有被第一图案化蚀刻掩模层273覆盖。在一个实施方案中，覆盖第一层后向阶梯式介电材料部分165的第一图案化蚀刻掩模层273中的开口可为与覆盖第二阶梯式表面的第一子集的第一图案化蚀刻掩模层273中的其他开口横向间隔开的离散开口。
随后可执行第一区域凹陷蚀刻工艺，以竖直凹陷第二竖直交替序列(232L,242L)的未掩模区域，即位于第一图案化蚀刻掩模层273中的开口内的第二竖直交替序列(232L,242L)的区域。在一个实施方案中，第二连续绝缘层232L和第二连续牺牲材料层242L的对的总数可为Q，或小于Q的数。随后可例如通过灰化移除第一图案化蚀刻掩模层273。
参见图24，在第二示例性结构上方形成第二图案化蚀刻掩模层275，使得第二阶梯式表面的第二子集不被第二图案化蚀刻掩模层275覆盖，而第二阶梯式表面的第二子集的补充被第二图案化蚀刻掩模层275覆盖。此外，第一层后向阶梯式介电材料部分165的整个区域没有被第二图案化蚀刻掩模层275覆盖。在一个实施方案中，覆盖第一层后向阶梯式介电材料部分165的第二图案化蚀刻掩模层275中的开口可为与覆盖第二阶梯式表面的第二子集的第二图案化蚀刻掩模层275中的其他开口横向间隔开的离散开口。
随后可执行第二区域凹陷蚀刻工艺，以竖直凹陷第二竖直交替序列(232L,242L)的未掩模区域，即位于第二图案化蚀刻掩模层275中的开口内的第二竖直交替序列(232L,242L)的区域。在一个实施方案中，第二连续绝缘层232L和第二连续牺牲材料层242L的对的总数可为2Q，或小于2Q的数。随后可例如通过灰化移除第二图案化蚀刻掩模层275。
参见图25，在第二示例性结构上方形成第三图案化蚀刻掩模层277，使得第二阶梯式表面的第三子集不被第三图案化蚀刻掩模层277覆盖，而第二阶梯式表面的第三子集的补充被第三图案化蚀刻掩模层277覆盖。此外，第一层后向阶梯式介电材料部分165的整个区域没有被第三图案化蚀刻掩模层277覆盖。在一个实施方案中，覆盖第一层后向阶梯式介电材料部分165的第三图案化蚀刻掩模层277中的开口可为与覆盖第二阶梯式表面的第三子集的第三图案化蚀刻掩模层277中的其他开口横向间隔开的离散开口。
随后可执行第三区域凹陷蚀刻工艺，以竖直凹陷第三竖直交替序列(232L,242L)的未掩模区域，即位于第三图案化蚀刻掩模层277中的开口内的第三竖直交替序列(232L,242L)的区域。在一个实施方案中，第三连续绝缘层232L和第三连续牺牲材料层242L的对的总数可为4Q，或小于4Q的数。
参见图26，随后可例如通过灰化移除第三图案化蚀刻掩模层277。第二连续牺牲材料层242L中的每个第二连续牺牲材料层可通过图22至图25的加工步骤内的至少一个蚀刻工艺来图案化。在垂直于第二水平方向hd2并切割穿过第一层后向阶梯式介电材料部分165的每个竖直剖面轮廓内，第一竖直交替序列(132L,142L)内的层可具有沿第一水平方向hd1的通常上升或通常下降的水平剖面轮廓，使得第一竖直交替序列(132L,142L)内的最底部阶梯比第一竖直交替序列(132L,142L)内的最顶部阶梯更接近第一存储器阵列区域100A和第二存储器阵列区域100B中的第一者。在相同的竖直剖面轮廓内，第二竖直交替序列(232L,242L)内的层可具有沿第一水平方向hd1的通常下降或通常上升的水平剖面轮廓，使得第二竖直交替序列(232L,242L)内的最底部阶梯比第二竖直交替序列(232L,242L)内的最顶部台阶更接近第一存储器阵列区域100A和第二存储器阵列区域100B中的第二者。第一存储器阵列区域和第二存储器阵列区域彼此不同。
第二介电填充材料(诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃)可沉积在每个第二连续后向阶梯式腔体中。可以将第二介电填充材料平坦化以从包括第二竖直交替序列(232L,242L)的最顶部表面的水平平面上方移除第二介电填充材料的多余部分。填充相应第二连续后向阶梯式腔体的第二介电填充材料的每个剩余部分构成第二层后向阶梯式介电材料部分265B。第二介电填充材料的每个剩余部分构成平底介电材料部分265A，该第二介电填充材料具有平坦的底表面并接触相应第一层后向阶梯式介电材料部分165的顶表面。
一般来讲，形成第二层结构，该第二层结构包括第二连续绝缘层232L和第二连续牺牲材料层242L的第二竖直交替序列、位于阵列间区域200中的覆盖第二竖直交替序列的第二阶梯式表面的第二层后向阶梯式介电材料部分265B、以及覆盖并接触相应第一层后向阶梯式介电材料部分165的顶表面并且位于阵列间区域200中的平底介电材料部分265A。交替堆叠{(132,146)、(232,246)}的桥接间区域241位于阵列间区域200中的单独的第一桥接部分和第二桥接部分之间。
参见图27A至图27C，图9、图10、图11A至图11D、图12、图13A、图13B、图14、图15、图16、图17A和图17B的加工步骤可执行任何需要的改变，以适应阵列间区域200的位置的改变以及第一阶梯式表面和第二阶梯式表面的竖直剖面轮廓的改变。如图27A所示，交替堆叠{(132,146)、(232,246)}的桥接间区域241位于阵列间区域200中的单独的第一桥接部分240A和第二桥接部分240B之间。桥接间区域241中的导电层(146,246)的宽度比第一桥接部分和第二桥接部分(240A,240B)中的导电层(146,246)条带的宽度宽。因此，图27A至图27C中所示的桥接部分(240A,240B)中的每个桥接部分的长度比图1B、图1F和图18A中所示的第一实施方案的单个连续桥接区域240的长度短，该单个连续桥接区域是当位于同一对线沟槽填充结构76之间的上部阶梯和下部阶梯在相同方向上升时形成的，如图6A所示。因此，在第二实施方案中，最顶部导电层246的桥接区域的长度被切割约一半。因此，桥接区域中最顶部导电层246的窄宽度条带的长度也减少了约一半，这提高了最顶部导电层246的总电阻，降低了RC延迟，并提高了存储器器件的速度。
参见图19至图27C和第二示例性结构的所有相关附图，并且根据本公开的第二实施方案，三维存储器器件包括绝缘层(132,232)和导电层(146,246)的交替堆叠，其中交替堆叠{(132,146)、(232,246)}中的每个交替堆叠沿第一水平方向hd1横向延伸穿过由阵列间区域200横向间隔开的第一存储器阵列区域100A和第二存储器阵列区域100B；以及竖直延伸穿过交替堆叠中的相应一者并位于第一存储器阵列区域100A和第二存储器阵列区域100B内的存储器堆叠结构55。
交替堆叠中的每个交替堆叠包括第一绝缘层和第一导电层的第一层交替堆叠(132,146)以及位于第一层交替堆叠上方的第二绝缘层和第二导电层的第二层交替堆叠(232,246)。第一层交替堆叠(132,146)具有第一阶梯170，该第一阶梯具有位于阵列间区域200中的第一阶梯式表面。第二层交替堆叠(232,246)具有第二阶梯270，该第二阶梯具有位于阵列间区域200中的第二阶梯式表面。在包括第一层交替堆叠和第二层交替堆叠的每个交替堆叠中，第一阶梯170通常沿第一方向hd1上升，并且第二阶梯270通常沿与第一方向相反的方向上升。
在一个实施方案中，第一层接触通孔结构86A竖直延伸穿过相应第一层后向阶梯式介电材料部分165，并接触第一导电层146中的相应一者；并且第二层接触通孔结构86B竖直地延伸穿过相应第二层后向阶梯式介电材料部分265B，并且接触第二导电层246中的相应一者。
对于包括第一层交替堆叠(132,146)和第二层交替堆叠(232,246)的每个交替堆叠{(132,146)、(232,246)}，接触第一层交替堆叠(132,146)的最底部第一导电层146的第一层接触通孔结构86A比接触第一层交替堆叠(132,146)的最顶部第一导电层146的附加的第一层接触通孔结构86A更接近第一存储器阵列区域100A和第二存储器阵列区域100B中的一者；并且接触第二层交替堆叠(232,246)的最底部第二导电层246的第二层接触通孔结构86B比接触第二层交替堆叠(232,246)的最顶部第二导电层246的附加的第二层接触通孔结构86B更远离第一存储器阵列区域100A和第二存储器阵列区域100B中的一者。
在一个实施方案中，附加的第二层接触通孔结构86B比附加的第一层接触通孔结构86A更远离第一存储器阵列区域100A和第二存储器阵列区域100B中的一者。
在图27A所示的一个实施方案中，第一桥接部分240A沿垂直于第一水平方向hd2的第二水平方向hd2相邻于第一阶梯区域170定位，第二桥接部分240B沿第二水平方向hd2相邻于第二阶梯区域270定位，并且桥接间区域241沿第一水平方向hd1位于第一桥接部分240A和第二桥接部分240B之间；交替堆叠{(132,146)、(232,246)}内的每个导电层(146，246)在第一桥接部分和第二桥接部分(240A,240B)内具有相应的条带宽度Ws，并且具有相应均匀宽度W0，该相应均匀宽度大于桥接间区域241、第一存储器阵列区域100A、第二存储器阵列区域100B以及位于桥接部分(240A和240B)之外的阵列间区域200的部分中的相应条带宽度Ws。
在一个实施方案中，交替堆叠{(132,146)、(232,246)}通过沿第一水平方向hd1横向延伸的线沟槽(诸如背侧沟槽79)沿第二水平方向hd2横向间隔开；用线沟槽填充结构79填充线沟槽，该线沟槽填充结构具有接触交替堆叠{(132,146)、(232,246)}的侧壁的介电表面(诸如绝缘间隔物76A的表面)；并且当沿第二水平方向hd2以正整数顺序地对线沟槽填充结构76进行编号时，奇数编号的线沟槽填充结构76接触位于第一阶梯区域和第二阶梯区域(170,270)上方的相应一对后向阶梯式介电材料部分(165,265B)，并且偶数编号的线沟槽填充结构76不接触任何后向阶梯式介电材料部分(165,265B)，或偶数编号的线沟槽填充结构76接触相应的一对后向阶梯式介电材料部分(165,265B)，并且奇数编号的线沟槽填充结构76不接触任何后向阶梯式介电材料部分(165,265B)。
在一个实施方案中，存储器堆叠结构55中的每个存储器堆叠结构包括位于导电层(146,246)的层级处的存储器元件(诸如电荷存储层54的部分)的竖直堆叠和电连接到相应上覆金属互连结构(诸如位线)的竖直电流路径(诸如竖直半导体沟道60)；并且阵列间区域200不含与任何金属互连结构(诸如位线)电接触的任何存储器堆叠结构。
本公开的各种实施方案可提供字线接触通孔结构，这些字线接触通孔结构向位于第一存储器阵列区域100A和第二存储器阵列区域100B的任一端部处的导电层的远侧部分提供相同的最大电阻路径。此外，通过形成具有相反斜率的上部阶梯和下部阶梯，最上导电层246的桥接长度被减半切割。通过均衡最大电阻导电路径的电阻以及通过将最大电阻导电路径的桥接长度减半切割，可提高三维存储器阵列中的字线的整体操作速度，以提供三维存储器器件的更快操作。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。
Claims (20)
1.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，其中所述交替堆叠中的每个交替堆叠沿第一水平方向横向延伸穿过由阵列间区域横向隔开的第一存储器阵列区域和第二存储器阵列区域，并且其中所述交替堆叠中的每个交替堆叠包括所述阵列间区域中的一组阶梯式表面；
后向阶梯式介电材料部分，所述后向阶梯式介电材料部分覆盖所述交替堆叠的相应组阶梯式表面；和
存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠中的相应一者，并且位于所述第一存储器阵列区域和所述第二存储器阵列区域内，其中：
所述第一存储器阵列区域具有沿所述第一水平方向的第一长度；并且
所述第二存储器阵列区域具有沿所述第一水平方向的小于所述第一长度的第二长度。
2.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括层接触通孔结构，所述层接触通孔结构竖直延伸穿过所述后向阶梯式介电材料部分中的相应一者，并接触所述导电层中的相应一者的相应阶梯式表面。
3.根据权利要求2所述的三维存储器器件，对于位于同一交替堆叠内的导电层中的每对导电层，接触上覆导电层的层接触通孔结构比接触下面的导电层的层接触通孔结构更接近所述第一存储器阵列区域。
4.根据权利要求1所述的三维存储器器件，其中所述第一长度比所述第二长度至少大所述阵列间区域沿所述第一水平方向的长度的一半。
5.根据权利要求4所述的三维存储器器件，其中所述第一长度比所述第二长度至少大所述阵列间区域沿所述第一水平方向的长度。
6.根据权利要求1所述的三维存储器器件，其中所述交替堆叠内的每个导电层具有在所述阵列间区域内具有相应的条带宽度的相应的桥接区域，并且具有大于所述第一存储器阵列区域、所述第二存储器阵列区域和位于所述桥接区域之外的所述阵列间区域的部分中的条带宽度的相应的均匀宽度。
7.根据权利要求6所述的三维存储器器件，其中：
所述交替堆叠通过沿所述第一水平方向横向延伸的线沟槽沿第二水平方向横向间隔开；
所述线沟槽是用具有接触所述交替堆叠的侧壁的介电表面的线沟槽填充结构填充的；并且
当沿所述第二水平方向以正整数顺序地对所述线沟槽填充结构进行编号时，奇数编号的线沟槽填充结构接触相应的一对后向阶梯式介电材料部分，并且偶数编号的线沟槽填充结构不接触任何后向阶梯式介电材料部分，或偶数编号的线沟槽填充结构接触相应的一对后向阶梯式介电材料部分，并且奇数编号的线沟槽填充结构不接触任何后向阶梯式介电材料部分。
8.根据权利要求6所述的三维存储器器件，其中：
所述交替堆叠中的每个交替堆叠包括第一绝缘层和第一导电层的第一层交替堆叠以及覆盖所述第一层交替堆叠的第二绝缘层和第二导电层的第二层交替堆叠的竖直堆叠；
所述第一导电层的条带宽度随着距衬底的相应竖直距离而减小；
所述第二导电层的条带宽度随着距衬底的相应竖直距离而减小；并且
所述第二层交替堆叠内的最底部第二导电层比所述第一层交替堆叠内的最顶部第一导电层具有更大的条带宽度。
9.根据权利要求6所述的三维存储器器件，其中：
所述三维存储器器件包括存储器平面；并且
所述阵列间区域从所述存储器平面的中心朝所述第二存储器阵列区域偏移，使得所述第二存储器阵列区域具有沿所述第一水平方向的小于所述第一存储器阵列区域沿所述第一水平方向的所述第一长度的所述第二长度。
10.根据权利要求9所述的三维存储器器件，其中：
所述导电层中的第一导电层的总长度等于一个任意单位；
所述第一导电层在其对应的层接触通孔结构和所述第一导电层在所述平面的第一边缘处的所述第二存储器阵列区域的端部处的端部之间的电阻等于xRwlb+Rbr，其中Rwlb是所述第二存储器阵列区域中的所述第一导电层的电阻，Rbr是所述桥接区域中的所述第一导电层的电阻，并且x是位于所述第二存储器阵列区域中的所述第一导电层的所述总长度的分数；
所述第一导电层在其对应的层接触通孔结构和所述导电层在所述平面的第二边缘处的所述第一存储器阵列区域的端部处的端部之间的电阻等于(1-x)Rwla，其中Rwla是所述第一存储器阵列区域中的所述第一导电层的电阻；并且
x小于0.5。
11.根据权利要求1所述的三维存储器器件，其中：
所述存储器堆叠结构中的每个存储器堆叠结构包括位于所述导电层的层级处的存储器元件的竖直堆叠和电连接到相应的位线的竖直半导体沟道；并且
所述阵列间区域不含与任何位线电接触的任何存储器堆叠结构。
12.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，其中所述交替堆叠中的每个交替堆叠沿第一水平方向横向延伸穿过由阵列间区域横向隔开的第一存储器阵列区域和第二存储器阵列区域；和
存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠中的相应一者，并且位于所述第一存储器阵列区域和所述第二存储器阵列区域内，
其中：
所述交替堆叠中的每个交替堆叠包括第一绝缘层和第一导电层的第一层交替堆叠以及位于所述第一层交替堆叠上方的第二绝缘层和第二导电层的第二层交替堆叠；
所述第一层交替堆叠具有第一阶梯，所述第一阶梯具有位于所述阵列间区域中的第一阶梯式表面；
所述第二层交替堆叠具有第二阶梯，所述第二阶梯具有位于所述阵列间区域中的第二阶梯式表面；并且
在包括所述第一层交替堆叠和所述第二层交替堆叠的每个交替堆叠中，所述第一阶梯通常沿第一方向上升，并且所述第二阶梯通常沿与所述第一方向相反的方向上升。
13.根据权利要求12所述的三维存储器器件，所述三维存储器器件还包括：
接触所述第一层交替堆叠的最底部第一导电层的第一层接触通孔结构比接触所述第一层交替堆叠的最顶部第一导电层的附加的第一层接触通孔结构更接近所述第一存储器阵列区域和所述第二存储器阵列区域中的一者；并且
接触所述第二层交替堆叠的最底部第二导电层的第二层接触通孔结构比接触所述第二层交替堆叠的最顶部第二导电层的附加的第二层接触通孔结构更远离所述第一存储器阵列区域和所述第二存储器阵列区域中的一者。
14.根据权利要求13所述的三维存储器器件，其中所述附加的第二层接触通孔结构比所述附加的第一层接触通孔结构更远离所述第一存储器阵列区域和所述第二存储器阵列区域中的一者。
15.根据权利要求12所述的三维存储器器件，其中：
第一桥接部分相邻于沿垂直于所述第一水平方向的第二水平方向的第一阶梯区域定位；
第二桥接部分相邻于沿所述第二水平方向的第二阶梯区域定位；
桥接间区域定位在沿所述第一水平方向的所述第一桥接部分和所述第二桥接部分之间；
所述交替堆叠内的每个导电层在相应的第一桥接部分和第二桥接部分内具有相应的条带宽度，并且具有比所述桥接间区域、所述第一存储器阵列区域和所述第二存储器阵列区域中的条带宽度更大的相应的均匀宽度。
16.根据权利要求12所述的三维存储器器件，其中：
所述交替堆叠通过沿所述第一水平方向横向延伸的线沟槽沿所述第二水平方向横向间隔开；
所述线沟槽是用具有接触所述交替堆叠的侧壁的介电表面的线沟槽填充结构填充的；并且
当沿所述第二水平方向以正整数顺序地对所述线沟槽填充结构进行编号时，奇数编号的线沟槽填充结构接触位于所述第一阶梯区域和所述第二阶梯区域上方的相应的一对后向阶梯式介电材料部分，并且偶数编号的线沟槽填充结构不接触任何后向阶梯式介电材料部分，或
所述偶数编号的线沟槽填充结构接触所述相应的一对后向阶梯式介电材料部分，并且所述奇数编号的线沟槽填充结构不接触任何后向阶梯式介电材料部分。
17.根据权利要求12所述的三维存储器器件，其中：
所述存储器堆叠结构中的每个存储器堆叠结构包括位于所述导电层的层级处的存储器元件的竖直堆叠和电连接到相应的位线的竖直半导体沟道；并且
所述阵列间区域不含与任何位线电接触的任何存储器堆叠结构。
18.一种形成三维存储器器件的方法，所述方法包括：
形成第一层结构，所述第一层结构包括第一连续绝缘层和第一连续牺牲材料层的第一竖直交替序列以及覆盖第一阶梯的第一层后向阶梯式介电材料部分，所述第一阶梯包括所述第一竖直交替序列的第一阶梯式表面，其中所述第一层后向阶梯式介电材料部分形成在位于第一存储器阵列区域和第二存储器阵列区域之间的阵列间区域中，所述第一存储器阵列区域和所述第二存储器阵列区域沿第一水平方向横向间隔开；
形成第二层结构，所述第二层结构包括第二连续绝缘层和第二连续牺牲材料层的第二竖直交替序列以及覆盖第二阶梯的第二层后向阶梯式介电材料部分，所述第二阶梯包括位于所述阵列间区域中的所述第二竖直交替序列的第二阶梯式表面；
形成通过所述第二竖直交替序列和所述第一竖直交替序列的存储器开口；
在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构中的每个存储器开口填充结构包括存储器元件相应竖直堆叠；
形成通过所述第二竖直交替序列和所述第一竖直交替序列沿所述第一水平方向横向延伸的线沟槽；
用导电层替换所述第一连续牺牲材料层的剩余部分和所述第二连续牺牲材料层的剩余部分，由此形成交替堆叠，所述交替堆叠中的每个交替堆叠包括第一绝缘层和第一导电层的第一层交替堆叠以及第二绝缘层和第二导电层的第二层交替堆叠；
穿过所述第一层后向阶梯式介电材料部分在所述第一导电层中的相应一者上形成第一层接触通孔结构；以及
穿过所述第二层后向阶梯式介电材料部分在所述第二导电层中的相应一者上形成第二层接触通孔结构，
其中所述三维存储器器件形成有选自以下项的至少一个特征：
第一特征，其中所述第一存储器阵列区域具有沿所述第一水平方向的第一长度，并且所述第二存储器阵列区域具有沿所述第一水平方向的小于所述第一长度的第二长度；或者
第二特征，其中在每个交替堆叠中，所述第一阶梯通常沿第一方向上升，并且所述第二阶梯通常沿与所述第一方向相反的方向上升。
19.根据权利要求18所述的方法，其中所述至少一个特征包括所述第一特征。
20.根据权利要求18所述的方法，其中所述至少一个特征包括所述第二特征。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/226,321 | 2021-04-09 | ||
| US17/226,321 US11991881B2 (en) | 2021-04-09 | 2021-04-09 | Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same |
| PCT/US2022/011879 WO2022216337A1 (en) | 2021-04-09 | 2022-01-11 | Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116889115A true CN116889115A (zh) | 2023-10-13 |
Family
ID=83509536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202280016893.1A Pending CN116889115A (zh) | 2021-04-09 | 2022-01-11 | 具有偏心或反向倾斜阶梯区域的三维存储器器件及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11991881B2 (zh) |
| CN (1) | CN116889115A (zh) |
| WO (1) | WO2022216337A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11991881B2 (en) * | 2021-04-09 | 2024-05-21 | Sandisk Technologies Llc | Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same |
| CN115881186A (zh) * | 2022-12-20 | 2023-03-31 | 华中科技大学 | 一种三维存储器、制备方法及数据操作方法 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915167A (en) | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US10269620B2 (en) * | 2016-02-16 | 2019-04-23 | Sandisk Technologies Llc | Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof |
| KR102415206B1 (ko) | 2016-06-27 | 2022-07-01 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US9905573B1 (en) | 2016-08-30 | 2018-02-27 | Sandisk Technologies Llc | Three-dimensional memory device with angled word lines and method of making thereof |
| US10290803B2 (en) | 2016-12-02 | 2019-05-14 | Sandisk Technologies Llc | Three-dimensional devices with wedge-shaped contact region and method of making thereof |
| US10192877B2 (en) | 2017-03-07 | 2019-01-29 | Sandisk Technologies Llc | Three-dimensional memory device with level-shifted staircase structures and method of making thereof |
| JP2019057642A (ja) * | 2017-09-21 | 2019-04-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10629606B2 (en) | 2017-11-07 | 2020-04-21 | Sandisk Technologies Llc | Three-dimensional memory device having level-shifted staircases and method of making thereof |
| US10546870B2 (en) | 2018-01-18 | 2020-01-28 | Sandisk Technologies Llc | Three-dimensional memory device containing offset column stairs and method of making the same |
| KR102630926B1 (ko) * | 2018-01-26 | 2024-01-30 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| US10115681B1 (en) | 2018-03-22 | 2018-10-30 | Sandisk Technologies Llc | Compact three-dimensional memory device having a seal ring and methods of manufacturing the same |
| US10804284B2 (en) | 2018-04-11 | 2020-10-13 | Sandisk Technologies Llc | Three-dimensional memory device containing bidirectional taper staircases and methods of making the same |
| KR102639721B1 (ko) * | 2018-04-13 | 2024-02-26 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102619626B1 (ko) * | 2018-06-12 | 2023-12-29 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| KR102573272B1 (ko) * | 2018-06-22 | 2023-09-01 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| KR102679951B1 (ko) | 2019-03-15 | 2024-07-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US10847524B2 (en) | 2019-03-25 | 2020-11-24 | Sandisk Technologies Llc | Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same |
| US11114459B2 (en) * | 2019-11-06 | 2021-09-07 | Sandisk Technologies Llc | Three-dimensional memory device containing width-modulated connection strips and methods of forming the same |
| JP2022540024A (ja) | 2020-03-23 | 2022-09-14 | 長江存儲科技有限責任公司 | 三次元メモリデバイス |
| US11342245B2 (en) * | 2020-05-22 | 2022-05-24 | Sandisk Technologies Llc | Through-stack contact via structures for a three-dimensional memory device and methods of forming the same |
| CN111758163B (zh) * | 2020-05-29 | 2021-07-09 | 长江存储科技有限责任公司 | 三维nand存储器件以及形成其的方法 |
| JP2022020276A (ja) * | 2020-07-20 | 2022-02-01 | キオクシア株式会社 | 半導体記憶装置 |
| KR20220036640A (ko) * | 2020-09-16 | 2022-03-23 | 삼성전자주식회사 | 메모리 소자 및 이를 포함하는 전자 시스템 |
| US11991881B2 (en) * | 2021-04-09 | 2024-05-21 | Sandisk Technologies Llc | Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same |
-
2021
- 2021-04-09 US US17/226,321 patent/US11991881B2/en active Active
-
2022
- 2022-01-11 WO PCT/US2022/011879 patent/WO2022216337A1/en active Application Filing
- 2022-01-11 CN CN202280016893.1A patent/CN116889115A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20220328512A1 (en) | 2022-10-13 |
| US11991881B2 (en) | 2024-05-21 |
| WO2022216337A1 (en) | 2022-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |