JP2023031464A - メモリデバイス - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 291
- 239000000758 substrate Substances 0.000 claims description 30
- 230000001174 ascending effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 87
- 238000005530 etching Methods 0.000 description 48
- 238000004519 manufacturing process Methods 0.000 description 39
- 238000010586 diagram Methods 0.000 description 32
- 239000004065 semiconductor Substances 0.000 description 28
- 238000012545 processing Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000004020 conductor Substances 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 102100023700 C-C motif chemokine 16 Human genes 0.000 description 5
- 101000978375 Homo sapiens C-C motif chemokine 16 Proteins 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000012447 hatching Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000578349 Homo sapiens Nucleolar MIF4G domain-containing protein 1 Proteins 0.000 description 1
- 102100027969 Nucleolar MIF4G domain-containing protein 1 Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
【課題】コストを低減する。
【解決手段】実施形態のメモリデバイスは、第1及び第2のメモリ領域MA1,MA2間に設けられ、メモリ領域MA1,MA2内の導電層22に接続され、複数のテラス700をそれぞれ有する第1乃至第4のサブ階段311-1,312-1,312-1,312-2を含む引出部HPを含み、第1乃至第4のサブ階段は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かう方向において、第1のサブ階段311-1、第2のサブ階段312-1、第3のサブ階段311-2及び第4のサブ階段312-2の順序で並び、引出部HPの上方の配線側から複数のテラス700側へ向かう方向において、第1のサブ階段311-1、第2のサブ階段312-1、第4のサブ階段312-2、及び第3のサブ階段311-2の順序で並ぶ。
【選択図】 図10
【解決手段】実施形態のメモリデバイスは、第1及び第2のメモリ領域MA1,MA2間に設けられ、メモリ領域MA1,MA2内の導電層22に接続され、複数のテラス700をそれぞれ有する第1乃至第4のサブ階段311-1,312-1,312-1,312-2を含む引出部HPを含み、第1乃至第4のサブ階段は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かう方向において、第1のサブ階段311-1、第2のサブ階段312-1、第3のサブ階段311-2及び第4のサブ階段312-2の順序で並び、引出部HPの上方の配線側から複数のテラス700側へ向かう方向において、第1のサブ階段311-1、第2のサブ階段312-1、第4のサブ階段312-2、及び第3のサブ階段311-2の順序で並ぶ。
【選択図】 図10
Description
実施形態は、メモリデバイスに関する。
データを不揮発に記憶することが可能なNAND型フラッシュメモリが、知られている。
メモリデバイスの製造コストを低減する。
実施形態のメモリデバイスは、基板と、前記基板の上方で第1の方向に積層された複数の導電層をそれぞれ含み、前記第1の方向と交差し前記基板の表面に対して平行な第2の方向に並んだ第1及び第2のメモリ領域と、前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記第1のメモリ領域内の前記複数の導電層を前記第2のメモリ領域内の前記複数の導電層に接続するブリッジ部と、前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続された複数のテラスを有する引出部と、前記引出部の上方で前記複数のテラスと対応して設けられた複数の配線と、前記複数のテラスと前記複数の配線との間を電気的に接続する複数のコンタクトと、を備え、前記引出部は、それぞれ対応する前記複数のテラスを有する第1のサブ階段、第2のサブ階段、第3のサブ階段及び第4のサブ階段を、含み、前記第1乃至第4のサブ階段は、前記第1のメモリ領域側から前記第2のメモリ領域側に向かう方向に、前記第1のサブ階段、前記第2のサブ階段、前記第3のサブ階段、及び前記第4のサブ階段の順序で並び、前記第1乃至第4のサブ階段は、前記複数の配線側から前記複数のテラス側へ向かう方向に、前記第1のサブ階段、前記第2のサブ階段、前記第4のサブ階段、及び前記第3のサブ階段の順序で並ぶ。
[実施形態]
以下に、実施形態について図面を参照して説明する。図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
以下に、実施形態について図面を参照して説明する。図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
(1)第1の実施形態
図1乃至図24を参照して、第1の実施形態のメモリデバイス及びその製造方法について、説明する。
図1乃至図24を参照して、第1の実施形態のメモリデバイス及びその製造方法について、説明する。
[a]構成
[a-1]メモリデバイス1の構成
図1は、実施形態に係るメモリデバイス1の全体構成の一例を示すブロック図である。メモリデバイス1は、外部のメモリコントローラ2によって制御可能である。メモリデバイス1は、半導体メモリであって、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。メモリデバイス1が、NAND型フラッシュメモリである場合、メモリデバイス1は、NAND型フラッシュメモリに関するインターフェイス規格に基づく各種の制御信号及びデータ転送によって、メモリコントローラ2と通信する。
[a-1]メモリデバイス1の構成
図1は、実施形態に係るメモリデバイス1の全体構成の一例を示すブロック図である。メモリデバイス1は、外部のメモリコントローラ2によって制御可能である。メモリデバイス1は、半導体メモリであって、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。メモリデバイス1が、NAND型フラッシュメモリである場合、メモリデバイス1は、NAND型フラッシュメモリに関するインターフェイス規格に基づく各種の制御信号及びデータ転送によって、メモリコントローラ2と通信する。
図1に示されるように、メモリデバイス1は、例えばメモリセルアレイ10、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、ドライバモジュール14、ロウデコーダモジュール15、及びセンスアンプモジュール16を備えている。
メモリセルアレイ10は、複数のブロックBLK0~BLKn(nは1以上の整数)を含む。ブロックBLKは、データを不揮発に記憶することが可能な複数のメモリセルの集合である。NAND型フラッシュメモリにおいて、ブロックBLKは、例えばデータの消去単位として使用される。メモリセルアレイ10内に、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば1本のビット線と1本のワード線とに関連付けられている。メモリセルアレイ10の詳細な構成は、後述される。
コマンドレジスタ11は、メモリデバイス1がメモリコントローラ2から受けたコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ13に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
アドレスレジスタ12は、メモリデバイス1がメモリコントローラ2から受けたアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBA、ページアドレスPA、及びカラムアドレスCAを含む。例えば、ブロックアドレスBA、ページアドレスPA、及びカラムアドレスCAは、それぞれブロックBLK、ワード線、及びビット線の選択に使用される。
シーケンサ13は、メモリデバイス1全体の動作を制御する。例えば、シーケンサ13は、コマンドレジスタ11に保持されたコマンドCMDに基づいてドライバモジュール14、ロウデコーダモジュール15、及びセンスアンプモジュール16等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール14は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。ドライバモジュール14は、例えばアドレスレジスタ12に保持されたページアドレスPAに基づいて、選択されたワード線に対応する配線に、生成された電圧を印加する。
ロウデコーダモジュール15は、アドレスレジスタ12に保持されたブロックアドレスBAに基づいて、対応するメモリセルアレイ10内の1つのブロックBLKを選択する。そして、ロウデコーダモジュール15は、例えば選択されたワード線に対応する配線に印加された電圧を、選択されたブロックBLK内の選択されたワード線に転送する。
センスアンプモジュール16は、書き込み動作において、メモリコントローラ2から受けた書き込みデータDATに応じて、各ビット線に所望の電圧を印加する。センスアンプモジュール16は、読み出し動作において、ビット線の電圧(又は、ビット線における電流の発生の有無)に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータDATとしてメモリコントローラ2に転送する。
以上で説明されたメモリデバイス1及びメモリコントローラ2は、それらの組み合わせにより1つの装置(又はシステム)を構成してもよい。このような装置として、メモリカード(例えばSDTMカード)、USB(universal serial bus)メモリ、UFS(universal flash storage)デバイス、SSD(solid state drive)等が挙げられる。
[a-2]メモリセルアレイ10の回路構成
図2は、本実施形態のメモリデバイス1が備えるメモリセルアレイ10の回路構成の一例を示す回路図である。図2は、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを示している。図2に示されるように、ブロックBLKは、例えば5つのストリングユニットSU0~SU4を含む。
図2は、本実施形態のメモリデバイス1が備えるメモリセルアレイ10の回路構成の一例を示す回路図である。図2は、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを示している。図2に示されるように、ブロックBLKは、例えば5つのストリングユニットSU0~SU4を含む。
各ストリングユニットSUは、ビット線BL0~BLm-1(mは1以上の整数)にそれぞれ関連付けられた複数のNANDストリングNSを含む。各NANDストリングNSは、例えば、メモリセルトランジスタ(以下では、単にメモリセルともよばれる)MT0~MTn-1、及び選択トランジスタSTD,STSを含む。各メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含む。各メモリセルトランジスタMTは、データを実質的に不揮発に記憶できる。選択トランジスタSTD,STSのそれぞれは、各種の動作時におけるストリングユニットSUの選択に使用される。
各NANDストリングNSにおいて、メモリセルトランジスタMT0~MTn-1は、直列に接続される。選択トランジスタSTDのドレインは、複数のビット線BL0~BLm-1のうち関連付けられた1つのビット線BLに接続される。選択トランジスタSTDのソースは、直列に接続されたメモリセルトランジスタMT0~MT1n-1の一端に接続される。選択トランジスタSTSのドレインは、直列に接続されたメモリセルトランジスタMT0~MTn-1の他端に接続される。選択トランジスタSTSのソースは、ソース線SLに接続される。
メモリセルトランジスタMT0~MTn-1の制御ゲートのそれぞれは、複数のワード線WL0~WLn-1のうち関連付けられた1つのワード線WLに接続される。
複数の選択トランジスタSTSのゲートは、選択ゲート線SGSに接続される。
ストリングユニットSU0内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD0に接続される。ストリングユニットSU1内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD1に接続される。ストリングユニットSU2内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD2に接続される。ストリングユニットSU3内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD3に接続される。ストリングユニットSU4内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD4に接続される。
複数の選択トランジスタSTSのゲートは、選択ゲート線SGSに接続される。
ストリングユニットSU0内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD0に接続される。ストリングユニットSU1内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD1に接続される。ストリングユニットSU2内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD2に接続される。ストリングユニットSU3内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD3に接続される。ストリングユニットSU4内の複数の選択トランジスタSTDのゲートは、選択ゲート線SGD4に接続される。
ビット線BL0~BLm-1のそれぞれに、異なるカラムアドレスが割り当てられる。各ビット線BLは、複数のブロックBLKの間で同一のカラムアドレスが割り当てられたNANDストリングNSによって共有される。選択ゲート線SGD0~SGD4,SGS及びワード線WL0~WLn-1のそれぞれは、ブロックBLK毎に設けられる。ソース線SLは、例えば複数のブロックBLK間で共有される。
1つのストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTの集合は、例えばセルユニットCUと呼ばれる。例えば、1ビットデータをそれぞれ記憶するメモリセルトランジスタMTを含むセルユニットCUの記憶容量が、「1ページ」として定義される。セルユニットCUは、各メモリセルトランジスタMTが記憶するデータのビット数に応じて、2ページ以上の記憶容量を有し得る。
尚、実施形態のメモリデバイス1のメモリセルアレイ10の回路構成は、上述の構成に限定されない。各ブロックBLKが含むストリングユニットSUの数、各NANDストリングNSが含むメモリセルトランジスタMT及び選択トランジスタSTD,STSの数は、メモリセルアレイ10の回路構成に応じて、適宜変更され得る。
[a-3]メモリセルアレイ10の構造
以下に、本実施形態のメモリデバイス1のメモリセルアレイ10の構造の一例について説明する。尚、以下で参照される図面において、X方向はワード線WLの延伸方向に対応し、Y方向はビット線BLの延伸方向に対応し、Z方向はメモリデバイス1の形成に使用される半導体基板20の表面に対して垂直な方向に対応している。平面図において、図の視認性の向上のためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材及び(又は)特性とは必ずしも関連していない。断面図において、図の視認性の向上のために、構成(部材)の図示が適宜省略されている。各図面に示された構成は、適宜簡略化されて示されている
<メモリセルアレイ10の平面レイアウト>
図3は、本実施形態のメモリデバイス1のメモリセルアレイ10の平面レイアウトの一例を示す平面図である。図3は、8つのブロックBLK0~BLK7に対応する領域を表示している。
以下に、本実施形態のメモリデバイス1のメモリセルアレイ10の構造の一例について説明する。尚、以下で参照される図面において、X方向はワード線WLの延伸方向に対応し、Y方向はビット線BLの延伸方向に対応し、Z方向はメモリデバイス1の形成に使用される半導体基板20の表面に対して垂直な方向に対応している。平面図において、図の視認性の向上のためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材及び(又は)特性とは必ずしも関連していない。断面図において、図の視認性の向上のために、構成(部材)の図示が適宜省略されている。各図面に示された構成は、適宜簡略化されて示されている
<メモリセルアレイ10の平面レイアウト>
図3は、本実施形態のメモリデバイス1のメモリセルアレイ10の平面レイアウトの一例を示す平面図である。図3は、8つのブロックBLK0~BLK7に対応する領域を表示している。
図3に示されるように、メモリセルアレイ10の平面レイアウトは、例えば、X方向において、2つのメモリ領域MA1,MA2、及び引出領域HAに分割される。メモリ領域MA1,MA2のそれぞれは、データの記憶に使用される領域である。メモリ領域MA1,MA2のそれぞれは、複数のNANDストリングNSを含む。引出領域HAは、X方向に並ぶメモリ領域MA1,MA2の間に配置される。引出領域HAは、メモリセルアレイ10の積層配線に対するコンタクト等が設けられる領域である。
メモリセルアレイ10は、複数のスリットSLT及び複数のスリットSHEを含む。
複数のスリットSLTのそれぞれは、X方向に沿って延伸して設けられた部分を有する。複数のスリットSLTは、Y方向に並んでいる。複数のスリットSLTのそれぞれは、メモリ領域MA1,MA2及び引出領域HAをX方向に横切っている。各スリットSLTは、例えば、その内部(積層配線内の溝内)に絶縁体及び(又は)板状のコンタクトが埋め込まれた構造を有する。各スリットSLTは、スリットSLTを介して隣り合う複数の配線(例えば、ワード線WL0~WLn-1、選択ゲート線SGD,SGS)を分断している。本例において、複数のスリットSLTによって区切られた領域のそれぞれが、1つのブロックBLKに対応している。以下では、Y方向に並んだ複数のスリットSLTのうち、奇数番目に配置されたスリットSLTは、“SLTo”と呼ばれ、偶数番目に配置されたスリットSLTは“SLTe”と呼ばれる。
複数のスリットSLTのそれぞれは、X方向に沿って延伸して設けられた部分を有する。複数のスリットSLTは、Y方向に並んでいる。複数のスリットSLTのそれぞれは、メモリ領域MA1,MA2及び引出領域HAをX方向に横切っている。各スリットSLTは、例えば、その内部(積層配線内の溝内)に絶縁体及び(又は)板状のコンタクトが埋め込まれた構造を有する。各スリットSLTは、スリットSLTを介して隣り合う複数の配線(例えば、ワード線WL0~WLn-1、選択ゲート線SGD,SGS)を分断している。本例において、複数のスリットSLTによって区切られた領域のそれぞれが、1つのブロックBLKに対応している。以下では、Y方向に並んだ複数のスリットSLTのうち、奇数番目に配置されたスリットSLTは、“SLTo”と呼ばれ、偶数番目に配置されたスリットSLTは“SLTe”と呼ばれる。
複数のスリットSHEは、各メモリ領域MA1,MA2内に配置される。メモリ領域MA1に対応する複数のスリットSHEのそれぞれは、メモリ領域MA1を横切って設けられている。メモリ領域MA1において、複数のスリットSHEは、Y方向に並んでいる。メモリ領域MA2に対応する複数のスリットSHEのそれぞれは、メモリ領域MA2を横切って設けられている。メモリ領域MA2において、複数のスリットSHEは、Y方向に並んでいる。本例では、4つのスリットSHEが、隣り合うスリットSLTの間のそれぞれに配置されている。スリットSHEは、その内部(積層配線内の溝内)に絶縁体が埋め込まれた構造を有する。スリットSHEは、そのスリットSHEを介して隣り合う配線を分断している。スリットSHEは、少なくとも選択ゲート線SGDを分断していればよい。本例では、スリットSLT及びスリットSHE(又は2つのスリットSHE)によって区切られた領域のそれぞれが、1つのストリングユニットSUに対応している。
引出領域HAは、複数の引出部HP及び複数のブリッジ部BRGを含む。
引出部HPは、複数のワード線WL等を含む積層配線に対する複数のコンタクト(以下では、コンタクト部ともよばれる)を含む。引出部HPは、後述の複数のサブ階段(及び複数のスタジアム状階段部)を含む構造体(以下では、階段構造とよばれる)である。引出部HPは、2つのブロックBLK毎に配置される。言い換えると、引出部HPは、隣り合うスリットSLToの間に配置される。各引出部HPは、1つのスリットSLTeによって分断されている。以下では、Y方向に並んだ複数の引出部HPのうち、奇数番目に配置された引出部HPは“HPo”と呼ばれ、偶数番目に配置された引出部HPは“HPe”と呼ばれる。
ブリッジ部BRGは、メモリセルアレイ10の積層配線によって、メモリ領域MA1,MA2及び引出部HPを電気的に接続する。ブリッジ部BRGは、2つのメモリ領域MA1,MA2の積層配線に連続する構造体である。ブリッジ部BRGの複数の導電層(以下では、区別化のためブリッジ層ともよばれる)のそれぞれは、第1のメモリ領域MA1及び第2のメモリ領域MA2内の対応する導電層に電気的に接続される。ブリッジ部BRGは、1つのブロック毎に配置されている。各ブリッジ部BRGは、隣り合うスリットSLTo,SLTe間に配置されている。スリットSLTo,SLTe間において、ブリッジ部BRGは、引出部HPとY方向に隣り合う。例えば、ブリッジ部BRGは、スリットSLToと引出部HPとの間に設けられている。スリットSLToを挟んでY方向に隣り合うブリッジ部BRGは、スリットSLToによって分離及び絶縁されている。
このように、メモリセルアレイ10の積層配線内の導電層(及び絶縁層)は、メモリ領域MA1,MA2からブリッジ部BRGに延伸し、さらにブリッジ部BRGから引出部HPに延伸する。X方向に並ぶ2つのメモリ領域MA1,MA2は、X方向に延伸するブリッジ部BRGを介して、電気的に接続されている。この時、引出部HPにおけるメモリ領域MAに連続する部分の各導電層は、ブリッジ部BRGを介さずに、メモリ領域MAの各導電層に直接接続される領域があってもよい。
尚、引出領域HAは、コンタクト領域(図示せず)をさらに含んでもよい。複数のコンタクト領域は、例えばブロックBLK毎に配置される。コンタクト領域は、複数のコンタクト(図示せず)を含む。引出部HPの複数のコンタクトは、コンタクト領域内のコンタクトに接続される。コンタクト領域内のコンタクトは、引出部HPのコンタクト及びメモリセルアレイ10の上方の配線を、メモリセルアレイ10の下方の配線に接続する。コンタクト領域は、X方向において引出部HPとメモリ領域MAとの間に設けられてもよいし、引出部HP内においてスリットSLTeに沿って設けられてもよい。
メモリセルアレイ10内において、図3に示されたレイアウトが、Y方向に繰り返し配置される。尚、本実施形態のメモリデバイス1のメモリセルアレイ10は、図3の構造とは異なる別の平面レイアウトを有していてもよい。隣り合うスリットSLTの間に配置されるスリットSHEの本数は、任意の本数に設計され得る。隣り合うスリットSLTの間に形成されるストリングユニットSUの数は、隣り合うスリットSLTの間に配置されたスリットSHEの本数に基づいて変更され得る。
<メモリセルアレイ10のメモリ領域MAの構造>
(メモリセルアレイ10のメモリ領域MAにおける平面レイアウト)
図4は、本実施形態のメモリデバイス1のメモリセルアレイ10のメモリ領域MAにおける平面レイアウトの一例を示す平面図である。図4は、1つのブロックBLKを表示している。図4に示されるように、メモリ領域MAにおいてメモリセルアレイ10は、複数のメモリピラーMP、複数のコンタクトCV、及び複数のビット線BLを含む。各スリットSLTは、コンタクトLI及びスペーサSPを含む。
(メモリセルアレイ10のメモリ領域MAにおける平面レイアウト)
図4は、本実施形態のメモリデバイス1のメモリセルアレイ10のメモリ領域MAにおける平面レイアウトの一例を示す平面図である。図4は、1つのブロックBLKを表示している。図4に示されるように、メモリ領域MAにおいてメモリセルアレイ10は、複数のメモリピラーMP、複数のコンタクトCV、及び複数のビット線BLを含む。各スリットSLTは、コンタクトLI及びスペーサSPを含む。
メモリピラーMPの各々は、例えば1つのNANDストリングNSとして機能する。複数のメモリピラーMPは、隣り合う2つのスリットSLTの間の領域において、例えば24列の千鳥状に配置される。所定の間隔(ピッチ)において、スリットSHEが、メモリピラーMPと重なっている。スリットSHEと重なるメモリピラーMPは、異なる2つの選択ゲート線SGDに接する。
複数のビット線BLは、X方向に並んでいる。複数のビット線BLのそれぞれは、Y方向に延伸して設けられた部分を有する。各ビット線BLは、ストリングユニットSU毎に、Z方向において少なくとも1つのメモリピラーMPと重なるように配置される。本例において、2つのビット線BLが、1つのメモリピラーMPと重なるように配置される。メモリピラーMPと重なっている2つのビット線BLのうち一方のビット線BLは、当該メモリピラーMPに、コンタクトCVを介して電気的に接続される。
例えば、スリットSHEと接触しているメモリピラーMPとビット線BLとの間のコンタクトCVは、省略される。それゆえ、スリットSHEと接触しているメモリピラーMPは、ビット線BLから電気的に分離される。
隣り合うスリットSLT間におけるメモリピラーMP及びスリットSHE等の構成要素の数及び配置は、図4を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーMPと重なるビット線BLの数は、任意の数に設計され得る。
コンタクトLIは、X方向に延伸して設けられた部分を有する導電体である。スペーサSPは、コンタクトLIの側面に設けられた絶縁体である。コンタクトLIは、スペーサSPによって挟まれている。コンタクトLIは、当該コンタクトLIとY方向に隣り合う導電体(例えば、ワード線WL0~WLn-1及び選択ゲート線SGD,SGS)から、スペーサSPによって分離及び絶縁される。
(メモリセルアレイ10のメモリ領域MAにおける断面構造)
図5は、本実施形態のメモリデバイス1のメモリセルアレイ10のメモリ領域MAにおける断面構造の一例を示す、図4のV-V線に沿った断面図である。図5に示されるように、メモリセルアレイ10は、半導体基板(以下では、単に基板ともよばれる)20、導電層21,22,25、及び絶縁層32a,32,34,38をさらに含む。メモリセルアレイ10は、複数の導電層22(22a,22b,22c)がZ方向に積層された構造(積層配線300)を有する。
図5は、本実施形態のメモリデバイス1のメモリセルアレイ10のメモリ領域MAにおける断面構造の一例を示す、図4のV-V線に沿った断面図である。図5に示されるように、メモリセルアレイ10は、半導体基板(以下では、単に基板ともよばれる)20、導電層21,22,25、及び絶縁層32a,32,34,38をさらに含む。メモリセルアレイ10は、複数の導電層22(22a,22b,22c)がZ方向に積層された構造(積層配線300)を有する。
半導体基板20の上面上に、絶縁層38が設けられる。絶縁層38は、例えばロウデコーダモジュール15及び(又は)センスアンプモジュール16等に対応する回路(図示せず)を、半導体基板20上において覆っている。
絶縁層38の上面上に、導電層21が設けられる。導電層21は、例えばXY平面に沿って広がった板状の層である。導電層21は、ソース線SLとして使用される。導電層21は、例えばリンがドープされたシリコンを含む。
導電層21の上面上に、絶縁層32aが設けられる。絶縁層32aの上面上に、導電層22aが設けられる。導電層22aは、例えばX-Y平面に沿って広がった板状の層である。導電層22aは、選択ゲート線SGSとして使用される。導電層22aは、例えばタングステンを含む。
導電層22aの上面上に、絶縁層32及び導電層22bがZ方向において交互に積層される。導電層22bは、例えばX-Y平面に沿って広がった板状の層である。積層された複数の導電層22bは、半導体基板20側から順に、それぞれワード線WL0~WLn-1として使用される。導電層22bは、例えばタングステンを含む。
最上層の導電層22bの上方に、絶縁層32を介して、導電層22cが設けられる。導電層22cは、例えばXY平面に沿って広がった板状の層である。導電層22cは、選択ゲート線SGDとして使用される。導電層22cは、例えばタングステンを含む。
導電層22cの上面上に、絶縁層34が設けられる。絶縁層34は、複数の絶縁層により構成されていてもよい。絶縁層34の上面上に、導電層25が設けられる。導電層25は、例えばY方向に延伸したライン状の層である。導電層25は、ビット線BLとして使用される。図示せぬ領域において、複数の導電層25が、X方向に沿って配列している。導電層25は、例えば銅を含む。
メモリピラーMPの各々は、Z方向に沿って延伸して積層配線300内に設けられ、絶縁層32、及び導電層22を貫通している。メモリピラーMPの底部は、導電層21に接している。メモリピラーMPと導電層22aとが交差した部分が、選択トランジスタSTSとして機能する。メモリピラーMPと1つの導電層22bとが交差した部分が、1つのメモリセルトランジスタMTとして機能する。メモリピラーMPと導電層22cとが交差した部分が、選択トランジスタSTDとして機能する。
メモリピラーMPの各々は、例えばコア部材40、半導体層41、積層膜42を含む。コア部材40は、Z方向に沿って延伸して設けられる。例えば、コア部材40の上端は、導電層22cよりも上層に含まれ、コア部材40の下端は、導電層21に達している。半導体層41は、コア部材40の周囲を覆っている。メモリピラーMPの下部において、半導体層41の一部が、導電層21に接触している。積層膜42は、半導体層41と導電層21とが接触した部分を除いて、半導体層41の側面及び底面を覆っている。コア部材40は、例えば酸化シリコン等の絶縁体を含む。半導体層41は、例えばシリコンを含む。
メモリピラーMP内の半導体層41の上面上に、柱状のコンタクトCVが設けられる。図示された領域には、6つのメモリピラーMPのうち、2つのメモリピラーMPにそれぞれ対応する2つのコンタクトCVが表示されている。メモリ領域MAにおいて、スリットSHEと重ならない且つコンタクトCVが接続されていないメモリピラーMPに、図示されない領域(例えば、紙面の奥行き方向又は手前方向の領域)においてコンタクトCVが接続される。
コンタクトCVの上面に、1つの導電層25(すなわち1つのビット線BL)が、接触している。1つの導電層25に、スリットSLT及びSHEによって区切られた空間のそれぞれにおいて、1つのコンタクトCVが接続される。つまり、導電層25の各々に、隣り合うスリットSLT及びSHEの間に設けられたメモリピラーMPと、隣り合う2つのスリットSHEの間に設けられたメモリピラーMPとが電気的に接続される。
スリットSLTは、例えばX-Z平面に沿って設けられた部分を有し、導電層22を分断している。スリットSLT内のコンタクトLIは、スリットSLTに沿って設けられている。コンタクトLIの上端の一部は、絶縁層34と接触している。コンタクトLIの下端は、導電層21と接触している。コンタクトLIは、例えばソース線SLの一部として使用される。スペーサSPは、コンタクトLIと導電層22a,22b,22cとの間に少なくとも設けられる。コンタクトLIと、導電層22a,22b,22cとの間は、スペーサSPによって分離及び絶縁されている。
スリットSHEは、例えばX-Z平面に沿って設けられた部分を有し、少なくとも導電層22cを分断している。スリットSHEの上端は、絶縁層34と接触している。スリットSHEの下端は、最上層の導電層22bと導電層22cとの間の絶縁層32と接触している。スリットSHEは、例えば酸化シリコン等の絶縁体を含む。スリットSHEの上端とスリットSLTの上端とは、揃っていてもよいし、揃っていなくてもよい。スリットSHEの上端とメモリピラーMPの上端とは、揃っていてもよいし、揃っていなくてもよい。
図6は、本実施形態のメモリデバイス1におけるメモリピラーMPの断面構造の一例を示す、図5のVI-VI線に沿った断面図である。図6は、半導体基板20の表面に平行且つ導電層22を含む層におけるメモリピラーMPの断面構造を表示している。
図6に示されるように、積層膜42は、例えば、トンネル絶縁膜43、チャージトラップ膜44、及びブロック絶縁膜45を含む。
図6に示されるように、積層膜42は、例えば、トンネル絶縁膜43、チャージトラップ膜44、及びブロック絶縁膜45を含む。
導電層22を含む断面において、コア部材40は、メモリピラーMPの中央部に設けられる。半導体層41は、コア部材40の側面を囲っている。トンネル絶縁膜43は、半導体層41の側面を囲っている。チャージトラップ膜44は、トンネル絶縁膜43の側面を囲っている。ブロック絶縁膜45は、チャージトラップ膜44の側面を囲っている。導電層22は、ブロック絶縁膜45の側面を囲っている。トンネル絶縁膜43は、例えば、酸化シリコンを含む。チャージトラップ膜44は、例えば、窒化シリコンを含む。ブロック絶縁膜45は、例えば、酸化シリコン又は酸化アルミニウムを含む。
上述の各メモリピラーMPにおいて、半導体層41が、メモリセルトランジスタMT0~MTn-1及び選択トランジスタSTD,STSのチャネル領域(電流経路)として使用される。チャージトラップ膜44が、メモリセルトランジスタMTの電荷蓄積層として使用される。メモリデバイス1は、メモリセルトランジスタMT0~MTn-1及び選択トランジスタSTD,STSをオンさせることによって、ビット線BLとコンタクトLI(ソース線SL)との間でメモリピラーMPを介した電流を流すことができる。
<メモリセルアレイ10の引出部HPの構造>
図7乃至図12を参照して、本実施形態のメモリデバイス1の引出部HPの構造について、説明する。
図7乃至図12を参照して、本実施形態のメモリデバイス1の引出部HPの構造について、説明する。
図7は、本実施形態のメモリデバイス1におけるメモリセルアレイ10の引出部HPの平面レイアウトの一例を示す平面図である。図8は、本実施形態のメモリデバイス1におけるメモリセルアレイ10の引出部HPの断面構造の一例を示す断面図である。尚、図8において、図示の明瞭化のため、引出部HP内の構成要素の一部は、省略又は簡略化して、示されている。
図7及び図8に示されるように、各引出部HPは、複数の階段状の部分(以下では、サブ階段とよばれる)311,312を含む。複数のサブ階段311,312は、Z方向から見て、X方向に沿って交互に並ぶように、各引出部HP内に設けられている。複数のサブ階段311,312は、Y方向から見て、Z方向において互いに異なる位置(高さ、階層領域)に設けられている。例えば、引出部HPにおいて、複数のサブ階段311,312は、複数のサブ階段311,312の配列がメモリ領域MAの端部側から引出部HPの中央部に向かって徐々に降下するように、レイアウトされている。
各サブ階段311,312は、複数の導電層22及び複数の絶縁層32を含む。導電層22及び絶縁層32のそれぞれは、ブリッジ部BRGを介して、又は、メモリ領域MAから直接に、メモリ領域MAの積層配線300から延伸する層である。各サブ階段311,312は、k個の導電層22を含む。各サブ階段311,312において、1つの導電層22と1つの絶縁層32とは、1つの段80を形成する。各サブ階段311,312は、Z方向に並ぶ複数(例えば、k個)の段80を含む。尚、“k”は、2のべき乗で示される値(例えば、2、4、8、及び16、・・・)であることが望ましい。
各サブ階段311,312において、複数の導電層22のそれぞれは、Z方向における上方の層(導電層22及び絶縁層32)と重ならない複数の部分(以下では、テラス又はテラス部とよばれる)700を有する。各サブ階段311,312において、複数(例えば、k個)のテラス700のそれぞれは、サブ階段311,312が含む複数の段80のそれぞれに設けられている。テラス700の形成によって、サブ階段311,312の複数の段80間に、段差が形成される。以下において、各サブ階段311,312におけるテラス700が形成されている側(段差を有する側)は、段差形成面(又は、階段形成面、段差配列領域、テラス配列領域)とよばれる。また、半導体基板20の表面に対して平行な方向において段差形成面に対して反対側の各サブ階段311,312の面は、背面とよばれる。
サブ階段311のそれぞれは、第1のメモリ領域MA1から第2のメモリ領域MA2に向かう方向に降段した構造を有している。言い換えると、サブ階段311のそれぞれは、第2のメモリ領域MA2から第1のメモリ領域MA1に向かう方向に昇段した構造を有している。サブ階段311において、複数のテラス700は、第2のメモリ領域MA2に面する側に設けられている。
サブ階段312のそれぞれは、第1のメモリ領域MA1から第2のメモリ領域MA2に向かう方向に昇段した構造を有している。言い換えると、サブ階段312のそれぞれは、第2のメモリ領域MA2から第1のメモリ領域MA1に向かう方向に降段した構造を有している。サブ階段312において、複数のテラス700は、第1のメモリ領域MA1に面する側に設けられている。
以下において、区別化のために、サブ階段311は、下りサブ階段311と便宜的によばれ、サブ階段312は、上りサブ階段312と便宜的によばれる場合もある。
本実施形態において、1つのサブ階段311及び1つのサブ階段312は、1つのスタジアム状階段部SS(SS1,SS2,SS3,・・・,SS7,SS8)を、形成する。複数のスタジアム状階段部(以下では、単に階段部ともよばれる、又は、メイン階段及びスタジアム状構造ともよばれる)SSは、各引出部HP内において、X方向に並ぶ。複数のスタジアム状階段部SS内において、複数のサブ階段311,312は、Z方向から見てサブ階段311の段差形成面がサブ階段312の段差形成面と向き合うように、設けられている。
引出部HPは、複数の中間部IP(IP1,IP2,IP3,IP4)を含む。各中間部IPは、X方向に隣り合うサブ階段311,312間の領域に設けられている。以下において、中間部IPは、境界部(又は、傾斜部、崖部、境界領域)ともよばれる。
複数の中間部IPのそれぞれは、1つの導電層22及び1つの絶縁層32からなる組の複数分(複数の段80)の側面によって形成される。各中間部IPは、メモリ領域MA1からメモリ領域MA2に向かって又はメモリ領域MA2からメモリ領域MA1に向かって傾斜する面(以下では、傾斜面とよばれる)を有する。
中間部IPは、メモリデバイス1の製造工程における引出部HPに対するエッチング工程によって生じる。複数の中間部IP1は、同じ製造工程によって一括で加工されたことを示している。複数の中間部IP2は、同じ製造工程によって一括で加工されたことを示している。また、複数の中間部IP3は、同じ製造工程によって一括で加工されたことを示している。
各中間部IP1は、各スタジアム状階段部SS内において、サブ階段311とサブ階段312との間に設けられている。各中間部IP2は、スタジアム状階段部SS間に設けられている。各中間部IP3は、複数のスタジアム状階段部SSをそれぞれ含む2つの階段群GPの間に設けられている。中間部IP4は、引出部HPにおける第1の領域R1と第2の領域R2との間に設けられている。
例えば、図8の引出部HPにおいて、第1の領域R1内の複数のサブ階段311,312の複数の導電層22は、メモリセルアレイ10の複数の導電層22のうち上半分の導電層22(ワード線WLi~WLn-1及び選択ゲート線SGD)に対応する。第2の領域R2内の複数のサブ階段311,312の複数の導電層22は、メモリセルアレイ10の複数の導電層22のうち下半分の導電層22(選択ゲート線SGS及びワード線WL0~WLi-1)に対応する。
引出部HPは、複数のコンタクト(コンタクト部)CCを含む。
複数のコンタクトCCのそれぞれは、各サブ階段311,312の複数のテラス700のうち対応する1つのテラス700の上面上に設けられている。各コンタクトCCは、テラス700及びブリッジ部BLGのブリッジ層(導電層22)を介して、メモリ領域MA1,MA2内の複数の導電層22のうち対応する1つに、電気的に接続される。
複数のコンタクトCCのそれぞれは、各サブ階段311,312の複数のテラス700のうち対応する1つのテラス700の上面上に設けられている。各コンタクトCCは、テラス700及びブリッジ部BLGのブリッジ層(導電層22)を介して、メモリ領域MA1,MA2内の複数の導電層22のうち対応する1つに、電気的に接続される。
複数の配線(例えば、金属を含む導電層)26が、Z方向における引出領域HAの上方に設けられている。複数の配線26のそれぞれは、複数のコンタクトCCのうち対応する1つに電気的に接続される。これによって、各配線26は、コンタクトCC及びテラス700を介して、対応する導電層22(ワード線WL又は選択ゲート線SGS,SGD)に電気的に接続される。複数の配線26のそれぞれは、例えばコンタクト領域(図示せず)内に設けられた別のコンタクト(図示せず)を介して、ロウデコーダモジュール15のような他の回路と電気的に接続される。
尚、引出部HPの構造及びその製造工程に応じて、引出部HP内の或るレイヤ(Z方向における位置の或る導電層22)において、テラス700が、2つ以上のサブ階段311,312の各々に設けられる場合がある。この場合において、コンタクトCCと直接接触しないテラスが、生じる。
本実施形態のメモリデバイス1は、引出部HP内のサブ階段311,312(又は中間部IP)上において、Z方向に延伸する梁状構造を含まない。梁状構造は、メモリデバイス1の構成素子として機能しない余剰部材(ダミーパターン)である。梁状構造は、Z方向に積層された1以上の導電層(又は絶縁層)及び1以上の絶縁層を含む構造体である。例えば、この梁状構造は、製造工程中におけるメモリデバイス1の構成部材とマスク層との位置合わせにおける寸法マージンの確保のために生じる。
尚、引出部HP内に設けられるサブ階段311,312の数は、積層配線300内の導電層22の数、及び、各サブ階段311,312に割り当てられる導電層22の数に応じて、適宜設計される。例えば、導電層22の数が、図8の例の半分の数であれば、領域R1内に設けられたスタジアム状階段部SSの数及びサブ階段311,312の数によって、引出部HPが、形成され得る。この場合において、領域R1内のスタジアム状階段部SS1,SS2の複数のサブ階段311,312(テラス700)が、積層配線300の上半分の導電層22に関連付けられ、領域R1内のスタジアム状階段部SS3,SS4の複数のサブ階段311,312が、積層配線300の下半分の導電層22に関連付けられる。
(サブ階段311,312の構造例)
図9を参照して、本実施形態のメモリデバイス1の引出部HPのサブ階段311,312について、より具体的に説明する。図9は、図8の引出部HPの領域R1内に設けられた複数のスタジアム状階段部SS及び複数のサブ階段311,312の構造を模式的に示す断面図である。
図9を参照して、本実施形態のメモリデバイス1の引出部HPのサブ階段311,312について、より具体的に説明する。図9は、図8の引出部HPの領域R1内に設けられた複数のスタジアム状階段部SS及び複数のサブ階段311,312の構造を模式的に示す断面図である。
図9に示されるように、各サブ階段311,312は、スタジアム状階段部SS内に設けられている。各スタジアム状階段部SSにおいて、2つのサブ階段311,312の段差形成面は、スタジアム状階段部SSの中央側を向く。各スタジアム状階段部SSの2つのサブ階段311,312において、一方のサブ階段のZ方向における位置は、他方のサブ階段のZ方向における位置より上方に設けられている。
上述のように、各サブ階段311,312は、各段80の導電層22に設けられたテラス700を含む。これによって、段差799が、Z方向に並ぶ段80の間に形成される。
上述のように、各サブ階段311,312は、各段80の導電層22に設けられたテラス700を含む。これによって、段差799が、Z方向に並ぶ段80の間に形成される。
各スタジアム状階段部SS内において、中間部IP1が、2つのサブ階段311,312間に設けられている。中間部IP1は、スタジアム状階段部SSにおける2つのサブ階段311,312の境界部となる。
図9の各スタジアム状階段部SS1,SS2,SS3,SS4は、より具体的には、以下の構成を有する。
第1のスタジアム状階段部SS1は、サブ階段(下りサブ階段)311-1、サブ階段(上りサブ階段)312-1及び中間部IP1-1を含む。サブ階段311-1はメモリ領域MA1側に設けられ、サブ階段312-1はメモリ領域MA2側に設けられている。サブ階段311-1のZ方向における位置H1は、サブ階段312-1のZ方向における位置H2より高い。ここで、各サブ階段311,312の頂部のZ方向における位置が、各サブ階段311,312のZ方向における位置を比較するための基準に用いられる。尚、サブ階段311,312のような、引出部HP内の部材のZ方向における位置は、半導体基板20の表面からの位置とする。
中間部IP1-1は、Z方向から見て、X方向においてサブ階段311-1とサブ階段312-1との間に設けられている。中間部IP1-1は、Y方向から見て、下方のサブ階段312-1の段差形成面に対向する。中間部IP1-1は、Y方向から見て、Z方向において上方のサブ階段311-1の最下段(底部)と下方のサブ階段312-2の最下段との間に設けられている。中間部IP1-1の傾斜面は、上方のサブ階段311-1の最下段から下方のサブ階段312-1の最下段へ、延伸する。尚、中間部IP1の傾斜面は、半導体基板20の表面に対して実質的に垂直な面となる場合もある。
中間部IP1は、Z方向における寸法D1を有する(図12参照)。
中間部IP1は、Z方向における寸法D1を有する(図12参照)。
第2のスタジアム状階段部SS2は、Z方向から見て、X方向において中間部IP2-1を介してスタジアム状階段部SS1に隣り合う。Z方向におけるスタジアム状階段部SS2の位置は、Z方向におけるスタジアム状階段部SS1の位置より低い。
スタジアム状階段部SS2は、サブ階段311-2、サブ階段312-2及び中間部IP1-2を含む。サブ階段311-2はメモリ領域MA1側に設けられ、サブ階段312-2はメモリ領域MA2側に設けられている。サブ階段311-2は、Z方向から見て、中間部IP2-1を挟んで、サブ階段312-1とX方向において並ぶ。サブ階段311-2は、X方向においてサブ階段312-1とサブ階段312-2との間に配置されている。サブ階段311-2のZ方向における位置H3は、サブ階段312-2のZ方向における位置H4より低い。
X方向に隣り合う2つのスタジアム状階段部SS1,SS2に関して、各スタジアム状階段部SSにおけるサブ階段311のZ方向における位置とサブ階段312のZ方向における位置との関係が、互いに異なる。
X方向に隣り合う2つのスタジアム状階段部SS1,SS2に関して、各スタジアム状階段部SSにおけるサブ階段311のZ方向における位置とサブ階段312のZ方向における位置との関係が、互いに異なる。
中間部IP1-2は、X方向においてサブ階段311-2とサブ階段312-2との間に設けられている。中間部IP1-2は、Z方向においてサブ階段312-2の下方に設けられている。中間部IP1-2は、サブ階段311-2の段差形成面に対向する。中間部IP1-2の傾斜面は、サブ階段312-2の最下段からサブ階段311-2の最下段へ、延伸する。中間部IP1-2は、Z方向における寸法D1を有する。
中間部IP2-1は、第1のスタジアム状階段部SS1と第2のスタジアム状階段部SS2との間の領域(境界領域)に配置されている。中間部IP2-1は、サブ階段312-1の最上段(頂部)とサブ階段311-2の最上段との間に設けられている。中間部IP2-1の傾斜面は、上方のサブ階段312-1の最上段から下方のサブ階段311-2の最上段へ延伸する。中間部IP2-1は、Z方向における寸法D2を有する(図12参照)。例えば、中間部IP2-1の寸法D2は、中間部IP1の寸法D1より大きい。
第3のスタジアム状階段部SS3は、Z方向から見て、中間部IP3を介して第2のスタジアム状階段部SS2とX方向において隣り合う。スタジアム状階段部SS3のZ方向における位置は、スタジアム状階段部SS2のZ方向における位置より低い。
スタジアム状階段部SS3は、サブ階段311-3、サブ階段312-3及び中間部IP1-3を含む。スタジアム状階段部SS3において、サブ階段311-3,312-3の構成は、スタジアム状階段部SS1のサブ階段311-1,312-1の構成と類似する。
X方向に関するサブ階段311-3,312-3の配列において、サブ階段311-3はメモリ領域MA1側に設けられ、サブ階段312-3はメモリ領域MA2側に設けられている。サブ階段311-3のZ方向における位置H5は、サブ階段312-3のZ方向における位置H6より高い。サブ階段311-3,312-3のZ方向における位置H5,H6は、上述のサブ階段311-2のZ方向における位置H3より低い。
X方向に関するサブ階段311-3,312-3の配列において、サブ階段311-3はメモリ領域MA1側に設けられ、サブ階段312-3はメモリ領域MA2側に設けられている。サブ階段311-3のZ方向における位置H5は、サブ階段312-3のZ方向における位置H6より高い。サブ階段311-3,312-3のZ方向における位置H5,H6は、上述のサブ階段311-2のZ方向における位置H3より低い。
スタジアム状階段部SS3内において、中間部IP1-3は、サブ階段311-3とサブ階段312-3との間に設けられている。中間部IP1-3は、Z方向においてサブ階段311-3の下方に設けられている。中間部IP1-3の傾斜面は、X方向においてサブ階段312-3の段差形成面に対向する。中間部IP1-3は、Z方向における寸法D1を有する。
中間部IP3は、第2のスタジアム状階段部SS2と第3のスタジアム状階段部SS3との間の領域(境界領域)に配置されている。中間部IP3は、サブ階段312-2の最上段とサブ階段311-3の最上段との間に設けられている。中間部IP3の傾斜面は、サブ階段312-2の頂部からサブ階段311-3の頂部へ延伸する。中間部IP3は、Z方向における寸法D3を有する(図12参照)。例えば、中間部IP3の寸法D3は、中間部IP2の寸法D2より大きい。
第4のスタジアム状階段部SS4は、中間部IP2-2を挟んでX方向において第3のスタジアム状階段部SS3と隣り合う。上述のスタジアム状階段部SS3は、X方向においてスタジアム状階段部SS2とスタジアム状階段部SS4との間に配置される。スタジアム状階段部SS4のZ方向における位置は、スタジアム状階段部SS3のZ方向における位置より高い。
スタジアム状階段部SS4は、サブ階段311-4、サブ階段312-4及び中間部IP1-4を含む。スタジアム状階段部SS4において、サブ階段311-4,312-4の構成は、スタジアム状階段部SS2のサブ階段311-2,312-2の構成と類似する。
X方向に関するサブ階段311-4,312-4の配列において、サブ階段311-4はメモリ領域MA1側に設けられ、サブ階段312-4はメモリ領域MA2側に設けられている。サブ階段311-4のZ方向における位置H7は、サブ階段312-4のZ方向における位置H8より低い。サブ階段311-4,312-4のZ方向における位置H7,H8は、上述のサブ階段311-2のZ方向における位置H3より低い。サブ階段311-4,312-4のZ方向における位置H7,H8は、上述のサブ階段311-3のZ方向における位置H5より高い。
X方向に関するサブ階段311-4,312-4の配列において、サブ階段311-4はメモリ領域MA1側に設けられ、サブ階段312-4はメモリ領域MA2側に設けられている。サブ階段311-4のZ方向における位置H7は、サブ階段312-4のZ方向における位置H8より低い。サブ階段311-4,312-4のZ方向における位置H7,H8は、上述のサブ階段311-2のZ方向における位置H3より低い。サブ階段311-4,312-4のZ方向における位置H7,H8は、上述のサブ階段311-3のZ方向における位置H5より高い。
スタジアム状階段部SS4内において、中間部IP1-4は、サブ階段311-4とサブ階段312-4との間に設けられている。中間部IP1-4は、Z方向においてサブ階段312-4の下方に設けられている。中間部IP1-4の傾斜面は、X方向においてサブ階段311-4の段差形成面に対向する。中間部IP1-4は、Z方向における寸法D1を有する。
上述のように、各コンタクトCCが、各サブ階段311,312の導電層22のテラス700上にそれぞれ設けられている。各コンタクトCCは、上層の配線26に接続される。
以上のように、各スタジアム状階段部SS内において、サブ階段311とサブ階段312は、X方向及びZ方向(X-Z平面)に関して、斜め方向に隣り合う。
以下において、中間部IP2を介してX方向に隣り合う2つのスタジアム状階段部SSの4つのサブ階段311,312の集合は、階段群GP(GP1,GP2,・・・)とよばれる。階段群GPを形成する4つのサブ階段311,312がスタジアム状階段部SSの単位で説明される場合、中間部IP2を介してX方向に並ぶ2つのスタジアム状階段部SSは、スタジアム群SX(SX1,SX2,・・・)とよばれる。
(階段群GP内の複数のサブ階段311,312のレイアウト)
図10を参照して、本実施形態のメモリデバイス1における、引出部HPの各階段群GP1,GP2の構造(複数のサブ階段311,312のX方向に関する配列パターン及びZ方向における位置)について、より具体的に説明する。
図10を参照して、本実施形態のメモリデバイス1における、引出部HPの各階段群GP1,GP2の構造(複数のサブ階段311,312のX方向に関する配列パターン及びZ方向における位置)について、より具体的に説明する。
図10の(a)は、階段群GP1(スタジアム群SX)における、複数のサブ階段311,312の配置を説明するための模式的な断面図である。図10の(b)は、階段群GP2(スタジアム群SX2)における、複数のサブ階段311,312の配置を説明するための模式的な断面図である。
図10の(a)及び(b)の例において、各階段群GP1,GP2の複数のサブ階段311,312の配列の向きは、第1のメモリ領域MA1から第2のメモリ領域MA2へ向かう方向(紙面に正対して右側から左側への向き)を、本実施形態を説明するための基準の方向とする。この配列方向において、サブ階段(下りサブ階段)311とサブ階段(上りサブ階段)312とが、各階段群GPにおいて交互に配置されている。
上述のように、複数のサブ階段311,312が互いに異なる高さに設けられる場合、複数のサブ階段311,312における複数の段差形成面は、同一の高さ(階層)においてX方向に並ばない。すなわち、複数のテラス700が、X方向において同一直線上(同じ高さ)に存在しない。
上述のように、複数のサブ階段311,312が互いに異なる高さに設けられる場合、複数のサブ階段311,312における複数の段差形成面は、同一の高さ(階層)においてX方向に並ばない。すなわち、複数のテラス700が、X方向において同一直線上(同じ高さ)に存在しない。
図10の(a)に示されるように、階段群GP1に属する4つのサブ階段311-1,312-1,311-2、312-2のうち、サブ階段311-1の頂部のZ方向における位置H1は、各サブ階段312-1,311-2,312-2の頂部のZ方向における位置H2,H3,H4に比較して、最も高い。サブ階段311-2の頂部のZ方向における位置H3は、サブ階段311-1,312-1,312-2の頂部のZ方向における位置H1,H2,H4に比較して、最も低い。
サブ階段312-1の頂部のZ方向における位置H2は、サブ階段311-1の頂部のZ方向における位置H1より低く、サブ階段312-2の頂部のZ方向における位置H4より高い。サブ階段312-2の頂部のZ方向における位置H4は、サブ階段312-1の頂部のZ方向における位置H2より低く、サブ階段311-2の頂部のZ方向における位置H3より高い。
サブ階段312-1の頂部のZ方向における位置H2は、サブ階段311-1の頂部のZ方向における位置H1より低く、サブ階段312-2の頂部のZ方向における位置H4より高い。サブ階段312-2の頂部のZ方向における位置H4は、サブ階段312-1の頂部のZ方向における位置H2より低く、サブ階段311-2の頂部のZ方向における位置H3より高い。
このように、本実施形態において、隣り合う2つのスタジアム状階段部SS1,SS2からなる階段群GP1において、4つのサブ階段311-1,312-1,311-2,312-2は、サブ階段311-1、サブ階段312-1、サブ階段311-2及びサブ階段312-2の順序でX方向において(例えば、第1のメモリ領域MA1から第2のメモリ領域MA2に向かって)配列されている。
その上で、これらの4つのサブ階段311-1,312-1,311-2,312-2は、サブ階段311,312のZ方向における位置の高い方から順に、サブ階段311-1、サブ階段312-1、サブ階段312-2及びサブ階段311-2の順序で、Z方向において配列されている。
その上で、これらの4つのサブ階段311-1,312-1,311-2,312-2は、サブ階段311,312のZ方向における位置の高い方から順に、サブ階段311-1、サブ階段312-1、サブ階段312-2及びサブ階段311-2の順序で、Z方向において配列されている。
図10の(b)に示されるように、階段群GP2に属する4つのサブ階段311-3,312-3,311-4,312-4のうち、サブ階段312-4の頂部のZ方向における位置H8は、各サブ階段311-3,312-3,311-4の頂部のZ方向における位置H5,H6,H7に比較して、最も高い。サブ階段312-3の頂部のZ方向における位置H6は、サブ階段311-3,311-4,312-4の頂部のZ方向における位置H5,H7,H8に比較して、最も低い。
サブ階段311-4の頂部のZ方向における位置H7は、サブ階段312-4の頂部のZ方向における位置H8より低く、サブ階段311-3の頂部のZ方向における位置H5より高い。
サブ階段311-3の頂部のZ方向における位置H5は、サブ階段311-4の頂部のZ方向における位置H7より低く、サブ階段312-3の頂部のZ方向における位置H6より高い。
サブ階段311-4の頂部のZ方向における位置H7は、サブ階段312-4の頂部のZ方向における位置H8より低く、サブ階段311-3の頂部のZ方向における位置H5より高い。
サブ階段311-3の頂部のZ方向における位置H5は、サブ階段311-4の頂部のZ方向における位置H7より低く、サブ階段312-3の頂部のZ方向における位置H6より高い。
このように、本実施形態において、X方向に隣り合う2つのスタジアム状階段部SS3,SS4からなる階段群GP2において、4つのサブ階段311-3,312-3,311-4,312-4は、サブ階段311-3、サブ階段312-3、サブ階段311-4及びサブ階段312-4の順序で、第1のメモリ領域MA1から第2のメモリ領域MA2に向かって、X方向において配列されている。
これらの4つのサブ階段311-3,312-3,311-4,312-4は、サブ階段311,312のZ方向における位置の高い方から順に、サブ階段312-4、サブ階段311-4、サブ階段311-3及びサブ階段312-3の順序で、Z方向において配列されている。
これらの4つのサブ階段311-3,312-3,311-4,312-4は、サブ階段311,312のZ方向における位置の高い方から順に、サブ階段312-4、サブ階段311-4、サブ階段311-3及びサブ階段312-3の順序で、Z方向において配列されている。
階段群GP1の複数のサブ階段311-1,312-1,311-2,312-2のうち、第1のメモリ領域MA1から第2のメモリ領域MA2に向かって数えて3番目のサブ階段311-2が、Z方向において最も低い位置に存在する。
これに対して、階段群GP2の複数のサブ階段311-3,312-3,311-4,312-4のうち、第1のメモリ領域MA1から第2のメモリ領域MA2に向かって数えて2番目のサブ階段312-3が、Z方向において最も低い位置に存在する。
ここで、第2のメモリ領域MA2から第1のメモリ領域MA1へ向かう順序で、複数のサブ階段311-3,312-3,311-4,312-4の高さの順序が数えられた場合、高さH6を有するサブ階段312-3は、第2のメモリ領域MA2側から数えて3番目のサブ階段となる。
また、階段群GP2の複数のサブ階段311-3,312-3,311-4,312-4の段差形成面の向きに関して、複数のサブ階段311-3,312-3,311-4,312-4を第2のメモリ領域MA2側から第1のメモリ領域MA1側へ向かう方向において見た場合、サブ階段311-3,311-4は、下りサブ階段とみなすことができ、サブ階段312-3,312-4は、上りサブ階段とみなすことができる。
ここで、第2のメモリ領域MA2から第1のメモリ領域MA1へ向かう順序で、複数のサブ階段311-3,312-3,311-4,312-4の高さの順序が数えられた場合、高さH6を有するサブ階段312-3は、第2のメモリ領域MA2側から数えて3番目のサブ階段となる。
また、階段群GP2の複数のサブ階段311-3,312-3,311-4,312-4の段差形成面の向きに関して、複数のサブ階段311-3,312-3,311-4,312-4を第2のメモリ領域MA2側から第1のメモリ領域MA1側へ向かう方向において見た場合、サブ階段311-3,311-4は、下りサブ階段とみなすことができ、サブ階段312-3,312-4は、上りサブ階段とみなすことができる。
このように、階段群GP2のサブ階段311-3,312-3,311-4,312-4の構造は、階段群GP1のサブ階段311-1,312-1,311-2,312-2の構造に対して左右反転している。
すなわち、本実施形態において、階段群GP2(スタジアム群SX2)の複数のサブ階段311-3,312-3,311-4,312-4の高さ位置のプロファイルは、中間部IP3を境界(対称軸)として、階段群GP1(スタジアム群SX1)の複数のサブ階段311-1,312-1,311-2,312-2の高さ位置のプロファイルに対して鏡像関係(X方向に関して左右対称な関係)を有する。
すなわち、本実施形態において、階段群GP2(スタジアム群SX2)の複数のサブ階段311-3,312-3,311-4,312-4の高さ位置のプロファイルは、中間部IP3を境界(対称軸)として、階段群GP1(スタジアム群SX1)の複数のサブ階段311-1,312-1,311-2,312-2の高さ位置のプロファイルに対して鏡像関係(X方向に関して左右対称な関係)を有する。
階段群GP1において、第2のスタジアム状階段部SS2のサブ階段311-2,312-2の高さ位置のプロファイルは、中間部IP2-1を境界として、第1のスタジアム状階段部SS1のサブ階段311-1,312-1の高さ位置のプロファイルに対して鏡像関係を有している。これと同様に、階段群GP2において、第4のスタジアム状階段部SS4のサブ階段311-4,312-4の高さ位置のプロファイルは、中間部IP2-2を境界として、第3のスタジアム状階段部SSのサブ階段311-3,312-3の高さ位置のプロファイルに対して鏡像関係を有している。
本実施形態において、鏡像関係を有する2つの構造体の対象軸は、各中間部IPの傾斜面に交差し且つZ方向に沿う軸(以下では、Z軸ともよばれる)とする。
引出部HPにおいて、領域R2内の複数のサブ階段311,312の高さ位置のプロファイルは、中間部IP4に交差するZ軸を対象軸として、領域R1内の複数のサブ階段311,312の高さ位置のプロファイルに対して鏡像関係を有している。但し、領域R2内の複数のサブ階段311,312は、領域R1内の複数のサブ階段311,312よりもZ方向において下方の領域(階層)に設けられている。
(異なる階段群GPに属する複数のサブ階段311,312の構造)
図11を参照して、異なる階段群GPに属する複数のサブ階段311,312の構造(X方向に関する配列パターン及びZ方向における位置)について、説明する。
図11は、本実施形態のメモリデバイス1の引出部における、中間部IP3を介してX方向に並ぶ2つのスタジアム状階段部SS2,SS3を抽出して、複数のサブ階段311,312の構造を説明するための模式的な断面図である。
図11を参照して、異なる階段群GPに属する複数のサブ階段311,312の構造(X方向に関する配列パターン及びZ方向における位置)について、説明する。
図11は、本実施形態のメモリデバイス1の引出部における、中間部IP3を介してX方向に並ぶ2つのスタジアム状階段部SS2,SS3を抽出して、複数のサブ階段311,312の構造を説明するための模式的な断面図である。
図11に示されるように、中間部IP3を介して並ぶ2つのスタジアム状階段部SS2,SS3において、複数のサブ階段311-2,312-2,311-3,312-3は、第1のメモリ領域MA1から第2のメモリ領域MA2に向かう順において、サブ階段311-2、サブ階段312-2、サブ階段311-3及びサブ階段312-3の順序で、配列されている。
上述のように、サブ階段311-2は、Z方向に関して高さH3を有し、サブ階段312-2は、Z方向に関して高さH4を有する。サブ階段311-3は、Z方向に関して高さH5を有し、サブ階段311-4は、Z方向に関して高さH6を有する。
サブ階段311-2のZ方向における位置H3は、サブ階段312-2のZ方向における位置H4より低く、サブ階段311-3のZ方向における位置H5より高い。
サブ階段311-3のZ方向における位置H5は、サブ階段311-2のZ方向における位置H3より低く、サブ階段312-3のZ方向における位置H6より高い。
サブ階段311-3のZ方向における位置H5は、サブ階段311-2のZ方向における位置H3より低く、サブ階段312-3のZ方向における位置H6より高い。
これらの4つのサブ階段311-2,312-2,311-3,312-3のZ方向の位置の順序は、サブ階段311,312の頂部のZ方向における高さの高い方から順に、サブ階段312-2、サブ階段311-2、サブ階段311-3及びサブ階段312-3の順番となる。
このように、スタジアム状階段部SS2,SS3の複数のサブ階段311-2,312-2,311-3,312-3において、サブ階段311-2,312-2,311-3,312-3のZ方向における高さの順序は、サブ階段311-2,312-2,311-3,312-3のX方向における配列順序と異なる。
また、スタジアム状階段部SS2のサブ階段311-2,312-2の高さ位置のプロファイルは、中間部IP3を境界として、スタジアム状階段部SS3のサブ階段311-3,312-3の高さ位置のプロファイルに対して鏡像関係を有する。
(複数のスタジアム状階段部SSの構造)
図8乃至図11に示されるように、領域R1内の4つのスタジアム状階段部SS1,SS2,SS3,SS4は、メモリ領域MA1からメモリ領域MA2に向かう方向において、スタジアム状階段部SS1、スタジアム状階段部SS2、スタジアム状階段部SS3、及びスタジアム状階段部SS4の順序でX方向に沿って並ぶ。
図8乃至図11に示されるように、領域R1内の4つのスタジアム状階段部SS1,SS2,SS3,SS4は、メモリ領域MA1からメモリ領域MA2に向かう方向において、スタジアム状階段部SS1、スタジアム状階段部SS2、スタジアム状階段部SS3、及びスタジアム状階段部SS4の順序でX方向に沿って並ぶ。
スタジアム状階段部SSの単位で、スタジアム状階段部SS1,SS2,SS3,SS4のZ方向における位置(座標)を比較した場合、Z方向における位置が高い方から順に、スタジアム状階段部SS1、スタジアム状階段部SS2、スタジアム状階段部SS4及びスタジアム状階段部SS3の順序となる。
尚、スタジアム状階段部SSのZ方向における位置は、各スタジアム状階段部SSが含む2つのサブ階段311,312のうちZ方向の位置がより高いサブ階段の頂部の位置とする。
尚、スタジアム状階段部SSのZ方向における位置は、各スタジアム状階段部SSが含む2つのサブ階段311,312のうちZ方向の位置がより高いサブ階段の頂部の位置とする。
具体的には、以下のとおりである。
スタジアム状階段部SS1は、Z方向において、スタジアム状階段部SS2,SS3,SS4より上方に設けられている。
スタジアム状階段部SS2は、Z方向において、スタジアム状階段部SS1より下方に設けられ、スタジアム状階段部SS4より上方に設けられている。
スタジアム状階段部SS4は、Z方向において、スタジアム状階段部SS2より下方に設けられ、スタジアム状階段部SS3より上方に設けられている。
スタジアム状階段部SS3は、Z方向において、スタジアム状階段部SS1,SS2,SS4より下方に設けられている。
スタジアム状階段部SS1は、Z方向において、スタジアム状階段部SS2,SS3,SS4より上方に設けられている。
スタジアム状階段部SS2は、Z方向において、スタジアム状階段部SS1より下方に設けられ、スタジアム状階段部SS4より上方に設けられている。
スタジアム状階段部SS4は、Z方向において、スタジアム状階段部SS2より下方に設けられ、スタジアム状階段部SS3より上方に設けられている。
スタジアム状階段部SS3は、Z方向において、スタジアム状階段部SS1,SS2,SS4より下方に設けられている。
尚、領域R1内のスタジアム状階段部SS1,SS2,SS3,SS4と同様に、領域R2内のスタジアム状階段部SS5,SS6,SS7,SS8のZ方向における位置を比較した場合、スタジアム状階段部SS5,SS6,SS7,SS8のZ方向における位置は、Z方向における位置が高い方から順に、スタジアム状階段部SS8、スタジアム状階段部SS7、スタジアム状階段部SS5及びスタジアム状階段部SS6の順序となる。
但し、上述のように、スタジアム状階段部SS5,SS6,SS7,SS8のZ方向における位置は、スタジアム状階段部SS3のZ方向における位置より下方である。例えば、スタジアム状階段部SS5は、Z方向において、領域R1内のスタジアム状階段部SS3より下方に設けられ、スタジアム状階段部SS6より上方に設けられている。スタジアム状階段部SS7,SS8は、Z方向において、領域R1内のスタジアム状階段部SS3より下方に設けられ、スタジアム状階段部SS5より上方に設けられている。
このように、複数のスタジアム状階段部SSの高さ位置のプロファイルは、サブ階段311,312の高さ位置のプロファイルに準じた構成を有する。
(複数の中間部IPの構造)
図12を参照して、本実施形態のメモリデバイス1における、引出部HP内の複数の中間部IPの構造について、説明する。
図12は、本実施形態のメモリデバイス1の引出部における、複数の中間部(境界部、崖部)IPの構造を説明するための模式的な断面図である。
図12を参照して、本実施形態のメモリデバイス1における、引出部HP内の複数の中間部IPの構造について、説明する。
図12は、本実施形態のメモリデバイス1の引出部における、複数の中間部(境界部、崖部)IPの構造を説明するための模式的な断面図である。
上述のように、複数の中間部IP1(IP1-1,IP1-2,IP1-3,IP1-4),IP2(IP2-1,IP2-1),IP3,IP4が、引出部HP内に設けられている。各中間部IPは、複数の導電層22及び複数の絶縁層32を含む。中間部IPは、サブ階段311,312と異なり、テラス700を有さない。したがって、コンタクトCCは、中間部IP上に設けられない。但し、中間部IPの最上段の導電層22に、コンタクトCCが、接触する場合がある。
中間部IP1-1は、スタジアム状階段部SS1内に設けられている。中間部IP1-1は、第2のメモリ領域MA2側を向く傾斜面F1-1を有する。傾斜面F1-1は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かって傾いている。
中間部IP1-2は、スタジアム状階段部SS2内に設けられている。中間部IP1-2は、第1のメモリ領域MA1側を向く傾斜面F1-2を有する。傾斜面F1-2は、第2のメモリ領域MA2側から第1のメモリ領域MA1側に向かって傾いている。
中間部IP1-3は、スタジアム状階段部SS3内に設けられている。中間部IP1-3は、第2のメモリ領域MA2側を向く傾斜面F1-3を有する。傾斜面F1-3は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かって傾いている。
中間部IP1-4は、スタジアム状階段部SS4内に設けられている。中間部IP1-4は、第1のメモリ領域MA1側を向く傾斜面F1-4を有する。傾斜面F1-4は、第2のメモリ領域MA2側から第1のメモリ領域MA1側に向かって傾いている。
中間部IP1-2は、スタジアム状階段部SS2内に設けられている。中間部IP1-2は、第1のメモリ領域MA1側を向く傾斜面F1-2を有する。傾斜面F1-2は、第2のメモリ領域MA2側から第1のメモリ領域MA1側に向かって傾いている。
中間部IP1-3は、スタジアム状階段部SS3内に設けられている。中間部IP1-3は、第2のメモリ領域MA2側を向く傾斜面F1-3を有する。傾斜面F1-3は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かって傾いている。
中間部IP1-4は、スタジアム状階段部SS4内に設けられている。中間部IP1-4は、第1のメモリ領域MA1側を向く傾斜面F1-4を有する。傾斜面F1-4は、第2のメモリ領域MA2側から第1のメモリ領域MA1側に向かって傾いている。
中間部IP2-1は、スタジアム状階段部SS1とスタジアム状階段部SS2との境界領域内に設けられている。中間部IP2-1は、X方向における位置において、中間部IP1-1と中間部IP1-2との間に設けられている。中間部IP2-1は、第2のメモリ領域MA2側を向く傾斜面F2-1を有する。傾斜面F2-1は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かって傾いている。
中間部IP2-2は、スタジアム状階段部SS3とスタジアム状階段部SS4との境界領域内に設けられている。中間部IP2-2は、X方向における位置において、中間部IP1-3と中間部IP1-4との間に設けられている。中間部IP2-2は、第1のメモリ領域MA1側を向く傾斜面F2-2を有する。傾斜面F2-2は、第2のメモリ領域MA2側から第1のメモリ領域MA1側に向かって傾いている。
中間部IP2-2は、スタジアム状階段部SS3とスタジアム状階段部SS4との境界領域内に設けられている。中間部IP2-2は、X方向における位置において、中間部IP1-3と中間部IP1-4との間に設けられている。中間部IP2-2は、第1のメモリ領域MA1側を向く傾斜面F2-2を有する。傾斜面F2-2は、第2のメモリ領域MA2側から第1のメモリ領域MA1側に向かって傾いている。
中間部IP3は、スタジアム状階段部SS2とスタジアム状階段部SS3との境界領域内に設けられている。中間部IP3は、X方向における位置において、中間部IP1-2と中間部IP1-3との間に設けられている。中間部IP3は、第2のメモリ領域MA2側を向く傾斜面F3を有する。傾斜面F3は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かって傾いている。
例えば、或る中間部IP1の傾斜面F1の傾斜角、或る中間部IP2の傾斜面F2の傾斜角、及び或る中間部IP3の傾斜面F3の傾斜角は、略等しい。但し、加工条件に応じて、中間部IP1,IP2,IP3の傾斜角の大きさは、異なってもよい。ここで、中間部IPの傾斜角は、X方向(基板20又はテラス700の上面)と傾斜面とから形成される角である。
尚、各傾斜面F1,F2,F3は、平坦な面に限らず、凹凸を有した面である場合もある。凹凸に起因して、段差が、傾斜面F1,F2,F3に生じ得る。但し、段差に起因して傾斜面F1,F2,F3に発生したテラスの寸法は、サブ階段311,312のテラス700の寸法より十分小さい。
各中間部IPは、以下に述べるZ方向における寸法を有する。
例えば、中間部IPのZ方向における寸法(中間部IPの高さ)は、或る1つの中間部IPの上端(頂部)に接続される或るテラス面からその中間部IPの下端(底部)に接続される他のテラス面までのZ方向における間隔である。尚、中間部IPの上端は、中間部IPの配線26側の端部であり、中間部IPの下端は、中間部IPの基板20側の端部である。
例えば、中間部IPのZ方向における寸法(中間部IPの高さ)は、或る1つの中間部IPの上端(頂部)に接続される或るテラス面からその中間部IPの下端(底部)に接続される他のテラス面までのZ方向における間隔である。尚、中間部IPの上端は、中間部IPの配線26側の端部であり、中間部IPの下端は、中間部IPの基板20側の端部である。
各中間部IP1は、Z方向における寸法D1を有する。寸法D1は、例えば、サブ階段311(又はサブ階段312)のZ方向における寸法D0と略等しい。但し、寸法D1は、寸法D0と異なる場合(例えば、寸法D1が寸法D0より1段分大きい場合)もある。各中間部IP2は、Z方向における寸法D2を有する。寸法D2は、寸法D1より大きい。例えば、寸法D2は、寸法D1の1.5倍から2倍程度である。中間部IP3は、Z方向における寸法D3を有する。寸法D3は、寸法D2より大きく、例えば、寸法D2の1.5倍から2倍程度である。
例えば、Z方向における中間部IPの位置座標に関して、中間部IP1-1の上端のZ方向における位置Haは、中間部IP2-1の上端のZ方向における位置Hb1より上方に設けられている。中間部IP2-1の上端のZ方向における位置Hb1は、サブ階段312-1の最上段(頂部)のテラス700のZ方向における位置H2に等しい。
中間部IP1-2の上端のZ方向における位置Hcは、中間部IP2-1の上端のZ方向における位置Hb1より下方に設けられ、中間部IP2-1の下端のZ方向における位置Hb2より上方に設けられている。中間部IP2-1の下端のZ方向における位置Hb2は、サブ階段311-2の最上段のテラス700のZ方向における位置H3に等しい。
中間部IP1-3の上端のZ方向における位置Hdは、中間部IP2-2の下端のZ方向における位置Hb3より上方に設けられ、中間部IP2-2の上端のZ方向における位置Hb4より下方に設けられている。中間部IP2-2の下端のZ方向における位置Hb3は、サブ階段312-3の最上段のテラス700のZ方向における位置H6に等しい。
中間部IP1-4の上端のZ方向における位置Heは、中間部IP2-2の上端のZ方向における位置Hb4より上方に設けられている。中間部IP2-2の上端のZ方向における位置Hb4は、サブ階段311-4の最上段のテラス700のZ方向における位置H7に等しい。
中間部IP3の上端のZ方向における位置Hfは、中間部IP1-1の上端のZ方向における位置Haより下方に設けられ、中間部IP1-2の上端のZ方向における位置Hcより上方に設けられている。中間部IP3の下端のZ方向における位置Hgは、中間部IP1-4の上端のZ方向における位置Heより下方に設けられ、中間部IP1-3の上端のZ方向における位置Hdより上方に設けられている。
尚、各中間部IP1の上端は、サブ階段311,312のうち対応する1つの最下段のテラス700に連続して接続されている。各中間部IP1の上端の位置は、中間部IP1の上端が接続された最下段のテラス700のZ方向における位置と実質的に同じである。各中間部IP2の上端は、サブ階段311,312のうち対応する1つの最上段のテラス700に連続して接続されている。各中間部IP2の上端の位置は、中間部IP2の上端が接続された最上段のテラス700のZ方向における位置と実質的に同じである。中間部IP3の上端は、サブ階段312の最上段のテラス700に連続して接続されている。中間部IP3の上端の位置は、中間部IP3の上端が接続された最上段のテラス700のZ方向における位置と実質的に同じである。
この結果として、中間部IPの上端のZ方向における位置は、その上端に接続されたテラス700上のコンタクトCCの底部のZ方向における位置と実質的に同じになる。
この結果として、中間部IPの上端のZ方向における位置は、その上端に接続されたテラス700上のコンタクトCCの底部のZ方向における位置と実質的に同じになる。
X方向に並ぶ2つの階段群GP1,GP2において、2つの階段群GP1,GP2に属するサブ階段311,312(及びスタジアム状階段部SS)の高さ位置のプロファイルと同様に、階段群GP1に属する複数の中間部IP1-1,IP1-2,IP2-1の高さ位置のプロファイルは、中間部IP3を境界として、階段群GP2に属する複数の中間部IP1-3,IP1-4,IP2-2の高さ位置のプロファイルに対して鏡像関係を有する。
図8の引出部HPの領域R2内の複数のサブ階段311,312、複数のスタジアム状階段部SS及び複数の中間部IPは、図9乃至12に示された構成が左右反転された構造で、第2のメモリ領域MA2から第1のメモリ領域へ向かって、並んでいる。領域R2内の複数の中間部IPの高さ位置のプロファイルは、中間部IP4を境界部として、図12の複数の中間部IPの高さ位置のプロファイルと鏡像関係を有して、領域R2内に配列されている。
中間部IP4は、X方向においてスタジアム状階段部SS4に隣り合う。
中間部IP4は、第2のメモリ領域を向く傾斜面F4を有する。傾斜面F4は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かって傾いている。中間部IP4の上端のZ方向における位置は、中間部IP1-4の上端の位置Heより高く、中間部IP1-2の上端の位置Hcより低い。例えば、中間部IP4の上端のZ方向における位置は、サブ階段312-4の最上段のテラス700の位置H8に実質的に等しい。中間部IP4は、Z方向における寸法D4を有する。寸法D4は、寸法D3より大きく、例えば、寸法D3の1.5倍から2倍程度である。
中間部IP4は、第2のメモリ領域を向く傾斜面F4を有する。傾斜面F4は、第1のメモリ領域MA1側から第2のメモリ領域MA2側に向かって傾いている。中間部IP4の上端のZ方向における位置は、中間部IP1-4の上端の位置Heより高く、中間部IP1-2の上端の位置Hcより低い。例えば、中間部IP4の上端のZ方向における位置は、サブ階段312-4の最上段のテラス700の位置H8に実質的に等しい。中間部IP4は、Z方向における寸法D4を有する。寸法D4は、寸法D3より大きく、例えば、寸法D3の1.5倍から2倍程度である。
本実施形態のメモリデバイス1における、引出部HP内のサブ階段311,312及びスタジアム状階段部SSは、上述の周期性を有する構造を有するように、後述される製造工程によって、形成される。
これによって、本実施形態のメモリデバイス1において、製造工程における複数段の一括のエッチングによって生じる中間部IP1,IP2,IP3,IP4を境界に隣り合う各構造体(サブ階段、スタジアム状階段部、及び階段群など)は、互いに鏡像関係を有する。
これによって、本実施形態のメモリデバイス1において、製造工程における複数段の一括のエッチングによって生じる中間部IP1,IP2,IP3,IP4を境界に隣り合う各構造体(サブ階段、スタジアム状階段部、及び階段群など)は、互いに鏡像関係を有する。
尚、図7乃至図12において、サブ階段311,312のZ方向における位置(座標)は、サブ階段311,312のZ方向における頂部(最上段)の位置としている。但し、サブ階段311,312のZ方向における位置は、サブ階段311,312の頂部以外の部分で示されてもよい。例えば、サブ階段311,312のZ方向における位置は、サブ階段311,312の底部(最下段)の位置、又は、サブ階段311,312における頂部と底部との間の中央の位置で示されてもよい。図7乃至図12において、サブ階段311,312のX方向における位置は、サブ階段311,312の第1のメモリ領域M1側の端部の位置としている。但し、サブ階段311,312のX方向における位置は、サブ階段311,312の第1のメモリ領域M1側の端部以外の部分で示されてもよい。例えば、サブ階段311,312のX方向における位置は、サブ階段311,312の第2のメモリ領域MA2側の端部の位置、又は、サブ階段のX方向における両方の端部間の中央の位置で示されてもよい。
サブ階段311,312の位置の基準が変更されたとしても、複数のサブ階段311,312のX方向及びZ方向における位置の関係は、図7乃至図12で説明された関係を維持する。
[b]製造方法
図13乃至図24を参照して、本実施形態のメモリデバイス1の製造方法について、説明する。図13、図15、図16、図18、図19、図21、図22、及び図24のそれぞれは、本実施形態のメモリデバイス1の製造方法の一工程を示す断面工程図である。図14、図17、図20、及び図23のそれぞれは、本実施形態のメモリデバイス1の製造方法の一工程における、製造工程中の引出部HPの一部を抽出して示す断面図である。
図13乃至図24を参照して、本実施形態のメモリデバイス1の製造方法について、説明する。図13、図15、図16、図18、図19、図21、図22、及び図24のそれぞれは、本実施形態のメモリデバイス1の製造方法の一工程を示す断面工程図である。図14、図17、図20、及び図23のそれぞれは、本実施形態のメモリデバイス1の製造方法の一工程における、製造工程中の引出部HPの一部を抽出して示す断面図である。
図13に示されるように、ロウデコーダモジュール15等を含む回路(図示せず)が半導体基板20上に形成された後、絶縁層38が、例えばCVD(Chemical Vapor deposition)法によって、半導体基板20上に形成される。半導体基板20上の回路は、絶縁層38に覆われる。導電層21が、例えばCVD法によって、絶縁層38上に形成される。導電層21は、メモリセルアレイ10内のソース線SLに用いられる層である。
絶縁層32aが、例えばCVD法によって、導電層21上に形成される。複数の絶縁層32及び複数の絶縁層39が、例えばCVD法によって、1層ずつ交互に絶縁層32a上に形成される。
これによって、複数の段80Xを含む積層体300Xが、メモリ領域MA及び引出領域HAにおいて、Z方向における半導体基板20の上方に形成される。各段80Xは、1つ絶縁層39及び1つの絶縁層32を含む。積層体300XのZ方向における最下層の層は、絶縁層32aであり、最下層の絶縁層32aが、導電層21の上面上に形成される。絶縁層39が、絶縁層32aの上面上に形成される。
これによって、複数の段80Xを含む積層体300Xが、メモリ領域MA及び引出領域HAにおいて、Z方向における半導体基板20の上方に形成される。各段80Xは、1つ絶縁層39及び1つの絶縁層32を含む。積層体300XのZ方向における最下層の層は、絶縁層32aであり、最下層の絶縁層32aが、導電層21の上面上に形成される。絶縁層39が、絶縁層32aの上面上に形成される。
複数の絶縁層39は、後述の工程において、導電層22(例えば、選択ゲート線SGS、SGD及びワード線WL)に置換される層である。以下において、絶縁層39は、犠牲層39とよばれる。積層体300X内の犠牲層39の数は、メモリセルアレイ10内に形成される導電層22の数に応じて、変更され得る。
マスク層90が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。複数の開口部OP0が、マスク層90内に設けられている。
開口部OP0は、引出領域HA内におけるスタジアム状階段部が形成される位置に対応するように、設けられている。尚、引出領域HA内におけるX方向に並ぶ開口部OP0の数は、メモリセルアレイ10内の導電層22の数に応じて、変更され得る。図13の例において、マスク層90は、1つのブロックBLKに対する引出領域HAの上方において、8つの開口部OP0を含む。
開口部OP0は、引出領域HA内におけるスタジアム状階段部が形成される位置に対応するように、設けられている。尚、引出領域HA内におけるX方向に並ぶ開口部OP0の数は、メモリセルアレイ10内の導電層22の数に応じて、変更され得る。図13の例において、マスク層90は、1つのブロックBLKに対する引出領域HAの上方において、8つの開口部OP0を含む。
積層体300Xに対するエッチング処理及びマスク層90に対するスリミング処理の繰り返しによって、Y方向から見て山状の構造体(以下では、山部とよばれる)301が、積層体300X内に形成される。山部301は、複数のテラス700を含む構造体である。山部(両面階段ともよばれる)301は、第1のメモリ領域MA1側及び第2のメモリ領域MA2側の両方に複数のテラス700を含む。
尚、X方向に隣り合う2つの山部301の裾の間の部分(山裾間の領域)は、谷部302とよばれる。
尚、X方向に隣り合う2つの山部301の裾の間の部分(山裾間の領域)は、谷部302とよばれる。
より具体的には、以下のように、複数の山部301及び複数の谷部302が、複数のエッチング処理及び複数のスリミング処理によって、形成される。
マスク層90のパターンに基づいた1回目の異方性エッチングによって、積層体300Xが、1つの段80Xが除去されるエッチング量で、開口部OP0を介してエッチングされる。これによって、開口部OP0に対応する領域内において、1層の犠牲層39及び1層の絶縁層32が、除去される。この後、スリミング処理のための等方性エッチングによって、マスク層90が選択的にシュリンク(スリミング)される。これによって、開口部OP0のサイズが、等方的に広がる。
1回目のスリミング処理後のマスク層90を用いた2回目の異方性エッチングによって、積層体300Xが、1つの段80Xがエッチングされるエッチング量で、開口部OP0を介してエッチングされる。この時、上層のテラス700が、積層体300X内の下方の層32,39に対するマスクとして機能する。この結果として、段差799が、積層された2つの犠牲層39(2つの段80X)間に生じ、階段状の構造が、積層体300X内に形成される。2回目のスリミング処理(等方性エッチング)が、マスク層90に対して実行される。これによって、開口部OP0のサイズが、さらに等方的に広がる。
この後、所定の数(k個)のテラス700をそれぞれ含む複数の山部301が形成されるまで、複数(k回)のエッチング処理及び複数(k-1回)のスリミング処理が実行される。
図14は、図13の領域XIV内の構成の一例を示す図である。
例えば、図14に示されるように、複数の山部301が、積層体300X内に形成される。各山部301は、山部301の両側面に2つのテラス700を含む。山部301の各段80Xにおいて、犠牲層39の上面は露出し、絶縁層32の上面は、上層の犠牲層39によって覆われている。
1段目の段80X内に形成されたテラス700の寸法(幅)W1は、X方向及びY方向のそれぞれで略等しい。2段目の段80X内に形成されたテラス700の寸法W2は、X方向及びY方向のそれぞれで略等しい。尚、各段80Xにおけるテラス700の幅は、略等しいことが好ましいが、異なっていてもよい。
メモリ領域MA1,MA2の引出部HP側の終端部の加工形状は、テラス700の形成によって、階段形状となる。この結果として、引出部HPにおいて、積層された複数の犠牲層39を含むサブ階段311x,312xが、メモリ領域MA1,MA2の終端部に形成される。
山部301の形成の後、マスク層90は、除去される。
山部301の形成の後、マスク層90は、除去される。
図15に示されるように、マスク層91が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。複数の開口部OP1が、マスク層91内に設けられている。複数の開口部OP1は、各引出部HP内においてX方向に並ぶ複数の山部301(301a,301b)を1つおきに露出させるように、マスク層91内に形成されている。それゆえ、引出部HPにおいて、開口部OP1内に露出する山部301aとマスク層91により覆われる山部301bとが、X方向に交互に並ぶ。
マスク層91において、X方向における開口部OP1の端部(開口端又はマスクエッジともよばれる)Eg1の位置がX方向に並ぶ2つの山部301a,301bの山裾間の領域(谷部)302に配置されるように、マスク層91が、リソグラフィ処理によってパターニングされている。
本工程において、マスク層91のアライメントのずれに関して、X方向におけるマスク層91の開口部OP1の端部の位置Eg1は、マスク層91に基づくエッチング処理によって各山部301a,301bの最下段に形成されるテラス700のテラス幅の大きさに関してマージンを確保できるように考慮されて、設計されればよい。
尚、各引出部HP内においてX方向に並ぶ開口部OP1の数は、メモリセルアレイ10内の導電層22の数に応じて、変更され得る。図15の例において、マスク層91は、引出部HPの上方において、X方向に並ぶ4つの開口部OP1を含む。開口部OP1の数が、4つである場合、X方向に沿う断面において現れるマスク層91のマスクエッジEg1の数は、8つである。
図16に示されるように、マスク層91のパターンに基づいた異方性エッチングによって、積層体300Xが、エッチングされる。このエッチングにおいて、山部301aのテラス700及び段差799のパターンが、下層の犠牲層39及び絶縁層32に、転写される。この結果として、山部301cが、Z方向において山部301b(301a)の下方の領域(位置)内に、形成される。山部301cは、山部301aと実質的に同じ構造を有する。
図17は、図16の領域XVII内の構成の一例を示す図である。
図17に示されるように、例えば、引出部HP内において、積層体300Xは、山部301の高さに応じた複数の層32,39がエッチングされるエッチング量で、開口部OP1を介してエッチングされる。形成された山部301cの最上段は、山部301aの最下段より1段分だけ下方に位置する。
山部301a及び谷部302に対するエッチングによって、複数の中間部(崖部)IP1が、山部301bの山裾(最下段のテラス700)に連続するように、山部301bの下方に形成される。中間部IP1は、X方向において山部301cに隣り合う。例えば、中間部IP1は、Z方向に対してテーパーを含み、或る大きさの傾斜角を有する。各中間部IP1の傾斜面は、山部301c側を向く。中間部IP1のZ方向における寸法は、山部301cのZ方向における寸法より大きい。
以下において、本工程における山部301に対するエッチングのように、積層体300X内の複数の段80Xが1度の異方性エッチングでエッチングされる処理は、多段エッチング処理(又は、多段エッチング工程)とよばれる。
多段エッチング処理による山部301c及び中間部IP1の形成の後、マスク層91は、除去される。
図18に示されるように、マスク層92が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。複数の開口部OP2が、マスク層92内に設けられている。各開口部OP2のマスクエッジEg2は、山部301cの頂部(山部301cのZ方向における上端)TPa上に配置されている。開口部OP2の数が、2つである場合、X方向に沿う断面において現れるマスク層92のマスクエッジEg2の数は、4つである。
複数の開口部OP2は、山部301b(又は山部301d)を挟んでX方向に並ぶ2つの山部301cの頂部TPa間の領域を露出させる。これによって、山部301cのX方向における片側の段差形成面が、開口部OP2を介して露出する。また、X方向に並ぶ露出した2つの段差形成面間に配置された山部301dが、開口部OP2を介して、露出する。
これに対して、マスク層92に覆われた段差形成面間の山部301bは、マスク層92に覆われている。
これに対して、マスク層92に覆われた段差形成面間の山部301bは、マスク層92に覆われている。
このように、本工程において、X方向におけるマスク層92の開口部OP2の端部の位置Eg2は、図15乃至図17の工程におけるマスク層91の開口部の端部の位置Eg1と異なる。
本工程において、マスク層92と山部301cの頂部TPaとの間のアライメントのずれに関して、山部301cの頂部のテラス幅(X方向におけるテラスの寸法)に対するマージンが考慮されて、設計されればよい。
本工程において、マスク層92と山部301cの頂部TPaとの間のアライメントのずれに関して、山部301cの頂部のテラス幅(X方向におけるテラスの寸法)に対するマージンが考慮されて、設計されればよい。
図19に示されるように、マスク層92のパターンに基づいた異方性エッチングによって、積層体300Xが、エッチングされる。
図20は、図19の領域XX内の構成の一例を示す図である。
本工程において、積層体300Xは、山部301d及び中間部IP1が含む複数の層32,39(複数の段80X)の高さ分だけ、エッチングされる。
このエッチングによって、上述の露出状態の山部301dのテラス700及び段差799のパターンが、下層の犠牲層39及び絶縁層32に、転写される。
この結果として、山部301e及び中間部IP1が、山部301dが設けられていた位置より下方の領域内に、形成される。山部301eは、山部301dと実質的に同じ構造を有する。
山部301cに対するエッチングによって、マスクエッジEg2を境界に、山部301cの露出した側の段差形成面(複数のテラス及び段差)及び谷部がエッチングされ、複数の中間部IP2が形成される。山部301cのエッチングされた側の段差形成面のパターンは、中間部IP2の下方の複数の絶縁層32及び複数の犠牲層39に転写される。これによって、各中間部IP2の下方に、サブ階段311x又はサブ階段312xが、形成される。また、山部301cのマスク層92に覆われた部分のそれぞれは、エッチングされることなしに、サブ階段311x,312xとして残存する。このように、複数のサブ階段311x,312xが、1つの山部301cから形成される。中間部IP1は、形成された複数のサブ階段311x,312xに、X方向においてそれぞれ対向する。
例えば、山部301eの上端の位置は、マスク層92に覆われた中間部IP1の底面よりもZ方向において下方に設けられている。
本工程における多段エッチング処理の形成の後、マスク層92は、除去される。
図21に示されるように、マスク層93が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。開口部OP3が、マスク層93内に設けられている。マスク層93のX方向における開口部OP3のマスクエッジEg3の位置は、山部301eの頂部(山部301eのZ方向における上端)TPb上に配置される。X方向に沿う断面において現れるマスク層93のマスクエッジEg3は、2つである。
開口部OP3は、引出部HP内の山部301eを、山部301eの頂部TPbを境界に部分的に露出させる。開口部OP3は、X方向に並ぶ2つの山部301eの頂部TPb間の領域を露出させる。これによって、山部301eの一部に加えて、中間部IP2上方の山部301b、及び、頂部TPaをそれぞれ有するサブ階段311x,312xは、開口部OP3を介して露出する。
このように、本工程において、X方向におけるマスク層93の開口部OP3の端部の位置Eg3は、図18乃至図20の工程におけるマスク層92の開口部OP2の端部の位置Eg2と異なる。本工程において、マスク層93と山部301eの頂部TPbとの間のアライメントのずれに関して、山部301eの頂部TPbのテラス幅(X方向におけるテラスの寸法)に対するマージンが、考慮されて設計されればよい。
図22に示されるように、マスク層93のパターンに基づいた異方性エッチングによって、積層体300Xが、エッチングされる。
図23は、図22の領域XXIII内の構成の一例を示す図である。
図23に示されるように、本工程において、積層体300Xは、山部301b(301f)及び中間部IP1,IP2が含む複数の層32,39(複数の段80X)の高さに相当する分だけ、エッチングされる。開口部OP3を介したエッチングにおいて、図21の山部301b及びサブ階段311x,312xのパターンが、下層の犠牲層39及び絶縁層32に転写される。
この結果として、山部301f、サブ階段311x,312x及び中間部IP1,IP2が、マスク層93に覆われた部材より下方の領域に、形成される。山部301fは、山部301bと実質的に同じ構造を有する。例えば、山部301fの上端の位置は、マスク層93に覆われた最下層のテラス700より1段分だけ、Z方向において下方に設けられている。
このエッチングによって、各中間部IP3が、マスクエッジEg3が配置されたサブ階段311x,312xの背面に、形成される。各中間部IP3は、頂部TPbから頂部TPbの下方のサブ階段311x,312xの上端まで延伸する。
本工程における多段エッチング処理の後、マスク層93は、除去される。
図24に示されるように、マスク層94が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。開口部OP4が、マスク層94内に設けられている。マスク層93のX方向における開口部OP4の開口端の位置Eg4は、山部301fの頂部TPc上に配置される。開口部OP4は、引出部HP内における山部301fの頂部TPcより第2のメモリ領域MA2側の領域R2を露出させる。引出部HP内における山部301fの頂部TPcより第1のメモリ領域MA1側の領域R1は、マスク層94に覆われている。X方向に沿う断面において現れるマスク層94のマスクエッジEg4は、2つである。
このように、本工程において、X方向におけるマスク層94の開口部OP4の端部の位置Eg4は、図18乃至図20の工程におけるマスク層92の開口部OP2の端部の位置Eg2、及び図21乃至図23の工程におけるマスク層93の開口部OP3の端部の位置Eg3、のいずれとも異なる。本工程において、マスク層94と山部301fの頂部TPcとの間のアライメントのずれに関して、山部301fの頂部TPcのテラス幅(X方向におけるテラス700の寸法)に対するマージンが、考慮されて設計されればよい。
すなわち、本実施形態において、複数の多段エッチング工程でマスクエッジEg(Eg1,Eg2,Eg3,Eg4)が連続して配置される部分が、引出部HP内に生じなくなる。この結果として、Z方向に延伸する梁状構造は、引出部HP内に形成されない。
この後、積層体300Xは、マスク層94のパターンに基づいて、異方性エッチングによって、エッチングされる。本工程において、積層体300Xは、積層体300Xの最上端から最下層の中間部IP1までが含む複数の段80の高さに相当する分だけ、エッチングされる。
これによって、上述の図8に示されるように、領域R2内において、露出された各構成部材のパターンが、下方の複数の犠牲層39及び複数の絶縁層32に転写される。さらに、本工程において、積層体300Xの最下層の犠牲層39の上面が、露出する。中間部IP4が、領域R1と領域R2との間の境界領域において、マスクエッジEg4の下方に形成される。
これによって、上述の図8に示されるように、領域R2内において、露出された各構成部材のパターンが、下方の複数の犠牲層39及び複数の絶縁層32に転写される。さらに、本工程において、積層体300Xの最下層の犠牲層39の上面が、露出する。中間部IP4が、領域R1と領域R2との間の境界領域において、マスクエッジEg4の下方に形成される。
多段エッチング処理の後、マスク層94は、除去される。
上述の複数の多段エッチング処理を含む製造工程によって、中間部IPを挟んで鏡像関係を有して配列される複数のサブ階段311,312のパターン及び複数のスタジアム階段部SSのパターンが形成される。また、上述の製造工程によれば、梁状構造は、引出部HP内に形成されない。
引出部HP内における階段構造(複数のサブ階段311,312を含む構造体)の形成の後、メモリピラーMPがメモリセルアレイ10内に形成される(図5及び図6参照)。メモリピラーMPの形成の工程の概略は、以下のとおりである。
まず、複数の開口部を有するマスク層が、積層体300X上に形成される。本工程におけるマスク層の開口部は、複数のメモリピラーMPの形成位置に対応する領域内に形成されている。このマスク層を用いた異方性のエッチング処理によって、複数のメモリホールが、積層体300Xのメモリ領域MA1,MA2内に形成される。複数のメモリホールの側面及び底面に、上述のブロック絶縁膜45、チャージトラップ膜44及びトンネル絶縁膜43が順に形成される。メモリホールの底部に設けられたブロック絶縁膜45、チャージトラップ膜44及びトンネル絶縁膜43の一部が除去される。この後、メモリホール内に、半導体層41及びコア部材40が形成される。メモリホールの上部に設けられたコア部材40の一部が除去され、除去によって生じた空隙内に半導体層41が形成される。
この後、絶縁層34が、メモリセルアレイ10上に、形成される。また、この時までに絶縁層34が、引出領域HA内に埋め込まれ、ブリッジ部BRG及び引出部HPは、絶縁層34に覆われる。
絶縁層34の形成後、スリットSLTが、積層体300X内の所定の領域内に形成される。この後、犠牲層39のリプレース処理が実行される。これによって、積層配線300が形成される。具体的には、熱リン酸等によるウェットエッチングによって、スリットSLTを介して複数の犠牲層39が選択的に除去される。これによって、空隙が、積層体300Xの犠牲層39が除去された領域に、生じる。複数の犠牲層39が除去された構造体は、複数のメモリピラーMP、支持柱(図示せず)等によって維持される。導電体が、スリットSLTを介して、積層体300X内の空隙に埋め込まれる。例えばCVD法が、本工程における導電体の形成に使用される。
スリットSLT内部に形成された導電体がエッチバック処理によって除去される。これによって、隣り合う配線層に形成された導電体が分離される。この結果として、選択ゲート線SGSとして機能する導電層22a、ワード線WL0~WLn-1としてそれぞれ機能する複数の導電層22b、及び、選択ゲート線SGDとして機能する導電層22cが、それぞれ形成される。
導電層22は、メモリ領域MA1,MA2、引出領域HA内のブリッジ部BRG及び引出部HPに延伸する。導電層22は、引出部HPのサブ階段311,312において、露出する。これによって、導電層22の露出部分が、テラス700として、サブ階段311,312内に形成される。
尚、本工程において形成される導電層22は、バリアメタルを含んでいてもよい。この場合、犠牲層39の除去後の導電体の形成において、例えばバリアメタルとして窒化チタンが堆積された後に、タングステンが窒化チタン上に形成される。
導電層22の形成の後、スリットSLTの埋め込み処理が、実行される。具体的には、スリットSLTの側面及び底面を覆うように絶縁層(スペーサSP)が形成される。そして、スリットSLTの底部に設けられたスペーサSPの一部が除去される。この後、コンタクトLIが、スリットSLT内に形成される。
スリットSHEが、導電層22cをY方向に分断するように、形成される。
スリットSHEが、導電層22cをY方向に分断するように、形成される。
複数のコンタクトCCが、コンタクト形成工程によって、引出部HPのサブ階段311,312上に形成される。複数のコンタクトCCのそれぞれは、引出部HP内の複数のサブ階段(下りサブ階段)311及び複数のサブ階段(上りサブ階段)312の複数のテラス700のうち対応する1つに接続される。
複数の配線26が、配線形成工程によって、メモリ領域MA及び引出領域HAを覆う絶縁層34の上方に形成される。複数の配線26のそれぞれは、引出部HP内の複数のコンタクトCCのうち対応する1つに接続される。
以上のように、本実施形態のメモリデバイス1の製造工程によって、メモリセルアレイ10内の積層配線300にコンタクトを接続するための階段構造が形成される。
尚、本実施形態のメモリデバイス1における引出部HPの製造方法(製造工程)は、図13乃至図24に示される例(例えば、山部301内の層数、各サブ階段311,312の層数、各マスク層内の開口部の数、及び(又は)多段エッチング処理の回数)に限定されず、メモリセルアレイ10内の導電層22の層数に応じて、適宜変更され得る。
[c]まとめ
或るメモリデバイスの引出領域における階段構造の製造工程において、Z方向に延伸する余剰部材(以下では、梁状構造とよばれる)が、引出領域とマスク層との合わせずれに対するマージンの確保に起因して、引出領域内に生じる場合がある。
梁状構造は、引出領域の面積の増大、梁状構造の倒壊による欠陥の発生などの原因となる。
或るメモリデバイスの引出領域における階段構造の製造工程において、Z方向に延伸する余剰部材(以下では、梁状構造とよばれる)が、引出領域とマスク層との合わせずれに対するマージンの確保に起因して、引出領域内に生じる場合がある。
梁状構造は、引出領域の面積の増大、梁状構造の倒壊による欠陥の発生などの原因となる。
また、マスク層のマスクエッジ(開口部OPの端部)が梁状構造上又は多段エッチング処理により発生する中間部IP上に配置された場合、マスクエッジのずれにより、サブ階段の複数の段にまたがるスリットが積層体内に形成されてしまう可能性がある。犠牲層から導電体へのリプレース処理時において、導電体がこのスリット内に残存した場合、配線間のショートが発生する。
このような不良を回避するためにマスク層のマスクエッジに対するマージンを大きくとると、引出領域の面積が増大する傾向がある。
本実施形態のメモリデバイス1は、引出部HP内の複数のサブ階段311,312のX方向及びZ方向に関して、図10乃至図12の構成を有する。
本実施形態によれば、上述の図13乃至図24を参照して説明されたように、図10乃至図12の構成を有する引出部HPが形成された場合、引出部HP内の積層体300Xをエッチングするための各マスク層91,92,93,94の開口部OP1,OP2,OP3,OP4の端部の位置が、引出部HP内の特定の位置に繰り返し配置されない。この製造工程によって形成された本実施形態のメモリデバイス1において、引出部HPは、梁状構造を含まない。
これによって、本実施形態において、引出領域HAとマスク層91,92,93,94との間の位置合わせのためのマージンの確保が、緩和される。この結果として、マージンの確保のためのスペースが、削減される。
それゆえ、本実施形態のメモリデバイス1は、引出領域HAの面積を縮小できる。この結果として、本実施形態のメモリデバイス1は、チップサイズを小さくできる。
それゆえ、本実施形態のメモリデバイス1は、引出領域HAの面積を縮小できる。この結果として、本実施形態のメモリデバイス1は、チップサイズを小さくできる。
また、本実施形態によれば、位置合わせに関するマージンの確保のために生じる上述の梁状構造は、引出領域HA内に形成されない。
それゆえ、本実施形態のメモリデバイス1は、引出部内における梁状構造に起因した欠陥を、抑制できる。
それゆえ、本実施形態のメモリデバイス1は、引出部内における梁状構造に起因した欠陥を、抑制できる。
以上のように、本実施形態のメモリデバイス及びその製造方法は、メモリデバイスのコストを、削減できる。
(2)第2の実施形態
図25乃至図31を参照して、第2の実施形態のメモリデバイス及びその製造方法について、説明する。
図25乃至図31を参照して、第2の実施形態のメモリデバイス及びその製造方法について、説明する。
[a]構成
図25及び図26を参照して、本実施形態のメモリデバイス1の構成について、説明する。
図25及び図26を参照して、本実施形態のメモリデバイス1の構成について、説明する。
図25は、本実施形態のメモリデバイス1におけるメモリセルアレイ10の引出部の構造例を模式的に示す断面図である。図25に示されるように、本実施形態において、第1の実施形態と同様に、4つのサブ階段311z,312zを含む各階段群GP(2つのスタジアム状階段部SS)のそれぞれが、図10の(a)又は(b)に示される構造(配列パターン)を有する。これら複数の階段群GPは、各中間部IP2,IP3を境界として隣り合う2つの構造体が鏡像関係を有するように、引出部HP内に配置されている。
また、本実施形態において、複数のサブ階段311z,312z及び複数の中間部IPは、図11及び図12において説明された構造を有し得る。
本実施形態において、領域R2内の複数のサブ階段311z,312zの構造が、中間部の存在なしに、領域R1内の複数のサブ階段311z,312zの構造に対して鏡像関係を有していることが、第1の実施形態の構成と異なる。
また、本実施形態において、サブ階段311z,312zの内部構成が、第1の実施形態で説明されたサブ階段311,312と異なる。
また、本実施形態において、サブ階段311z,312zの内部構成が、第1の実施形態で説明されたサブ階段311,312と異なる。
この結果として、本実施形態における各領域R1,R2内のテラス700(700a,700b)とメモリ領域MA1,MA2内の導電層22との対応関係が、第1の実施形態におけるテラス700と導電層22との対応関係と異なる。
例えば、領域R1内の各サブ階段311z,312zは、複数の導電層22のうち偶数番目の導電層(例えば、ワード線WL0,WL2,・・・)のテラス700aを含む。領域R2内の各サブ階段311z,312zは、複数の導電層22のうち奇数番目の導電層(例えば、選択ゲート線SGS、ワード線WL1,WL3,・・・)のテラス700bを含む。
図26を参照して、本実施形態のメモリデバイス1における、引出部HP内のサブ階段311z,312zの構成について、説明する。
図26は、図25のXXVIで示される領域を示す模式的な断面図である。
図26に示されるように、複数のサブ階段(下りサブ階段)311z(311z-3,311z-4,311z-5,311z-6)及び複数のサブ階段(上りサブ階段)312z(312z-3,312z-4,312z-5,312z-6)は、第1の実施形態と同様に、X方向に交互に配列されている。そして、2つのサブ階段311z,312zの組は、スタジアム状階段部SSを形成する。
各サブ階段311z,312zにおいて、1つのテラス700(700a,700b)は、2つの段80を含むペア(以下では、段ペアとよばれる)99に対して設けられている。
複数のコンタクトCC(CCa,CCb)のうち1つのコンタクトCCが、段ペア99の1つのテラス700の上面上に設けられている。
複数のコンタクトCC(CCa,CCb)のうち1つのコンタクトCCが、段ペア99の1つのテラス700の上面上に設けられている。
本実施形態において、領域R1,R2の境界領域において、2つのサブ階段311z-5,312z-4が、サブ階段311z-5,312z-4の背面が互いに接触するように、X方向に隣り合う。各段80の導電層22及び絶縁層32は、2つのサブ階段311z-5,312z-4間で連続している。2つのサブ階段311z-5,312z-4は、複数の導電層22及び複数の絶縁層32を共有している。
領域R2の各サブ階段311z,312zのZ方向における位置は、領域R1の各サブ階段311z,312zのZ方向における位置よりも1つの段80の分だけ下方にずれている。
例えば、サブ階段311z-5とサブ階段312z-4とを比較した場合、サブ階段311z-5の頂部のZ方向における位置は、サブ階段312z-4の頂部のZ方向における位置より1段分低い。サブ階段312z-4のテラス700aが設けられる段80が、段ペア99の偶数段とした場合、サブ階段311z-5のテラス700bは、段ペア99の奇数段に設けられている。
これによって、領域R1内の各サブ階段311z,312zは、複数の偶数番目の導電層22のうちの1つに対応するテラス700aを有する。テラス700aは、コンタクトCCaに接続される。領域R2内の各サブ階段311z,312zは、複数の奇数番目の導電層22のうちの1つに対応するテラス700bを有する。テラス700bは、コンタクトCCbに接続される。
このように、本実施形態において、メモリ領域MA内の複数の導電層22は、ブリッジ部BRG及び引出部HPを介して、ロウデコーダモジュール15などの回路に接続される。
[b]製造方法
図27乃至図30を参照して、本実施形態のメモリデバイス1の製造方法について、説明する。
図27乃至図30のそれぞれは、本実施形態のメモリデバイス1の製造方法の一工程を示す模式的な断面工程図である。
図27乃至図30を参照して、本実施形態のメモリデバイス1の製造方法について、説明する。
図27乃至図30のそれぞれは、本実施形態のメモリデバイス1の製造方法の一工程を示す模式的な断面工程図である。
図27に示されるように、第1の実施形態の図13及び図14の工程と同様に、マスク層90のパターンに基づいた積層体300Xのエッチング処理及びマスク層90に対するスリミング処理の繰り返しによって、複数の山部309が、積層体300X内に形成される。
本実施形態において、1回のエッチング処理によって2つの絶縁層32及び2つの犠牲層39がエッチングされるエッチング量で、積層体300Xがエッチングされる。
これによって、2つの絶縁層32及び2つの犠牲層39を含む組(2つの段80xを含む段ペア99x)が、段差799xとして、1回のエッチング工程によって形成される。各段ペア99xにおいて、段ペア99xの最上層の犠牲層39の上面は露出し、その犠牲層39より下方の2つの絶縁層32及び1つの犠牲層39の上面のそれぞれは、上方の層(絶縁層32又は犠牲層39)によって覆われている。
このように、2つの絶縁層32及び2つの犠牲層39を含む4つの層を1つの単位としたエッチング処理によって、複数の段差799xが、積層体300X内に形成される。
このように、2つの絶縁層32及び2つの犠牲層39を含む4つの層を1つの単位としたエッチング処理によって、複数の段差799xが、積層体300X内に形成される。
図28に示されるように、マスク層91が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。複数の開口部OP1が、マスク層91内に設けられている。第1の実施形態と同様に、開口部OP1は、或る引出部HP内においてX方向に並ぶ複数の山部309(309a,309b)を1つおきに露出させるように、形成されている。
積層体300Xに対するエッチングが、山部309の段数に応じたエッチング量で、実行される。開口部OP1に対応する位置の山部309の段差799xのパターンが、Z方向における下層の複数の犠牲層39及び絶縁層32に転写される。これによって、山部309aが、マスク層91に覆われた山部309bより半導体基板20側に後退した位置に形成される。この時において、中間部(崖部)IP1が、山部309bの下方に形成される。中間部IP1は、山部309aの段差形成面に対向する。
マスク層91が除去された後、上述の図18乃至図20に示される工程と実質的に同様に、山部309aにマスクエッジを設けたマスク層のパターンに基づいて、積層体300Xが、エッチングされる。これによって、山部309aの段差形成面及び山部309bのパターンが、積層体300xの下層に転写されるとともに、中間部IP2が形成される。
図29に示されるように、中間部IP2が形成される多段エッチング処理の後、マスク層93が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。開口部OP3が、マスク層93内に設けられている。
本工程において、上述の図21乃至図23に示される工程と実質的に同様に、開口部OP3のマスクエッジEg3は、X方向において中間部IP2と並ぶ山部309bの頂部TPb上に配置されている。
本工程において、上述の図21乃至図23に示される工程と実質的に同様に、開口部OP3のマスクエッジEg3は、X方向において中間部IP2と並ぶ山部309bの頂部TPb上に配置されている。
マスク層93のパターンに基づいた多段エッチング処理によって、開口部OP3に露出した山部309、サブ階段311y,312y及び中間部IP1,IP2のパターンが、下層の複数の絶縁層32及び犠牲層39に転写される。中間部IP3が、マスクエッジEg3の下方に形成される。
これによって、本工程において、山部309xを中心に、複数のサブ階段311y,312y及び複数の中間部IP1,IP2,IP3をそれぞれ含む左右対称の構造体が、引出部HP内に形成される。
図30に示されるように、マスク層95が、リソグラフィ処理によって、Z方向における積層体300Xの上方に形成される。開口部OP5が、マスク層95内に設けられている。
開口部OP5は、引出部HPの第2のメモリ領域MA2側の半分の領域R2を露出させるように、マスク層95内に形成される。引出部HPの第1のメモリ領域MA1側の残りの半分の領域R1は、マスク層95によって覆われている。マスク層95のマスクエッジの1つは、山部309xの頂部に配置されている。
開口部OP5は、引出部HPの第2のメモリ領域MA2側の半分の領域R2を露出させるように、マスク層95内に形成される。引出部HPの第1のメモリ領域MA1側の残りの半分の領域R1は、マスク層95によって覆われている。マスク層95のマスクエッジの1つは、山部309xの頂部に配置されている。
本工程において、1つの段80分のエッチング量で、積層体300Xが、エッチングされる。1つの段80に含まれる犠牲層39及び絶縁層32は、除去される。
図31は、図30の領域XXXI内の構成の一例を示す図である。
図31に示されるように、領域R2側の各サブ階段311y,312yのZ方向における位置が、領域R1側の各サブ階段311y,312yのZ方向における位置より、1段分だけ半導体基板20側に後退する。
領域R1内において、偶数番目の導電層に対応する犠牲層39のテラス700aのそれぞれは、残存する。領域R2内において、奇数番目の導電層に対応する犠牲層39のテラス700bのそれぞれは、露出する。
この後、第1の実施形態で説明された製造工程と実質的に同様に、メモリピラーMPの形成工程、スリットSLTの形成工程、リプレース処理(導電層22の形成工程)、コンタクトCCの形成工程、及び配線26の形成工程が、順次実行される。
以上の工程において、本実施形態のメモリデバイス1が、形成される。
以上の工程において、本実施形態のメモリデバイス1が、形成される。
本実施形態において、積層配線の形成時に、積層体300X内の除去される段80の数(積層体300Xのエッチング量)は、第1の実施形態において積層体300X内の除去される段80の数と実質的に同じである。但し、本実施形態において、マスク層95のパターンに基づいた異方性エッチングは多段エッチング工程には相当せず、実行される多段エッチング処理の回数は、第1の実施形態において実行される多段エッチング処理の回数より1回少ない。また、本実施形態において、各中間部IP(IP1,IP2,IP3)の大きさ(例えば、中間部IPのX方向における寸法)は、第1の実施形態における各中間部IP1,IP2,IP3の大きさと実質的に同じである。
本実施形態のメモリデバイスは、第1の実施形態のメモリデバイスと実質的に同じ効果を得ることができる。
(3) その他
上述の実施形態において、メモリデバイスの例として、NAND型フラッシュメモリが、例示されている。但し、実施形態のメモリデバイスは、積層配線を有するデバイスであれば、他のメモリデバイスでもよい。
上述の実施形態において、メモリデバイスの例として、NAND型フラッシュメモリが、例示されている。但し、実施形態のメモリデバイスは、積層配線を有するデバイスであれば、他のメモリデバイスでもよい。
本実施形態において、メモリセルアレイ10は、複数のメモリピラーMP及び積層配線300がZ方向に積層された構造を有していてもよい。この場合において、上述の複数の引出部HPが、Z方向に積層される。各引出部HPが、ブリッジ部BRGを介して又は直接に、同じ高さに設けられたメモリ領域MAに接続される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
MA1,MA2:メモリ領域、HA:引出領域、BRG:ブリッジ部、HP:引出部、22:導電層、311,312:サブ階段(階段部)、700:テラス。
Claims (5)
- 基板と、
前記基板の上方で第1の方向に積層された複数の導電層をそれぞれ含み、前記第1の方向と交差し前記基板の表面に対して平行な第2の方向に並んだ第1及び第2のメモリ領域と、
前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記第1のメモリ領域内の前記複数の導電層を前記第2のメモリ領域内の前記複数の導電層に接続するブリッジ部と、
前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続された複数のテラスを有する引出部と、
前記引出部の上方で前記複数のテラスと対応して設けられた複数の配線と、
前記複数のテラスと前記複数の配線との間を電気的に接続する複数のコンタクトと、
を具備し、
前記引出部は、それぞれ対応する前記複数のテラスを有する第1のサブ階段、第2のサブ階段、第3のサブ階段及び第4のサブ階段を、含み、
前記第1乃至第4のサブ階段は、前記第1のメモリ領域側から前記第2のメモリ領域側に向かう方向に、前記第1のサブ階段、前記第2のサブ階段、前記第3のサブ階段、及び前記第4のサブ階段の順序で並び、
前記第1乃至第4のサブ階段は、前記複数の配線側から前記複数のテラス側へ向かう方向に、前記第1のサブ階段、前記第2のサブ階段、前記第4のサブ階段、及び前記第3のサブ階段の順序で並ぶ、
メモリデバイス。 - 前記第1及び第3のサブ階段のそれぞれは、前記第1のメモリ領域側から前記第2のメモリ領域側に降段する前記複数のテラスを含み、
前記第2及び第4のサブ階段のそれぞれは、前記第1のメモリ領域側から前記第2のメモリ領域側に昇段する前記複数のテラスを含む、
請求項1に記載のメモリデバイス。 - 前記引出部は、第5のサブ階段、第6のサブ階段、第7のサブ階段及び第8のサブ階段を、さらに含み、
前記第5乃至第8のサブ階段は、前記第2の方向における前記第4のサブ階段と前記第2のメモリ領域との間に設けられ、
前記第5乃至第8のサブ階段の前記第1の方向における位置のそれぞれは、前記第3のサブ階段の前記第1の方向における位置より低く、
前記第5乃至第8のサブ階段は、前記第1のメモリ領域側から前記第2のメモリ領域側に向かう方向に、前記第5のサブ階段、前記第6のサブ階段、前記第7のサブ階段、及び前記第8のサブ階段の順序で並び、
前記第5乃至第8のサブ階段は、前記複数の配線側から前記複数のテラス側へ向かう方向に、前記第8のサブ階段、前記第7のサブ階段、前記第5のサブ階段、及び前記第6のサブ階段の順序で並ぶ、
請求項1又は2に記載のメモリデバイス。 - 基板と、
前記基板の上方で第1の方向に積層された複数の導電層をそれぞれ含み、前記第1の方向と交差し前記基板の表面に対して平行な第2の方向に並んだ第1及び第2のメモリ領域と、
前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記第1のメモリ領域内の前記複数の導電層を前記第2のメモリ領域内の前記複数の導電層に接続するブリッジ部と、
前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続され、複数のテラスをそれぞれ有する複数の階段部と、前記複数の階段部の間に設けられた複数の中間部と、を含む引出部と、
を具備し、
前記複数の階段部は、前記第1のメモリ領域側から前記第2のメモリ領域側に向かう順に配列された、第1の階段部、第2の階段部、第3の階段部、及び第4の階段部を含み、
前記複数の中間部は、前記第2の方向における前記第1及び第2の階段部の間に設けられた第1の中間部、前記第2の方向における前記第2及び第3の階段部の間に設けられた第2の中間部、及び前記第2の方向における前記第3及び第4の階段部の間に設けられた第3の中間部を含み、
前記第2の階段部の前記第1の方向における位置は、前記第1の階段部の前記第1の方向における位置より高く、
前記第3の階段部の前記第1の方向における位置は、前記第1の階段部の前記第1の方向における位置より低く、前記第4の階段部の前記第1の方向における位置より高い、
メモリデバイス。 - 基板と、
前記基板の上方で第1の方向に積層された複数の導電層をそれぞれ含み、前記第1の方向と交差し前記基板の表面に対して平行な第2の方向に並んだ第1及び第2のメモリ領域と、
前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記第1のメモリ領域内の前記複数の導電層を前記第2のメモリ領域内の前記複数の導電層に接続するブリッジ部と、
前記第2の方向における前記第1のメモリ領域と前記第2のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続された複数のテラスを有する引出部と、
を具備し、
前記引出部は、
前記第1のメモリ領域側から前記第2のメモリ領域側に向かう順に配列され、それぞれ対応する前記複数のテラスを有する第1のサブ階段、第2のサブ階段、第3のサブ階段及び第4のサブ階段と、
前記第1の方向における前記第1のサブ階段の下方に設けられ、前記第2の方向に第2のサブ階段と隣り合う第1の部分、前記第1の方向における前記第3のサブ階段の上方に設けられ、前記第2の方向における前記第2のサブ階段と前記第3のサブ階段との間に設けられた第2の部分、及び、前記第1の方向における前記第4のサブ階段の下方に設けられ、前記第2の方向に前記第3のサブ階段と隣り合う第3の部分と、
を含み、
前記第1の部分の前記第1の方向における第1の寸法は、前記第3の部分の前記第1の方向における第3の寸法と略等しく、
前記第2の部分の前記第1の方向における第2の寸法は、前記第1及び第3の寸法より大きい、
メモリデバイス。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021136962A JP2023031464A (ja) | 2021-08-25 | 2021-08-25 | メモリデバイス |
TW111108027A TW202310367A (zh) | 2021-08-25 | 2022-03-04 | 記憶體裝置 |
CN202210215842.3A CN115732470A (zh) | 2021-08-25 | 2022-03-07 | 存储器装置 |
US17/654,926 US20230064874A1 (en) | 2021-08-25 | 2022-03-15 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021136962A JP2023031464A (ja) | 2021-08-25 | 2021-08-25 | メモリデバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023031464A true JP2023031464A (ja) | 2023-03-09 |
Family
ID=85288107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021136962A Pending JP2023031464A (ja) | 2021-08-25 | 2021-08-25 | メモリデバイス |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230064874A1 (ja) |
JP (1) | JP2023031464A (ja) |
CN (1) | CN115732470A (ja) |
TW (1) | TW202310367A (ja) |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021048187A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
US11569215B2 (en) * | 2020-08-31 | 2023-01-31 | Sandisk Technologies Llc | Three-dimensional memory device with vertical field effect transistors and method of making thereof |
US11631690B2 (en) * | 2020-12-15 | 2023-04-18 | Sandisk Technologies Llc | Three-dimensional memory device including trench-isolated memory planes and method of making the same |
US11676954B2 (en) * | 2020-12-28 | 2023-06-13 | Sandisk Technologies Llc | Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same |
US20220231050A1 (en) * | 2021-01-15 | 2022-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of forming the same |
US11637038B2 (en) * | 2021-01-21 | 2023-04-25 | Sandisk Technologies Llc | Three-dimensional memory device containing self-aligned lateral contact elements and methods for forming the same |
US11450685B2 (en) * | 2021-02-11 | 2022-09-20 | Sandisk Technologies Llc | Three-dimensional memory device containing bridges for enhanced structural support and methods of forming the same |
US11641746B2 (en) * | 2021-02-25 | 2023-05-02 | Sandisk Technologies Llc | Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof |
US11991881B2 (en) * | 2021-04-09 | 2024-05-21 | Sandisk Technologies Llc | Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same |
US11688689B2 (en) * | 2021-05-06 | 2023-06-27 | Micron Technology, Inc. | Electronic devices including stair step structures, and related memory devices, systems, and methods |
WO2022257063A1 (en) * | 2021-06-10 | 2022-12-15 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
US12009306B2 (en) * | 2021-07-15 | 2024-06-11 | Sandisk Technologies Llc | Three-dimensional memory device containing a capped isolation trench fill structure and methods of making the same |
US20230057885A1 (en) * | 2021-08-19 | 2023-02-23 | Sandisk Technologies Llc | Three-dimensional memory device with doped semiconductor bridge structures and methods for forming the same |
US20230069307A1 (en) * | 2021-08-25 | 2023-03-02 | Sandisk Technologies Llc | Three-dimensional memory device with staircase etch stop structures and methods for forming the same |
-
2021
- 2021-08-25 JP JP2021136962A patent/JP2023031464A/ja active Pending
-
2022
- 2022-03-04 TW TW111108027A patent/TW202310367A/zh unknown
- 2022-03-07 CN CN202210215842.3A patent/CN115732470A/zh active Pending
- 2022-03-15 US US17/654,926 patent/US20230064874A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
CN115732470A (zh) | 2023-03-03 |
US20230064874A1 (en) | 2023-03-02 |
TW202310367A (zh) | 2023-03-01 |
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