KR102421728B1 - 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 상기 기판 상에 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단형 구조를 제공하는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들 상에 배치되는 층간 절연층, 상기 층간 절연층을 관통하여 상기 복수의 게이트 전극층들에 연결되는 콘택 플러그들, 및 상기 층간 절연층 내에 배치되며, 상기 콘택 플러그들을 감싸며 상기 제1 방향으로 연장되는 콘택 절연층을 포함한다.

Description

메모리 장치 및 그 제조 방법{MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 셀 영역의 콘택 플러그에 관련된 불량 발생이 감소하고 신뢰성이 향상된 수직형 메모리 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단형 구조를 제공하는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들 상에 배치되는 층간 절연층, 상기 층간 절연층을 관통하여 상기 복수의 게이트 전극층들에 연결되는 콘택 플러그들, 및 상기 층간 절연층 내에 배치되며, 상기 콘택 플러그들을 감싸며 상기 제1 방향으로 연장되는 콘택 절연층을 포함한다.
일 예로, 상기 콘택 절연층은 콘택 플러그를 따라 연장되어 복수의 게이트 전극층들에 접할 수 있다.
일 예로, 상기 콘택 절연층은 상기 콘택 플러그들의 외주면을 둘러싸는 제1 영역들 및 상기 제1 영역들을 연결하는 제2 영역들을 포함할 수 있다.
일 예로, 상기 제1 영역들은 상기 제1 방향을 따라 일렬로 배치되거나 지그재그로 배치될 수 있다.
일 예로, 상기 게이트 전극층들의 상부에 상기 콘택 절연층의 외주면의 형상에 대응하는 형상을 가지는 리세스들이 형성될 수 있다.
일 예로, 상기 리세스들의 깊이는 실질적으로 동일할 수 있다.
일 예로, 상기 콘택 플러그들은 상기 제1 방향을 따라 복수의 열로 배치되고, 상기 콘택 절연층은 상기 복수 개로 배치될 수 있다.
일 예로, 상기 복수의 게이트 전극층들의 일단에 인접하도록 배치되는 복수의 더미 채널 기둥들을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치의 제조 방법은, 기판 상에 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단형 구조를 제공하는 게이트 전극층들 및 상기 게이트 전극층들 상에 배치되는 층간 절연층을 형성하는 단계, 상기 층간 절연층의 적어도 일부를 제거하여, 제1 개구 영역들 및 상기 제1 개구 영역들을 서로 연결하는 제2 개구 영역을 포함하며, 상기 게이트 전극층을 노출시키는 개구부를 형성하는 단계, 상기 개구부 내에 부분적으로 절연층을 채워 콘택 홀들을 형성하는 단계, 및 상기 콘택 홀들 내에 도전 물질을 채워 콘택 플러그들을 형성하는 단계를 포함한다.
일 예로, 상기 개구부를 형성하는 단계 이전에, 상기 콘택 홀들의 위치에 대응하여 배치되는 제1 패턴 영역들 및 상기 제1 패턴 영역들을 연결하는 제2 패턴 영역들을 포함하며 상기 제1 방향을 따라 연장되는 마스크 패턴을 상기 층간 절연층 상에 형성하는 단계를 더 포함할 수 있다.
일 예로, 상기 제2 패턴 영역은 소정의 폭을 가지며 상기 제1 방향을 따라 연장되고, 상기 제1 패턴 영역의 폭은 상기 제2 패턴 영역의 폭보다 클 수 있다.
일 예로, 상기 제1 개구 영역은 상기 제1 패턴 영역에 대응하는 형상을 가지며, 상기 제2 개구 영역은 상기 제2 패턴 영역에 대응하는 형상을 가질 수 있다. .
일 예로, 상기 개구부를 형성하는 단계에서, 상기 게이트 전극층들의 상부에 상기 개구부의 형상에 대응하는 리세스들이 형성될 수 있다.
일 예로, 상기 게이트 전극층들의 상부에 형성되는 상기 리세스들의 깊이는 서로 실질적으로 동일할 수 있다.
일 예로, 상기 콘택 홀들을 형성하는 단계는, 상기 제1 개구 영역의 일부를 채우고, 상기 제2 개구 영역을 완전히 채우도록 상기 개구부의 측벽에 절연층을 형성하는 단계; 및 상기 제1 개구 영역 내에 상기 게이트 전극층들을 노출시키기 위해 상기 절연층을 에치백하는 단계를 포함할 수 있다.
일 예로, 상기 절연층을 형성하는 단계에서, 상기 개구부의 측벽을 기준으로 하는 상기 절연층의 두께는 상기 제2 개구 영역의 폭의 절반보다 두껍고, 상기 제1 개구 영역의 폭의 절반보다 얇을 수 있다.
일 예로, 상기 마스크 패턴은 상기 제1 패턴 영역들이 상기 제1 방향을 따라 일렬로 배치되는 형상을 가질 수 있다.
일 예로, 상기 마스크 패턴은 상기 제1 패턴 영역들이 상기 제1 방향을 따라 지그재그로 배치되는 형상을 가질 수 있다.
일 예로, 상기 개구부를 형성하는 단계에서, 플루오르카본(CxFy) 폴리머의 두께가 상기 개구부 전체 영역에서 균일하게 형성될 수 있다.
셀 영역에서 게이트 전극층들에 연결되는 콘택 플러그들을 형성하기 위해 콘택 홀들을 식각할 때, 먼저 라인 형태로 개구부를 식각함으로써 식각 공정의 선택비를 개선할 수 있다. 이에 의해, 셀 영역의 콘택 플러그 불량이 감소하고 신뢰성이 향상된 메모리 장치 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 배치도이다.
도 4는 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다.
도 5a 내지 5p는 도 4에 도시한 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 단면도 및 평면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 메모리 장치의 평면도 및 단면도들이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 평면도들이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다. 일례로, 본 발명의 실시예에 따른 메모리 장치(10)는 비휘발성(Non-Volatile) 메모리 장치일 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀은 복수의 행과 열을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작할 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 쓸 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이의 등가회로도이다. 도 2는 메모리 장치에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다.
도 2를 참조하면, 일 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 배치도이다.
도 3을 참조하면, 일 실시예에 따른 메모리 장치(100)는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 일 실시예에서, 셀 영역(C)은 복수의 채널 영역(110)이 마련되는 셀 어레이 영역(CA)과, 복수의 게이트 전극층(131-136: 130)이 복수의 콘택 플러그(170-176: 170)와 연결되는 연결 영역(CT)을 포함할 수 있다. 한편, 주변 회로 영역(P)은 셀 영역(C)의 연결 영역(CT) 외측에 마련될 수 있으며, 주변 회로 영역에는 복수의 회로 소자, 예를 들어 복수의 수평 트랜지스터가 배치될 수 있다.
셀 영역(C)에는 복수의 메모리 셀, 및 메모리 셀과 전기적으로 연결되는 복수의 비트 라인(190), 복수의 게이트 전극층(130)이 배치될 수 있다. 복수의 게이트 전극층(130)은 도전성 물질을 포함할 수 있다. 복수의 게이트 전극층(130)은 일 방향으로 연장될 수 있으며, 도 3에서는 복수의 게이트 전극층(130)이 x축 방향으로 연장되는 것으로 도시하였다. 복수의 비트 라인(190)은 복수의 게이트 전극층(130)이 연장되는 일 방향과 교차하는 다른 방향으로 연장될 수 있으며, 도 3에서는 x축과 교차하는 y축 방향으로 복수의 비트 라인(190)이 연장되는 것으로 도시하였다.
복수의 게이트 전극층(130)은 x-y 평면에 수직하는 z축 방향으로 적층되고, x축 방향으로 연장되어 복수의 워드 라인을 형성할 수 있다. 상기 z축 방향으로 동일한 높이에 배치되는 일부 게이트 전극층(130)은 복수의 연결 라인(181-186: 180)에 의해 서로 전기적으로 연결될 수 있다. z축 방향으로 동일한 높이에 배치되는 일부 게이트 전극층(130)을 연결 라인(180)을 통해 서로 연결하기 위하여, z축 방향으로 연장되는 복수의 콘택 플러그(170)가 마련될 수 있다.
복수의 게이트 전극층(130)에는 복수의 채널 영역(110)이 지그재그(zig-zag) 형태로 배치될 수 있으며, 각 채널 영역(110)은 비트 라인(190)과 전기적으로 연결될 수 있다. 게이트 전극층(130)에 복수의 채널 영역(110)을 지그재그 형태로 배치함으로써, 게이트 전극층(130)에 배치되는 채널 영역(110)의 숫자를 늘릴 수 있다. 게이트 전극층(130)은 y축 방향으로 분리되어 복수의 게이트 적층체를 이룰 수 있다. 상기 게이트 적층체에서 복수의 채널 영역(110)은 x축 방향을 따라 2열로 배치될 수 있다. 복수의 채널 영역(110)의 배치는 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다. 예를 들어, 상기 게이트 적층체에서 복수의 채널 영역(110)은 x축 방향으로 따라 4열 또는 9열로 배치될 수 있다(도 12 및 도 13 참조).
연결 영역(CT)은 셀 어레이 영역(CA)과 주변 회로 영역(P) 사이에 배치된다. 연결 영역(CT)에는 셀 어레이 영역(CA)으로부터 일 방향(x축 방향)으로 연장되는 복수의 게이트 전극층(130) 및 복수의 게이트 전극층(130)과 연결되는 복수의 콘택 플러그(170)가 배치될 수 있다. 복수의 게이트 전극층(130) 각각이 일 방향으로 연장되는 길이는, x-y 평면에 수직하는 상기 z축 방향으로 최하층에 위치한 게이트 전극층(131)으로부터 최상층의 게이트 전극층(136)으로 갈수록 소정의 길이만큼 점점 더 짧아질 수 있다. 최하층의 게이트 전극층(131)에서 최상층의 게이트 전극층(136)으로 갈수록 일 방향으로의 연장 길이가 점점 짧아짐에 따라, 복수의 게이트 전극층(130) 각각은 게이트 전극층(130)의 적층 방향에서 인접한 다른 게이트 전극층(130)과 단차를 형성할 수 있다.
연결 영역(CT)의 외측에는 주변 회로 영역(P)이 배치된다. 주변 회로 영역(P)에는 메모리 셀들의 구동을 위한 회로들 및 메모리 셀들에 저장된 정보를 판독하기 위한 회로들 등이 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다. 도 3에서 셀 영역(C)에 포함되는 구성요소 중 일부가 도 4에서는 생략되어 도시될 수 있다. 예를 들어, 도 3에 표시된 비트 라인(190)과 연결 라인(180)은 도 4에서 생략되어 있다.
도 4를 참조하면, 메모리 장치(100)는 셀 어레이 영역(CA) 및 셀 어레이 영역(CA)에 인접하는 연결 영역(CT)이 정의되는 기판(105)을 포함할 수 있다.
기판(105)은 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 기판(105)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
메모리 장치(100)는 z축 방향을 따라 기판(105)의 상면 위에 적층되는 복수의 게이트 전극층(131-136: 130) 및 복수의 게이트 전극층(130) 사이에 배치되는 복수의 절연층(141-147: 140)을 포함할 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)은 일 방향(도 4의 x축 방향)을 따라 연장될 수 있다.
셀 어레이 영역(CA)에는 복수의 게이트 전극층(130)과 복수의 절연층(140) 이외에 z축 방향으로 연장되는 채널 기둥들(CH)이 마련될 수 있다. 채널 기둥(CH)은 채널 영역(110), 게이트 절연막(160), 매립 절연층(113) 및 도전층(115)을 포함할 수 있다. 채널 영역(110)은 원형의 단면을 갖는 개구부 내에 형성될 수 있으며, 가운데가 비어 있는 환형의 채널 영역(110) 내부에 매립 절연층(113)이 마련될 수도 있다. 채널 영역(110) 상에는 도전층(115)이 마련될 수 있으며, 도전층(115)을 통해 비트 라인(190)(도 3 참조)이 채널 영역(110)과 서로 연결될 수 있다.
채널 영역(110)과 게이트 전극층(130) 사이에는 블록킹층(162), 전하 저장층(164), 터널링층(166) 등을 포함하는 게이트 절연막(160)이 배치될 수 있다. 도 4에 도시한 실시예에서, 블록킹층(162), 전하 저장층(164)과 터널링층(166)이 채널 영역(110)과 평행하게 z축 방향으로 연장되도록 채널 영역(110)의 외측에 배치될 수 있다. 이와 달리, 메모리 장치(100)의 구조에 따라 블록킹층(162), 전하 저장층(164), 터널링층(166) 모두가 게이트 전극층(130)을 둘러싸는 형태로 배치되거나, 게이트 절연막(160)의 일부는 채널 영역(110)과 평행하게 z축 방향으로 연장되어 채널 영역(110)의 외측에 배치되고, 나머지는 게이트 전극층(130)을 둘러싸도록 배치될 수 있다.
블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 블록킹층(162)이 고유전율 유전 물질을 포함하는 경우, 상기 "고유전율"이라는 용어는, 블록킹층(162)의 유전율이 터널링층(166)의 유전율보다 높다는 의미로 정의될 수 있다.
한편, 선택적으로 블록킹층(162)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널 영역(130)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우, 전하 저장층(164)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착함으로써 형성될 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
z축 방향으로 서로 다른 위치에 적층되는 복수의 게이트 전극층(130) 및 절연층(140)이 x축 방향을 따라 서로 다른 길이로 연장되어 연결 영역(CT)에는 계단 형상의 복수의 패드영역이 제공될 수 있다. 도 4에는 z축 방향을 따라 절연층(140)이 게이트 전극층(130) 보다 상부에 위치하는 것으로 도시하였으나, 이와 반대로 게이트 전극층(130)이 절연층(140) 보다 상부에 위치할 수도 있다.
연결 영역(CT)의 각 패드영역에는 층간 절연층(153) 및 절연층(140)을 관통하여 게이트 전극층(130)과 연결되는 복수의 콘택 플러그(171~176: 170)가 마련될 수 있다. 복수의 콘택 플러그(170)는 z축 방향을 따라 연장될 수 있으며, 게이트 전극층(130)과 유사하게 도전성이 우수한 물질을 포함할 수 있다. 일 실시예로, 복수의 콘택 플러그(170)는 게이트 전극층(130)과 동일한 물질을 포함할 수 있으며, x축 방향으로 동일한 위치에 형성되는 복수의 콘택 플러그(170)는 도 3에 도시된 연결 라인(181~186: 180)에 의해 서로 전기적으로 연결될 수 있다.
연결 영역(CT)에는 복수의 콘택 플러그(170)를 서로 전기적으로 절연시키기 위해 복수의 콘택 플러그들(170)을 둘러싸며 x축 방향 및 z축 방향으로 연장되는 콘택 절연층(155)이 형성될 수 있다. 콘택 절연층(155)은 콘택 플러그(170)의 외주면을 둘러싸는 제1 영역들(155a)과 제1 영역들(155a)을 연결하는 제2 영역들(155b)을 포함할 수 있다. 콘택 절연층(155)은 콘택 플러그(170)을 따라 z축 방향으로 연장되어 복수의 게이트 전극층(130)에 접할 수 있다. 콘택 절연층(155)은 전기적으로 절연성을 가지는 물질로 이루어질 수 있다. 일 실시예에서, 콘택 절연층(155)은 층간 절연층(153)과 다른 물질로 이루어질 수 있다. 예를 들어, 층간 절연층(153)은 실리콘 산화물이고, 콘택 절연층(155)은 실리콘 질화물이나 실리콘 산질화물일 수 있다.
콘택 절연층(155)이 접하는 게이트 전극층들(130)의 상부에는 콘택 절연층(155)의 외주면의 형상에 대응되는 형상을 가지는 리세스들이 형성될 수 있다. 상기 리세스들의 깊이는 실질적으로 동일할 수 있다.
도전층(118)은 z축 방향으로 복수의 게이트 전극층들(130) 및 복수의 절연층들(140)을 관통하여 기판(105)과 연결될 수 있다. 도전층(118)은 예를 들어, x축 방향으로 연장되는 라인 형상으로 배치될 수 있다. 도전층(118)에 의해 게이트 전극층들(130) 및 절연층(140)은 복수의 게이트 적층체로 나누어질 수 있다. 도전층(118)은 공통 소스 라인(CSL)을 이룰 수 있다. 도전층(118)의 아래에는 기판(105)에 불순물이 도핑된 소스 영역(107)이 구비될 수 있다. 도전층(180)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다. 도전층(180)과 게이트 전극층들(130) 사이에 절연층(116)이 더 배치될 수 있다. 절연층(116)에 의해 게이트 전극층들(130)과 도전층(118)은 전기적으로 절연될 수 있다.
한편, 도 4에는 4개의 메모리 셀(MC1~MC4)과 하나의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 마련되는 것으로 도시되어 있으나, 이는 예시일 뿐이며, 메모리 셀의 개수 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 개수는 이에 한정되지 않는다. 또한, 도 4에는 메모리 셀(MC1~MC4)과 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 동일한 구조를 갖는 것으로 도시하였으나, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 메모리 셀(MC1~MC4)과 다른 구조를 가질 수도 있다.
이하, 도 4에 도시한 메모리 장치의 제조 방법에 대해 설명한다.
도 5a 내지 도 5o는 도 4에 도시한 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다. 도 5a 내지 도 5o는 공정 순서에 따라 도 4의 사시도를 y축 방향에서 바라본 단면도이다.
도 5a를 참조하면, 기판(105) 상에 복수의 절연층(141-147: 140)과 복수의 희생층(121-126: 120)이 교대로 적층된다. 희생층(120)은 절연층(140)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층(120)은, 희생층(120)을 식각하는 공정에서, 절연층(140)의 식각을 최소화할 수 있는 물질을 포함할 수 있다. 이러한 식각 선택성(etch selectivity)은 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층(140)과 다른 물질일 수 있다. 예를 들어, 절연층(140)이 실리콘 산화막인 경우, 희생층(120)은 실리콘 질화막일 수 있다.
본 발명의 다양한 실시예에 따라, 복수의 절연층(140) 각각의 두께는 서로 다를 수 있다. 예를 들어, 복수의 절연층(140) 가운데 z축 방향으로 최하부에 위치하는 절연층(141)은 다른 절연층(142-147)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 절연층(147)은 다른 절연층(141-146)에 비해 상대적으로 두꺼울 수도 있다. 즉, 절연층(140) 및 희생층들(120)의 두께는 도 5a에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 절연층(140) 및 희생층(120)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
다음으로, 도 5b를 참조하면, 기판(105) 상에 교대로 적층된 복수의 희생층(120)과 절연층(140)을 식각하여 단차 구조를 갖는 패드 영역을 마련할 수 있다. z축 방향으로 인접한 희생층(120)과 절연층(140) 사이에 도 5b와 같은 단차를 형성하기 위해, 기판(105) 상에 교대로 적층된 복수의 희생층(120)과 절연층(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(120) 및 절연층(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(120) 및 절연층(140)을 식각하는 공정을 복수 회 수행함으로써, 희생층(120) 및 절연층(140)을 순차적으로 식각하여 도 5b에 도시한 바와 같은 복수의 단차를 가지는 계단형 구조를 형성할 수 있다.
일 실시예에서, 각 절연층(140)과 희생층(120)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 절연층(140)과 희생층(120)은 일 방향(x축 방향)을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, z축 방향으로 최하부에 위치한 희생층(121)의 하부에는 같은 길이만큼 연장되는 절연층(141)이 더 배치될 수 있다.
다음으로, 도 5c를 참조하면, 상기 계단형 구조를 덮는 층간 절연층(153)을 형성할 수 있다. 층간 절연층(153)은 셀 어레이 영역(CA) 및 연결 영역(CT)에서 계단형 구조를 이루는 복수의 절연층(140) 및 희생층(120) 상에 배치될 수 있다.
층간 절연층(153)을 효율적으로 형성하기 위해 TEOS 산화막을 이용할 수 있다. 증착 속도가 우수한 TEOS 산화막으로 층간 절연층(153)을 형성함으로써, 층간 절연층(153)을 형성하는 공정에서 소요되는 시간을 단축하고 공정 전체의 효율성을 높일 수 있다. 증착 속도가 우수한 대신 Gap Filling 특성이 나쁜 TEOS 산화막으로 층간 절연층(153)을 형성하기 위해, HDP 산화막을 포함하는 하부 층간 절연층이 층간 절연층(153)에 앞서 형성될 수 있다.
다음으로, 셀 어레이 영역(CA)에 채널 영역(110)이 형성될 수 있다. 채널 영역(110)을 형성하기 위해, 복수의 절연층(140)과 희생층(120)을 z축 방향으로 관통하는 개구부를 형성할 수 있다. 상기 개구부는 채널 영역(110)의 개수에 따라 여러 개가 마련될 수 있으며, 복수의 개구부는 z축에 수직한 x-y 평면에서 지그재그 형태로 배치되어 상기 x-y 평면에서 서로 이격되어 고립될 수 있다. 복수의 개구부는 마스크층에 의해 복수의 개구부가 마련되는 영역만을 노출시키고 노출된 영역을 이방성 식각함으로써 형성될 수 있다. 복수의 개구부 각각은 기판(105)의 상면을 노출시키거나, 또는 기판(105)을 소정의 깊이만큼 파고 들어가는 깊이를 가질 수도 있다.
복수의 개구부 각각의 내면 및 하부면에 원자층 증착법(ALD)을 사용하여 블록킹층, 전하 저장층과 터널링층을 포함하는 게이트 절연막(160)을 형성할 수 있다. 복수의 희생층(120) 및 절연층(140)과 인접한 영역으로부터 상기 블록킹층, 상기 전하 저장층과 상기 터널링층이 순차적으로 적층될 수 있다.
게이트 절연막(160)의 내측에 채널 영역(110)이 형성될 수 있다. 채널 영역(110)은 소정의 두께, 예컨대, 복수의 개구부 각각의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있다. 채널 영역(110)은 다결정 실리콘 또는 단결정 실리콘으로 형성될 수 있다. 채널 영역(110)은 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD)에 의해 형성될 수 있다. 한편, 개구부 각각의 저면에서 채널 영역(110)은 기판(105)과 직접 접촉되어 전기적으로 연결될 수 있다.
채널 영역(110)의 내측은 매립 절연층(113)으로 채워질 수 있다. 선택적으로, 매립 절연층(113)을 형성하기 전에, 채널 영역(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
상기 구조는 도 4에 도시한 실시예에 따른 것이나, 다른 구조로 채널 영역(110)을 형성할 수도 있음은 물론이다. 예를 들어, 채널 영역(110)을 형성하기 위한 복수의 개구부를 마련한 후, 게이트 절연막(160)을 형성하는 공정 없이 바로 채널 영역(110)을 형성하고 채널 영역(110)의 내측에 매립 절연층(113)을 형성할 수 있다. 이때, 게이트 절연막(160)은 게이트 전극층(130)을 형성하는 공정 전에 형성되어 게이트 전극층(130)을 둘러싸는 형태로 배치될 수 있다.
다음으로, 최상부의 층간 절연층(153)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(113)의 상부를 일부분 제거하고, 매립 절연층(113) 및 층간 절연층(153) 상에 도전층(115)를 이루는 도전 물질을 형성할 수 있다. 다시, 평탄화 공정을 수행함으로써, 채널 영역(110)에 연결되는 도전층(115)이 형성될 수 있다.
다음으로, 도 5d를 참조하면, 복수의 희생층(120)을 제거하여 측면 개구부(Th)를 형성할 수 있다. 복수의 희생층(120)이 습식 식각 공정에 의해 선택적으로 제거됨에 따라 복수의 절연층(140) 사이에 복수의 측면 개구부(Th)가 마련될 수 있다. 상기 측면 개구부들(Th)을 통해 게이트 절연막(160)의 일부가 노출될 수 있다.
다음으로, 도 5e를 참조하면, 측면 개구부(Th) 내에 게이트 전극층들(131-136: 130)이 형성될 수 있다. 복수의 측면 개구부(Th) 내에 도전성 물질을 증착하여 복수의 게이트 전극층들(130)을 형성할 수 있다. 게이트 전극층(130)은 텅스텐(W) 등과 같은 도전성 물질로 형성될 수 있다. 게이트 전극층(130)은 ALD 또는 CVD 공정에 의해 형성될 수 있다.
이로써, 기판(105) 상에 제1 방향(도면에서 x축 방향)을 따라 서로 다른 길이만큼 연장되어 계단형 구조를 제공하는 게이트 전극층들(130)을 형성할 수 있다. 계단형 구조를 제공하는 게이트 전극층들(130) 상에는 층간 절연층(153)이 배치되고 게이트 전극층들(130) 사이에는 절연층들(140)이 배치될 수 있다.
다음으로, 도 5f 및 도 5g를 참조하면, 연결 영역(CT)에서 층간 절연층(153) 상에 마스크 패턴(210)을 형성할 수 있다. 여기서, 도 5g는 기판(105)의 상부에서 바라본 평면도이다. 도 5f는 도 5g의 A-A'선을 따라 절단한 단면도에 해당한다.
마스크 패턴(210)은 후속의 공정을 통해 형성될 콘택 홀들의 위치에 대응하여 배치되는 제1 패턴 영역들(210a) 및 제1 패턴 영역들을(210a) 서로 연결하는 제2 패턴 영역들(210b)을 포함하며, 제1 방향(x축 방향)을 따라 연장될 수 있다. 마스크 패턴(210)의 제1 및 제2 패턴 영역들(210a, 210b)를 통해 층간 절연층(153)이 노출될 수 있다. 제1 패턴 영역들(210a)는 상기 콘택 홀들의 개수와 동일한 개수만큼 형성되며, 상기 제1 방향을 따라 일렬로 배치될 수 있다. 제2 패턴 영역(210b)은 소정의 폭(W2)을 가지며 상기 제1 방향으로 연장되는 라인 형상이고, 제1 패턴 영역(210a)의 폭(W1)은 제2 패턴 영역(210b)의 폭(W2)보다 크게 형성될 수 있다. 제1 패턴 영역(210a)의 폭(W1)은 제2 패턴 영역(210b)의 폭(W2)과 콘택 홀의 크기를 고려하여 적절히 결정될 수 있다. 예를 들어, 제1 패턴 영역(210a)의 폭(W1)은 제2 패턴 영역(210b)의 폭(W2)과 콘택 홀의 크기를 합한 것과 동일하거나 크게 형성될 수 있다.
제1 패턴 영역들(210a)은 원형으로 도시되어 있으나, 이에 한정되지 않으며 다양한 형태로 변형될 수 있다. 제2 패턴 영역은(210b)은 일정한 폭을 가지는 것으로 도시되어 있으나, 이에 한정되지 않는다.
다음으로, 도 5h, 도 5i 및 도 5j를 참조하면, 연결 영역(CT)에서 층간 절연층(153) 내에 게이트 전극층들(130)을 노출시키는 개구부(OP)를 형성할 수 있다. 여기서, 도 5j는 기판(105)의 상부에서 바라본 평면도이다. 도 5h는 도 5j의 A-A'선을 따라 절단한 단면도에 해당한다. 도 5i는 도 5h의 일부 영역(A)를 확대한 도면이다.
마스크 패턴(120)을 식각 마스크로 이용하여 층간 절연층(153) 및 절연층(140)의 일부를 제거하여 게이트 전극층들(131~136: 130)을 노출시키는 상기 제1 방향으로 연장되는 라인 형태의 개구부(OP)를 형성할 수 있다. 마스크 패턴(120)은 개구부(OP)가 형성된 후에 제거될 수 있다.
개구부(OP)는 상기 제1 방향(x축 방향)을 따라 일렬로 배치되며 콘택 홀들의 개수와 동일한 개수만큼 형성되는 제1 개구 영역들(OPa) 및 제1 개구 영역들(OPa)을 서로 연결하는 제2 개구 영역들(OPb)을 포함할 수 있다. 기판(105)의 상부에서 바라 봤을 때, 개구부(OP)의 제1 개구 영역(OPa)은 마스크 패턴(120)의 제1 패턴 영역(120a)에 대응하는 형상을 가지며, 제2 개구 영역(OPb)은 마스크 패턴(120)의 제2 패턴 영역(120b)에 대응하는 형상을 가질 수 있다.
제2 개구 영역(OPb)은 소정의 폭(W4)을 가지며 상기 제1 방향으로 연장되는 라인 형상이고, 제1 개구 영역(OPa)의 폭(W3)은 제2 개구 영역(OPb)의 폭(W4)보다 크게 형성될 수 있다.
서로 다른 깊이를 가지는 복수의 콘택 홀들을 동시에 형성하기 위한 식각 공정에서는, z축 방향으로 최하부에 위치한 게이트 전극층(131)에 이르는 콘택 홀을 형성하기 위해 층간 절연층(153)과 절연층(140)이 식각될 때까지 다른 게이트 전극층들(132~136)은 콘택 홀의 식각 공정에 의해 관통되지 않아야 한다.
따라서, 층간 절연층(153)과 절연층(140)의 식각 공정에서 게이트 전극층(130)에 대한 식각 선택비가 적절히 확보되지 못한 경우 상부나 중간 깊이에 위치한 게이트 전극층(130) 중 일부가 식각 공정에 의해 z축 방향으로 관통되어, 도전성 물질의 매립 후에 일부 게이트 전극층(130)이 서로 전기적으로 연결되는 브릿지(bridge) 불량이 발생할 수 있다.
본 실시예에서는 콘택 홀들이 배치되는 제1 개구 영역들(OPa)을 연결하는 제2 개구 영역들(OPb)를 포함하며 제1 방향(예를 들어, x축 방향)으로 연장되는 라인 형태의 개구부(OP)를 형성하기 때문에, 플루오르카본 계열의 가스, 아르곤 및 산소 등이 혼합된 식각 가스를 이용하여 층간 절연층(153) 및 절연층(140)을 식각하는 동안에, 개구부(OP)의 전체 영역에서 패시베이션 물질인 플루오르카본(CxFy) 폴리머의 두께가 균일하게 형성될 수 있다. 이 때문에, 개구부(OP)의 전체 영역에서 게이트 전극층들(130)에 대한 적절한 식각 선택비가 균일하게 확보될 수 있다. 따라서, 개구부(OP)의 식각 공정 동안에 게이트 전극층들(130) 중 일부가 관통되는 현상을 방지할 수 있다.
도 5i를 참조하면, 개구부(OP)를 형성하는 동안에, 게이트 전극층들(131-136: 130)의 상부에는 개구부(OP)의 형상에 대응하는 리세스들(R)이 형성될 수 있다. 개구부(OP)의 전체 영역에서 게이트 전극층들(130)에 대한 식각 선택비가 실질적으로 균일하게 확보되기 때문에, 게이트 전극층들(131-136: 130)의 상부에 형성되는 리세스들(R)의 깊이(d)는 서로 실질적으로 동일할 수 있다.
다음으로, 도 5k와 도 5l를 참조하면, 콘택 플러그들(도 4의 170)을 형성하기 위한 복수의 예비 콘택 홀들(H')을 형성할 수 있다. 여기서, 도 5k는 기판(105)의 상부에서 바라본 평면도이다. 도 5l는 도 5k의 A-A'선을 따라 절단한 단면도에 해당한다.
먼저, 개구부(OP) 내에 형성된 플루오르카본(CxFy) 폴리머가 제거될 수 있다. 다음으로, 개구부(OP)를 부분적으로 콘택 절연층(155)으로 채움으로써, 예비 콘택홀들(H')을 형성할 수 있다. 구체적으로, 제1 개구 영역(OPa)의 일부를 채우고, 제2 개구 영역(OPb)은 완전히 채우도록 개구부(OP)의 측벽에 콘택 절연층(155)을 형성함으로써, 예비 콘택 홀들((H')을 형성할 수 있다. 이때, 개구부(OP)를 통해 노출된 게이트 전극층들(130), 도전층(118) 및 층간 절연층(153) 상에도 콘택 절연층(155)이 형성될 수 있다. 콘택 절연층(155)는 원자층 증착법(ALD)에 의해 게이트 전극층들(130), 개구부(OP)의 측벽 및 층간 절연층(153) 상에 균일한 두께로 형성될 수 있다. 개구부(OP)의 측벽을 기준으로 한 콘택 절연층(155)의 두께(t)는 제2 개구 영역(OPb)의 폭(W4)의 절반보다 두껍고, 제1 개구 영역(OPa)의 폭(W3)의 절반보다 얇을 수 있다. 콘택 절연층(155)은 콘택 플러그들을 전기적으로 절연시킬 수 있는 절연성을 가지는 물질이면 어느 것이나 사용될 수 있다. 일 실시예에서, 콘택 절연층(155)은 층간 절연층(153)과 다른 절연 물질로 이루어질 수 있다.
다음으로, 도 5m과 도 5n을 참조하면, 콘택 플러그(도 4의 170)를 형성하기 위한 복수의 콘택 홀들(H)을 형성할 수 있다. 여기서, 도 5m는 기판(105)의 상부에서 바라본 평면도이다. 도 5n는 도 5m의 A-A'선을 따라 절단한 단면도에 해당한다.
제1 개구 영역(OPa, 도 5m 참조) 내에서 게이트 전극층들(131-136: 130)이 노출되도록 예비 콘택 홀들((H') 아래의 콘택 절연층(155)을 제거함으로써, 콘택 홀들(H)을 형성할 수 있다. 예비 콘택 홀들(H') 아래의 콘택 절연층(155)을 제거하는 것은 에치백(etch back) 공정 또는 습식 식각 공정에 의해 수행될 수 있다. 이 때, 도전층(118) 및 층간 절연층(153) 상에 형성되었던 콘택 절연층(155)이 함께 제거될 수 있다.
다음으로, 도 5o 및 도 5p를 참조하면, 게이트 전극층들(131-136: 130)에 연결되는 콘택 플러그들(171-176: 170)를 형성할 수 있다. 여기서, 도 5n은 기판(105)의 상부에서 바라본 평면도이다. 도 5o는 도 5m의 A-A'선을 따라 절단한 단면도에 해당한다.
게이트 전극층들(130)을 노출시키는 콘택 홀들(H)을 채우도록 도전성 물질을 형성한 다음, 층간 절연층(153)이 드러나도록 평탄화 공정을 수행하여 콘택 플러그들(170)을 형성할 수 있다. 콘택 플러그(170)는 도전성 물질, 예를 들어 텅스텐(W)을 포함할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 평면도 및 단면도이다. 여기서, 도 6은 기판(105)의 상부에서 바라본 평면도이다. 도 7은 도 6의 C-C'선을 따라 절단한 단면도에 해당한다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100A)는 상술한 메모리 장치(100)와 달리, 연결 영역(CT)에 게이트 전극층들(130) 상에 제1 방향(도면에서 x축 방향)으로 지그재그 형태로 배치된 콘택 플러그들(170)을 포함할 수 있다. 연결 영역(CT)에는 복수의 콘택 플러그들(170)을 서로 전기적으로 절연시키기 위해 복수의 콘택 플러그들(170)을 둘러싸며 x축 방향 및 z축 방향으로 연장되는 콘택 절연층(255)이 형성될 수 있다. 콘택 절연층(255)는 콘택 플러그(170)의 외주면을 둘러싸는 제1 영역들(255a)과 제1 영역들(255a)을 연결하는 제2 영역들(255b)을 포함할 수 있다. 제1 영역들(255a)는 상기 제1 방향으로 지그재그 형태로 배치될 수 있다. 콘택 절연층(255)는 콘택 플러그(170)을 따라 z축 방향으로 연장되어 복수의 게이트 전극층(130)에 접할 수 있다. 콘택 절연층(255)은 절연층(140)을 관통하여 게이트 전극층(130)에 콘택 절연층(255)는 층간 절연층(153)과 다른 물질로 형성될 수 있다. 콘택 절연층(255)이 접하는 게이트 전극층들(130)의 상부에는 콘택 절연층(255)의 외주면의 모양과 동일한 모양을 가지는 리세스들이 형성될 수 있다. 상기 리세스들의 깊이는 실질적으로 동일할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면이다. 도 8은 도 5g에 도시된 마스크 패턴이 다른 형태로 변형된 것이다.
도 8을 참조하면, 마스크 패턴(220)은 후속의 공정을 통해 형성될 콘택 홀들의 위치에 대응하여 배치되는 제1 패턴 영역들(220a) 및 제1 패턴 영역들을(220a) 서로 연결하는 제2 패턴 영역들(220b)을 포함하며, 제1 방향(x축 방향)을 따라 연장될 수 있다. 제1 패턴 영역들(220a)는 상기 콘택 홀들의 개수와 동일한 개수만큼 형성되며, 상기 제1 방향을 따라 지그재그로 배치될 수 있다. 제2 패턴 영역(220b)은 소정의 폭(W2')을 가지며 상기 제1 방향에 대해 비스듬히 연장되는 라인 형상이고, 제1 패턴 영역(220a)의 폭(W1')은 제2 패턴 영역(220b)의 폭(W2')보다 크게 형성된다. 제1 패턴 영역(220a)의 폭(W1')은 제2 패턴 영역(220b)의 폭(W2')과 콘택 홀의 크기를 고려하여 적절히 결정될 수 있다. 예를 들어, 제1 패턴 영역(220a)의 폭(W1')은 제2 패턴 영역(220b)의 폭(W2')과 콘택 홀의 크기를 합한 것과 동일하거나 크게 형성될 수 있다.
제1 패턴 영역들(220a)은 원형으로 도시되어 있으나, 이에 한정되지 않으며 다양한 형태로 변형될 수 있다. 제2 패턴 영역은(220b)은 일정한 폭을 가지는 것으로 도시되어 있으나, 이에 한정되지 않는다.
이후, 도 5h 및 도 5j를 참조하여 설명한 공정을 수행하여, 상기 제1 방향을 따라 지그재그로 배치되며 상기 콘택 플러그들의 개수와 동일한 개수만큼 형성되는 제1 개구 영역들(OPa) 및 상기 제1 개구 영역들(OPa)을 연결하는 제2 개구 영역들(OPb)을 포함하는 개구부(OP)를 형성할 수 있다. 이어서, 도 5l 내지 도 5p를 참조하여 설명한 공정을 수행하여, 게이트 전극층들(130)에 연결되는 콘택 플러그들(170)을 형성할 수 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 메모리 장치의 평면도 및 단면도들이다. 여기서, 도 9는 기판(105)의 상부에서 바라본 평면도이다. 도 10은 도 9의 C-C'선을 따라 절단한 단면도에 해당한다. 도 11은 도 9의 D-D'선을 따라 절단한 단면도에 해당한다.
도 9 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100B)는 상술한 메모리 장치(100)과 달리, 연결 영역(CT)에 게이트 전극층들(130) 상에 제1 방향(도면에서 x축 방향)으로 지그재그 형태로 배치된 더미 채널 기둥들(DCH)를 더 포함할 수 있다. 더미 채널 기둥들(DCH)의 배치 형태는 도시된 바에 한정되지 않는다. 더미 채널 기둥(DCH)은 복수의 게이트 전극층(130)의 제1 방향(X축 방향)의 일단에 인접하도록 배치될 수 있다. 다만, 도시한 바와 같이, 더미 채널 영역(DCH)이 게이트 전극층(130)의 일단에 완전히 접하도록 배치되는 것으로 한정되지는 않는다.
더미 채널 기둥들(DCH)은 도 5d를 참조하여 설명하는 반도체 장치(100)의 제조 공정 중 희생층(120)을 제거하는 공정에서, 절연층(140)을 지지하기 위해 배치될 수 있다. 더미 채널 기둥(DCH)는 셀 어레이 영역(CA)에 배치된 채널 기둥(CH)과 동일한 구조를 가질 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 평면도들이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100C)는 상술한 메모리 장치(100B)과 달리, 도전층(118)에 의해 구분되는 각각의 게이트 적층체에 있어서, 셀 어레이 영역(CA)에 제1 방향(도면에서 x축 방향)으로 4열로 배치된 채널 기둥들(CH)을 포함하고, 연결 영역(CT)에 게이트 전극층들(130) 상에 제1 방향(도면에서 x축 방향)으로 1열로 배치된 더미 채널 기둥들(DCH)를 더 포함할 수 있다. 또한, 메모리 장치(100C)는 각각의 상기 게이트 적층체에 있어서, 제1 방향으로 2열로 배치된 콘택 플러그들(170) 및 콘택 플러그들(170)을 감싸는 2개의 콘택 절연층들(155)을 포함할 수 있다.
도 13를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100D)는 상술한 메모리 장치(100B)과 달리, 도전층(118)에 의해 구분되는 각각의 게이트 적층체에 있어서, 셀 어레이 영역(CA)에 제1 방향(도면에서 x축 방향)으로 9열로 배치된 채널 기둥들(CH)을 포함하고, 연결 영역(CT)에 게이트 전극층들(130) 상에 제1 방향(도면에서 x축 방향)으로 3열로 배치된 더미 채널 기둥들(DCH)를 더 포함할 수 있다. 또한, 메모리 장치(100D)는 각각의 상기 게이트 적층체에 있어서, 제1 방향으로 4열로 배치된 콘택 플러그들(170) 및 콘택 플러그들(170)을 감싸는 4개의 콘택 절연층들(155)을 포함할 수 있다.
콘택 플러그들(170) 및 더미 채널 기둥들(DCH)의 배치 형태는 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다.
도 14를 참조하면, 메모리 장치(200)는 상하로 배치된 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은 도 4의 실시예와 동일한 구조를 가질 수 있다. 도 4를 참조하여 설명한 것이 그대로 적용될 수 있다. 다만, 기판(105)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(105)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다. 셀 영역(CELL)은 도시된 바에 한정되지 않고, 상술한 일 실시예들에 따른 다양한 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 활성 영역을 정의하는 소자분리층(210)을 포함할 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자(230)는 평면 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 배치된 도핑 영역(205)은 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다. 회로 소자(230)은 평면 트랜지스터에 한정되지 않고 다양한 구조의 트랜지스터를 포함할 수 있다.
복수의 주변 영역 절연층들(244, 246)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들이 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 x축 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 15를 참조하면, 일 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 상술한 것과 같은 본 발명의 실시예들에 따라 제조된 메모리 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 15에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 16을 참조하면, 일 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 상술한 것과 같은 본 발명의 실시예들에 따라 제조된 메모리 장치를 포함할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 개략도이다.
도 17을 참조하면, 전자 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 전자 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 전자 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 전자 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 상술한 것과 같은 본 발명의 실시예들에 따라 제조된 메모리 장치를 포함할 수 있다.
인터페이스(3400)는 전자 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 상술한 것과 같은 반도체 장치를 하나 이상 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 메모리 장치 105: 기판
110: 채널 영역 113: 매립 절연층
120: 희생층 130: 게이트 전극층
140, 155: 절연층 153: 층간 절연층
160: 게이트 절연막 170: 콘택 플러그
210, 220: 마스크 패턴
OP: 개구부
H: 콘택 홀

Claims (10)

  1. 기판 상에 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단형 구조를 제공하는 복수의 게이트 전극층들;
    상기 복수의 게이트 전극층들 상에 배치되는 층간 절연층;
    상기 층간 절연층을 관통하여 상기 복수의 게이트 전극층들에 연결되는 콘택 플러그들; 및
    상기 층간 절연층 내에 배치되며, 상기 콘택 플러그들을 감싸며 상기 제1 방향으로 연장되는 콘택 절연층; 을 포함하고,
    상기 콘택 절연층은 상기 콘택 플러그들의 외주면을 둘러싸는 제1 영역들 및 상기 제1 영역들을 연결하는 제2 영역들을 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 콘택 절연층은 콘택 플러그를 따라 연장되어 복수의 게이트 전극층들에 접하는 것을 특징으로 하는 메모리 장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 게이트 전극층들의 상부에 상기 콘택 절연층의 외주면의 형상에 대응하는 형상을 가지는 리세스들이 형성되는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 리세스들의 깊이는 동일한 것을 특징으로 하는 메모리 장치.
  6. 기판 상에 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단형 구조를 제공하는 게이트 전극층들 및 상기 게이트 전극층들 상에 배치되는 층간 절연층을 형성하는 단계;
    상기 층간 절연층의 적어도 일부를 제거하여, 제1 개구 영역들 및 상기 제1 개구 영역들을 서로 연결하는 제2 개구 영역을 포함하며, 상기 게이트 전극층을 노출시키는 개구부를 형성하는 단계;
    상기 개구부를 부분적으로 콘택 절연층으로 채워 콘택 홀들을 형성하는 단계; 및
    상기 콘택 홀들 내에 도전 물질을 채워 콘택 플러그들을 형성하는 단계; 를 포함하고,
    상기 콘택 홀들을 형성하는 단계는,
    상기 제1 개구 영역의 일부를 채우고, 상기 제2 개구 영역을 완전히 채우도록 상기 개구부의 측벽에 절연층을 형성하는 단계; 및
    상기 제1 개구 영역 내에서 상기 게이트 전극층들이 노출되도록 상기 절연층을 에치백하는 단계;를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 개구부를 형성하는 단계 이전에,
    상기 콘택 홀들의 위치에 대응하여 배치되는 제1 패턴 영역들 및 상기 제1 패턴 영역들을 연결하는 제2 패턴 영역들을 포함하며 상기 제1 방향을 따라 연장되는 마스크 패턴을 상기 층간 절연층 상에 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 제2 패턴 영역은 소정의 폭을 가지며 상기 제1 방향을 따라 연장되고,
    상기 제1 패턴 영역의 폭은 상기 제2 패턴 영역의 폭보다 큰 것을 특징으로 하는 메모리 장치의 제조 방법.
  9. 삭제
  10. 제6 항에 있어서,
    상기 콘택 홀들을 형성하는 단계에서의 상기 절연층을 형성하는 단계에서,
    상기 개구부의 측벽을 기준으로 하는 상기 절연층의 두께는 상기 제2 개구 영역의 폭의 절반보다 두껍고, 상기 제1 개구 영역의 폭의 절반보다 얇은 것을 특징으로 하는 메모리 장치의 제조 방법.
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