KR20220138899A - 3차원 반도체 소자 - Google Patents

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KR20220138899A
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오성래
박상우
채동혁
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에스케이하이닉스 주식회사
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Abstract

3차원 반도체 소자가 설명된다. 상기 3차원 반도체 소자는 제1 셀 영역, 제2 셀 영역, 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치된 비아 플러그 영역; 상기 제1 셀 영역, 상기 비아 플러그 영역, 및 상기 셀 영역 내에 배치되고 교대로 적층된 다수의 워드 라인들 및 다수의 층간 절연층들을 포함하는 워드 라인 스택; 및 상기 비아 플러그 영역 내에서 상기 워드 라인 스택을 수직으로 관통하여 상기 다수의 워드 라인들과 배타적으로 연결된 다수의 비아 플러그들을 포함할 수 있다. 상기 비아 플러그들은 로우 방향으로 지그재그형 배열을 가질 수 있다. 상기 비아 플러그들의 직경들은 증가하는 추세를 가질 수 있다.

Description

3차원 반도체 소자{Three-Dimensional Semiconductor Device}
본 개시는 지그재그형으로 배열되고 서로 다른 수직 길이를 갖는 다수의 비아 플러그들을 포함하는 3차원 반도체 소자에 관한 것이다.
최근 3차원 반도체 소자의 대용량화 및 소형화가 지속되고 있다. 특히, 3차원 반도체 소자의 적층에 따른 신호의 지연 및 전압 강하 현상들이 문제점으로 대두되고 있다.
본 개시의 실시예들이 해결하고자 하는 과제는 셀 영역들 사이에 배치된 비아 플러그 영역을 갖는 3차원 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 셀 영역들의 셀들이 동일한 워드 라인을 공유하는 3차원 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 비아 플러그 영역 내에서 지그재그형으로 배열된 비아 플러그들을 갖는 3차원 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 크기가 다른 직경들을 갖는 비아 플러그들을 포함하는 3차원 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 소자는 제1 셀 영역, 제2 셀 영역, 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치된 비아 플러그 영역; 상기 제1 셀 영역, 상기 비아 플러그 영역, 및 상기 제2 셀 영역 내에 배치되고 교대로 적층된 다수의 워드 라인들 및 다수의 층간 절연층들을 포함하는 워드 라인 스택; 및 상기 비아 플러그 영역 내에서 상기 워드 라인 스택을 수직으로 관통하여 상기 다수의 워드 라인들과 배타적으로 연결된 다수의 비아 플러그들을 포함할 수 있다. 상기 비아 플러그들은 로우 방향으로 지그재그형으로 배열될 수 있다. 상기 비아 플러그들의 직경들은 증가하는 추세를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 소자는 제1 셀 영역, 제2 셀 영역, 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치된 비아 플러그 영역; 상기 제1 셀 영역, 상기 비아 플러그 영역, 및 상기 제2 셀 영역 내에 배치되고 교대로 적층된 다수의 워드 라인들 및 다수의 층간 절연층들을 포함하는 워드 라인 스택; 및 상기 비아 플러그 영역 내에서 상기 워드 라인 스택을 수직으로 관통하여 상기 다수의 워드 라인들과 배타적으로 연결된 다수의 비아 플러그들을 포함할 수 있다. 상기 워드 라인들은 모두 상기 제1 셀 영역으로부터 상기 비아 플러그 영역을 통과하여 상기 제2 셀 영역으로 수평적으로 연장할 수 있다. 상기 비아 플러그들은 로우 방향으로 지그재그형 배열을 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 소자는 제1 셀 영역 및 비아 플러그 영역; 상기 제1 셀 영역 및 상기 비아 플러그 영역에 배치되고 교대로 적층된 다수의 워드 라인들 및 다수의 층간 절연층들을 포함하는 워드 라인 스택; 및 상기 비아 플러그 영역 내에서 상기 워드 라인 스택을 수직으로 관통하여 상기 다수의 워드 라인들과 배타적으로 연결된 다수의 비아 플러그들을 포함할 수 있다. 상기 워드 라인들은 모두 상기 제1 셀 영역으로부터 상기 비아 플러그 영역으로 수평적으로 연장할 수 있다. 상기 비아 플러그들의 직경들은 로우 방향으로 증가하는 추세를 가질 수 있다.
본 발명의 실시예들에 의한 3차원 반도체 소자는 셀 영역들 사이에 배치된 비아 플러그 영역을 가지므로 하나의 워드 라인 컨트롤 회로로 두 셀 영역들 내의 셀 들을 컨트롤 할 수 있다.
본 발명의 실시예들에 의한 3차원 반도체 소자는 셀 영역들의 셀들이 동일한 워드 라인을 공유하므로 소자의 점유 면적이 축소될 수 있다.
본 발명의 실시예들에 의한 3차원 반도체 소자는 비아 플러그 영역 내에서 지그재그형으로 배열된 비아 플러그들을 포함하므로 소자의 점유 면적이 축소될 수 있다.
따라서, 소자의 생산성이 증대될 수 있고, 단가가 낮아질 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 의한 3차원 반도체 소자들의 셀 영역들 및 비아 플러그 영역을 보이는 레이아웃들이다.
도 1c는 도 1a의 A 영역을 확대하여 도시한 레이아웃이다.
도 1d는 다수의 각 사이트들 내에 배치된 다수의 비아 플러그들의 직경들을 보이는 레이아웃이다.
도 1e는 다수의 사이트들 내에 배치된 비아 플러그들의 평균적인 직경들을 보이는 상면도이다.
도 2는 본 개시의 일 실시예에 의한 3차원 반도체 소자의 종단면도이다.
도 3a 내지 18은 본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법을 설명하는 도면들이다.
도 19a 및 19b는 본 개시의 실시예들에 따른 메모리 시스템들의 구성을 나타낸 블록도들이다.
도 19c 및 19d는 본 개시의 실시예들에 따른 컴퓨팅 시스템들의 구성을 나타낸 블록도들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 의한 3차원 반도체 소자들의 셀 영역들(CAa, CAb) 및 비아 플러그 영역들(VA)을 보이는 레이아웃들이다. 도 1a를 참조하면, 비아 플러그 영역(VA)은 셀 영역들(CAa, CAb) 사이에 배치될 수 있다. 셀 영역들(CAa, Cab)은 메모리 셀들을 포함할 수 있다. 셀 영역들(CAa, Cab)은 비아 플러그 영역(VA)의 일 측에 위치한 제1 셀 영역(CAa) 및 비아 플러그 영역(VA)의 타측에 위치한 제2 셀 영역을 포함할 수 있다. 비아 플러그 영역(VA)은 워드 라인들을 컨트롤하는 디코딩 회로와 연결되기 위한 비아 플러그들을 포함할 수 있다. 셀 영역들(CAa, CAb) 및 비아 플러그 영역(VA)은 나란하게(side-by-side) 배치될 수 있다.
도 1b를 참조하면, 비아 플러그 영역들(VAa, VAb, VAc)은 셀 영역들(CAa, CAb)의 사이드 에지들과 인접하도록 분산 배치될 수 있다. 예를 들어, 비아 플러그 영역들(VAa, VAb, VAc)은 제1 셀 영역(CAa)의 좌측 사이드 에지와 인접한 제1 비아 플러그 영역(VAa), 제2 셀 영역(CAb)의 우측 사이드 에지와 인접한 제2 비아 플러그 영역(VAb), 및 제1 셀 영역(CAa)과 제2 셀 영역(CAb) 사이의 제3 비아 플러그 영역(VAc)을 포함할 수 있다. 각 셀 영역들(CAa,CAb) 내의 메모리 셀들은 비아 플러그 영역들(VAa, VAb, VAc) 중 가깝게 위치한 하나와 연결될 수 있다.
도 1c는 도 1a의 A 영역을 확대하여 도시한 레이아웃이다. 도 1c를 참조하면, 비아 플러그 영역(VA)은 로우 방향(R)으로 배열된 다수의 사이트들(Sa-Sh)로 가상적으로 구분될 수 있다. 3차원 반도체 소자는 비아 플러그 영역(VA) 내의 다수의 사이트들(Sa-Sh) 내에 배치된 다수의 비아 플러그들(Vp)을 포함할 수 있다. 각 사이트들(Sa-Sh) 내에 동일한 수의 비아 플러그들(Vp)이 배치될 수 있다. 비아 플러그들(Vp)은 제1 셀 영역(CAa)으로부터 비아 플러그 영역(VA)을 지나 제2 셀 영역(CAb)으로 연장하는 워드 라인 스택(WS)을 수직으로 관통하도록 배치될 수 있다. 비아 플러그들(Vp)은 로우 방향으로 지그재그 형태로 교번하도록 배열될 수 있다. 다수의 사이트들(Sa-Sh)은 도시된 것보다 더 적을 수도 있고 더 많을 수도 있다. 예를 들어, 사이트들(Sa-Sh)은 일곱 개 이하일 수도 있고, 아홉 개 이상일 수도 있다. 도면에서, 사이트들(Sa-Sh)은 각각, 네 개의 비아 플러그들(Vp)을 갖는 것으로 도시되었으나, 이는 예시적인 것이다. 예를 들어, 사이트들(SA-Sh)은 열 개 이상의 비아 플러그들(Vp)을 포함할 수 있다.
도 1c는 다수의 각 사이트들(Sa-Sh) 내에 배치된 다수의 비아 플러그들(V1-V8)의 직경들(D1-D8)을 보이는 레이아웃이다. 도 1c를 참조하면, 각 사이트들(Sa-Sh) 내에 배치된 제1 내지 제8 비아 플러그들(V1-V8)의 직경들(D1-D8)은 로우 방향(R)으로 점차 증가하는 추세를 가질 수 있다. 언급되었듯이, 각 사이트들(Sa-Sh) 내에 여덟 개의 비아 플러그들(V1-V8)이 배치된 것으로 가정되었다. 일 실시예에서, 비아 플러그들(V1-V8)의 직경들(D1-D8) 중 인접하는 두 개가 로우 방향(R)으로 작아질 수도 있으나, 비아 플러그들(V1-V8)의 직경들(D1-D8)은 로우 방향(R)으로 전체적으로 증가하는 추세를 가질 수 있다. 비아 플러그들(V1-V8)이 지그재그 형태로 배열되므로, 하위의 비아 플러그들(V1, V3, V5, V7)의 중심들은 하위 센터 라인(CLa) 상에 정렬될 수 있고, 상위의 비아 플러그들(V2, V4, V6, V8)의 중심들은 상위 센터 라인(CLb) 상에 정렬될 수 있다. 로우 방향(R)으로, 비아 플러그들(V1-V8) 중심들 간의 로우 방향 피치들(P1-P7) 또는 로우 방향 간격들은 동일할 수 있다. 일부 구간 또는 일 실시예에서, 비아 플러그들(V1-V8)의 직경들(D1-D8)은 로우 방향 피치들(P1-P7) 보다 클 수 있다. 즉, 제5 비아 플러그(V5) 내지 제8 비아 플러그(V8) 참조하면, 컬럼 방향(C)으로, 비아 플러그들(V1-V8)의 일부들은 부분적으로 중첩될 수 있다. 다른 실시예에서, 로우 방향 피치들(P1-P7)은 로우 방향(R)으로 증가하는 추세를 가질 수 있다. 로우 방향(R)으로 인접하는 로우 방향 피치들(P1-P7) 중 일부가 로우 방향(R)으로 작아질 수도 있으나, 피치들(P1-P7)은 로우 방향(R)으로 전체적으로 증가하는 추세를 가질 수 있다.
도 1d는 다수의 사이트들(Sa-Sh) 내에 배치된 비아 플러그들(Va-Vh)의 평균적인 직경들(Da-Dh)을 보이는 상면도이다. 도 1b를 더 참조하여, 다른 사이트들(Sa-Sh) 내에 배치된 비아 플러그들(Va-Vh)의 평균 직경들(Da-Dh)도 로우 방향(R)으로 증가하는 추세를 가질 수 있다. (Da < Db < Dc < Dd < De < Df) 다른 실시예에서, 사이트들(Sa-Sh)은 랜덤하게 배치될 수 있다. 이 경우, 각 사이트들(Sa-Sh) 내의 비아 플러그들(Va-Vh)의 평균 직경들(Da-Dh)도 증가 추세를 보이지 않고 랜덤하게 배치될 수 있다. 예를 들어, 다수의 사이트들(Sa-Sh) 내의 비아 플러그들(Va-Vh)은 근소하게 서로 다를 수 있다. (Da ≠ Db ≠ Dc ≠ Dd ≠ De ≠ Df) 또, 다른 실시예에서, 다수의 사이트들(Sa-Sh) 내의 비아 플러그들(Va-Vh) 중 일부는 유사할 수 있고, 일부는 다를 수 있다. 이것은 본 개시의 다른 도면에서 다시 설명될 것이다.
도 2는 본 개시의 일 실시예에 의한 3차원 반도체 소자의 종단면도이다. 예를 들어, 도 1b의 I-I' 선 및 II-II' 선을 따라 취해진 종단면들이 중첩되었다. 도 1a 내지 1d, 및 도 2를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 제1 셀 영역(CAa), 제2 셀 영역(CAb), 및 제1 셀 영역(CAa)과 제2 셀 영역(CAb) 사이에 배치된 비아 플러그 영역(VA)을 포함할 수 있고, 및 워드 라인 스택(30) 및 비아 플러그들(Vp)을 포함할 수 있다. 워드 라인 스택(30)은 제1 셀 영역(CAa), 비아 플러그 영역(VA), 및 제2 셀 영역(CAb)을 모두 가로지를 수 있다. 워드 라인 스택(30)은 하부층(10) 상에 적층된 하부 절연층(21), 교대로 적층된 다수의 및 워드 라인들(31) 및 다수의 층간 절연층들(23), 및 상부 절연층(24)을 포함할 수 있다.
제1 셀 영역(CAa) 및 제2 셀 영역(CAb)은 각각, 워드 라인 스택(30)을 수직으로 관통하는 다수의 수직 채널 구조체들(미도시) 및 다수의 메모리 셀들을 포함할 수 있다. 즉, 워드 라인들(31)은 각각, 제1 셀 영역(CAa) 및 제2 셀 영역(CAb) 내에서 동시에 턴-온 및 턴-오프될 수 있다. 예를 들어, 워드 라인들(31)은 텅스텐(W) 같은 금속을 포함할 수 있다.
워드 라인 스택(30)의 워드 라인들(31)은 제1 셀 영역(CAa)으로부터 비아 플러그 영역(VA)을 가로지르도록 통과하여 제2 셀 영역(CAb)으로 수평적으로 연장할 수 있다. 즉, 워드 라인들(31)은 비아 플러그 영역(VA) 내에서 절단되지 않고 두 개의 셀 영역들(CAa, CAb)로 연장할 수 있다. 각 워드 라인들(31)은 제1 셀 영역(CAa) 및 제2 셀 영역(CAb) 내에 배치된 다수의 셀들과 공통적으로 연결될 수 있다. 따라서, 제1 셀 영역(CAa) 및 제2 셀 영역(CAb) 내의 셀들은 워드 라인들(31)을 공유할 수 있고, 및 워드 라인들(31)은 제1 셀 영역(CAa) 및 제2 셀 영역(CAb) 내의 셀들을 동시에 턴-온 및 턴-오프시킬 수 있다. 도 1a를 더 참조하면, 비아 플러그 영역(VA)이 제1 셀 영역(CAa)과 제2 셀 영역(CAb) 사이에 위치하므로, 비아 플러그들(Vp)에 의해 동시에 턴-온되는 제1 셀 영역(CAa) 내의 셀들과 제2 셀 영역(CAb) 내의 셀들의 저항 및 캐퍼시턴스 등에 의한 동작 시간 지연 및 공급 전력 차이가 최소화될 수 있다. 또한, 하나의 워드 라인 컨트롤 회로로 두 셀 영역들(CAa, CAb) 내의 셀들을 동시 또는 배타적으로 온/오프시킬 수 있으므로 워드 라인 컨트롤 회로가 단순화될 수 있고, 회로의 점유 면적이 축소될 수 있으며, 및 3차원 반도체 소자의 2차원적 크기가 작아질 수 있다. 즉, 하나의 웨이퍼 상에 더 많은 3차원 반도체 칩들이 집적될 수 있으므로 생산성이 증대되고 단가가 낮아질 수 있다.
하부 절연층(21), 층간 절연층들(23) 및 상부 절연층(24)은 적층된 워드 라인들(31)을 절연시킬 수 있도록 실리콘 산화물 같은 절연물을 포함할 수 있다.
비아 플러그들(Vp)은 각각 워드 라인 스택(30)을 수직으로 관통하여 워드 라인들(31) 중 하나와 연결될 수 있다. 비아 플러그들(Vp)의 측면들과 워드 라인들(31)의 측면들은 절연될 수 있다. 비아 플러그들(Vp)은 필라(pillar) 모양을 가진 전도성 코어 및 코어의 측벽을 감싸도록 원통(cylinder) 모양을 가진 절연성 라이너를 포함할 수 있다. 전도성 코어는 금속 같은 전도체를 포함할 수 있고, 및 라이너는 실리콘 산화물 같은 절연성 물질을 포함할 수 있다. 일 실시예에서, 전도성 코어와 라이너 사이에 티타늄 질화물 같은 배리어 물질을 더 포함할 수 있다.
비아 플러그들(Vp) 중 하나들의 하단들과 워드 라인들(31) 중 하나들이 각각, 배타적으로 (exclusively) 전기적으로 연결될 수 있다. 따라서, 비아 플러그들(Vp)은 서로 다른 수직 길이들을 가질 수 있다. 본 실시예를 이해하기 쉽도록, 비아 플러그들(Vp)의 수직 길이들이 점차 커지는 것으로 도시되었다. 따라서, 비아 플러그들(Vp)은 각각, 대응하는 워드 라인들(31) 중 하나들로 전압 또는 전류를 배타적으로 제공할 수 있다.
하부층(10)은 로직 소자층을 포함할 수 있다. 예를 들어, 하부층(10)은 하부 기판 상에 배치된 트랜지스터들, 전도성 수직 배선들, 전도성 수평 배선들, 및 전도성 공통 소스 전극층을 포함할 수 있다. 하부 기판은 실리콘 층을 포함할 수 있고, 트랜지스터들은 MOS 트랜지스터들을 포함할 수 있고, 및 전도성 수직 및 수평 배선들은 금속 배선들을 포함할 수 있다. 전도성 공통 소스 전극층은 워드 라인 스택(30)의 하부 절연층(21)의 하부에서 플레이트 형태로 제공될 수 있다. 전도성 공통 소스 전극층은 도핑된 다결정 실리콘 층 또는 금속 실리사이드층을 포함할 수 있다. 하부층(10)은 실리콘 산화물 또는 실리콘 질화물 같은 절연성 물질을 포함할 수 있다.
3차원 반도체 소자는 캡핑 절연층(25), 컨택 플러그들(35), 및 금속 배선들(36)을 더 포함할 수 있다. 캡핑 절연층(25)은 워드 라인 스택(30) 및 비아 플러그들(Vp)을 덮을 수 있다. 캡핑 절연층(25)은 실리콘 산화물 같은 절연물을 포함할 수 있다. 컨택 플러그들(35)은 캡핑 절연층(25)을 수직으로 관통하여 비아 플러그들(Vp)과 각각, 연결될 수 있다. 금속 배선들(36)은 캡핑 절연층(25) 상에 배치되어 컨택 플러그들(35)과 각각 연결될 수 있다. 컨택 플러그들(35) 및 금속 배선들은 텅스텐(W) 같은 금속, 티타늄 질화물(TiN) 같은 배리어 금속, 또는 기타 전도성 물질을 포함할 수 있다.
도 3a 내지 18은 본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법을 설명하는 도면들이다. 도 1b의 I-I' 선 및 II-II' 선을 따라 취해진 종단면들이 중첩되었다. 따라서, 도면들 내에서 인접한 패턴들은 사선 방향으로 이격될 수 있다.
도 3a를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법은 하부층(10) 상에 절연층 스택(20)을 형성하고, 및 절연층 스택(20) 상에 하드 마스크 패턴(41)을 형성하는 것을 포함할 수 있다. 절연층 스택(20)은 하부 절연층(21), 교대로 적층된 다수의 희생 절연층들(22) 및 다수의 층간 절연층들(23), 및 상부 절연층(24)을 포함할 수 있다. 하부 절연층(21), 층간 절연층들(23), 및 상부 절연층(24)은 실리콘 산화물 같은 절연물을 포함할 수 있고, 희생 절연층들(22)은 하부 절연층(21), 층간 절연층들(23), 및 상부 절연층(24)과 식각 선택비를 갖도록 실리콘 질화물 같은 절연물을 포함할 수 있다. 하드 마스크 패턴(41)은 다수의 개구부들(Op)을 가질 수 있다. 절연층 스택(20)은 제1 셀 영역(CAa), 제2 셀 영역(CAb), 및 비아 플러그 영역(VA)으로 구분될 수 있다. 비아 플러그 영역(VA)은 다수의 사이트들(Sa-Sh)로 구분될 수 있다.
도 3b는 도 3a의 하드 마스크 패턴(41)의 개구부들(Op)의 배열을 보이는 탑 뷰이다. 도 3b를 참조하면, 개구부들(Op)은 로우 방향(R) 및 컬럼 방향(C)으로 지그재그형으로 배열될 수 있다. 각 사이트들(Sa-Sh) 내에 배치된 개구부들(Op)은 트리밍 공정에 의해 하나씩 단계 별로 노출되어야 하므로 컬럼 방향(C)으로 중첩되지 않도록 로우 방향(R)으로 이격되도록 배치될 수 있다. 각 사이트들(Sa-Sh) 내에는 동일한 수의 개구부들(Op)이 배치될 수 있다. 본 실시예에서, 각 사이트들(Sa-Sh) 당 네 개씩의 개구부들(Op)이 형성되는 것으로 설명되었으나, 더 많은 개구부들(Op)이 각 사이트들(Sa-Sh) 내에 형성될 수 있다. 예를 들어, 수 개 내지 수 십 개의 개구부들(Op)이 각 사이트들(Sa-Sh) 내에 형성될 수 있다.
도 3c는 각 사이트들(Sa-Sh) 내에 배치된 하드 마스크 패턴(41)의 다수의 개구부들(Op)의 직경들(D1-D8) 및 피치들(P1-P7)을 보이는 레이아웃이다. 도 3c를 참조하면, 각 사이트들(Sa-Sh) 내에 배치된 제1 내지 제8 개구부들(Op1-Op8)의 직경들(D1-D8)은 동일할 수 있다. 또한, 각 사이트들(Sa-Sh) 내에 배치된 제1 내지 제8 개구부들(Op1-Op8)의 피치들(P1-P7)도 동일할 수 있다. 피치들(P1-P7)은 직경들(D1-D8)보다 클 수 있다. 따라서, 컬럼 방향(C)으로, 개구부들(Op)은 중첩되지 않을 수 있다. 다른 실시예에서, 피치들(P1-P7)은 로우 방향(R)으로 증가하는 추세를 가질 수 있다.
도 4를 참조하면, 상기 방법은 제1 홀 형성 공정을 수행하여 절연층 스택(20) 내에 제1 홀 패턴들(H1)을 형성하는 것을 더 포함할 수 있다. 예를 들어, 제1 홀 형성 공정은 각 사이트들(Sa-Sh) 내에 하드 마스크 패턴(41)의 개구부들(Op) 중 최외곽의 하나를 각각 노출하는 제1 포토레지스트 패턴(45a)을 형성하고, 제1 포토레지스트 패턴(45a) 및 하드 마스크 패턴(41)을 식각 마스크로 이용하는 제1 식각 공정을 수행하여 하드 마스크 패턴(41)의 하부의 절연층 스택(20)의 내부로 아래쪽으로 연장하는 제1 홀 패턴들(H1)을 형성하는 것을 포함할 수 있다.
도 5를 참조하면, 상기 방법은 제2 홀 형성 공정을 수행하여 절연층 스택(20) 내에 제2 홀 패턴들(H2)을 더 형성하고, 및 제1 홀 패턴들(H1)을 깊게 하는 것을 더 포함할 수 있다. 제2 홀 형성 공정은 제1 포토레지스트 패턴(45a)을 축소시켜 제1 홀 형성 공정에서 노출되었던 하드 마스크 패턴(10)의 개구부들(Op)과 인접한 개구부들(Op)을 더 노출시키는 제2 포토레지스트 패턴(45b)을 형성하고, 및 제2 포토레지스트 패턴(45b) 및 하드 마스크 패턴(41)을 식각 마스크로 이용하는 제2 식각 공정을 수행하여 제2 홀 패턴들(H2) 및 깊어진 제1 홀 패턴들(H1)을 형성하는 것을 포함할 수 있다.
도 6 및 7을 참조하면, 상기 방법은 제3 홀 형성 공정 및 제4 홀 형성을 수행하여 절연층 스택(20) 내에 제3 홀 패턴들(H3) 및 제4 홀 패턴들(H4)을 더 형성하는 것을 더 포함할 수 있다. 제1 홀 패턴들(H1) 및 제2 홀 패턴들(H2)은 더 깊어질 수 있다. 제3 홀 형성 공정에서, 제2 포토레지스트 패턴(45b)은 하드 마스크 패턴(41)의 개구부들(Op)을 더 노출시키는 제3 포토레지스트 패턴(45c)으로 축소될 수 있고, 및 제4 홀 형성 공정에서, 제3 포토레지스트 패턴(45c)은 하드 마스크 패턴(41)의 개구부들(Op)을 더 노출시키는 제4 포토레지스트 패턴(45d)으로 축소될 수 있다.
도 4 내지 도 7에서, 각 사이트들(Sa-Sh) 내의 하드 마스크 패턴(41)의 개구부들(Op)은 최외곽으로부터 순차적으로 노출될 수 있다. 따라서, 도 3c를 더 참조하여, 각 사이트들(Sa-Sh) 내의 하드 마스크 패턴(41)의 개구부들(Op)은 로우 방향(R)으로 이격되도록 배치될 수 있다.
본 실시예에서, 각 사이트들(Sa-Sh) 당 네 개씩의 홀 패턴들(H1-H4)이 형성되는 것으로 설명되었으나, 더 많은 홀 패턴들(H1-H4)이 각 사이트들(Sa-Sh) 내에 형성될 수 있다. 예를 들어, 수 개 내지 수 십 개의 홀 패턴들(H1-H4)이 각 사이트들(Sa-Sh) 내에 형성될 수 있다. 따라서, 홀 형성 공정들은 각 사이트들(Sa-Sh) 내의 하드 마스크 패턴(41)의 개구부들(Op)이 모두 노출될 때까지 반복될 수 있다.
도 8을 참조하면, 상기 방법은 제1 슬리밍(sliming) 공정을 수행하는 것을 더 포함할 수 있다. 제1 슬리밍 공정은 사이트들(Sa-Sh) 중 하나(예를 들어, 제1 사이트(Sa))를 덮고 나머지 사이트들(Sb-Sh)을 노출하는 제1 마스크 패턴(51)을 형성하고, 노출된 사이트들(Sb-Sh)의 홀 패턴들(H1-H4)을 제1 깊이(d1) 만큼 더 식각하는 것을 포함할 수 있다. 이후, 제1 마스크 패턴(51)이 제거될 수 있고 및 홀 패턴들(H1-H4) 내에 필링 절연물이 채워질 수 있다. 도면을 간단하게 하기 위하여, 필링 절연물의 참조부호가 생략되었다.
도 9를 참조하면, 상기 방법은 제2 슬리밍 공정을 수행하는 것을 더 포함할 수 있다. 제2 슬리밍 공정은 사이트들(Sa-Sh) 중 둘(예를 들어, 제1 및 제2 사이트들(Sa, Sb) 이상을 덮고 나머지 사이트들(Sc-Sh)을 노출하는 제2 마스크 패턴(52)을 형성하고, 노출된 사이트들(Sc-Sh)의 홀 패턴들(H1-H4)을 제2 깊이(d2) 만큼 더 식각하는 것을 포함할 수 있다. 도면에서, 제1 사이트(Sa)와 제2 사이트(Sb)가 인접한 것으로 도시되었으나, 이격될 수도 있다. 도면이 복잡해지는 것을 피하기 위하여 홀 패턴들(H1-H4)의 참조 부호들이 생략되었다. 이후, 제2 마스크 패턴(52)이 제거될 수 있고 및 홀 패턴들 내에 필링 절연물이 채워질 수 있다.
도 10 내지 14을 참조하면, 상기 방법은 제3 내지 제7 슬리밍 공정들을 수행하는 것을 더 포함할 수 있다. 제3 내지 제7 슬리밍 공정들은 각각, 사이트들(Sa-Sh) 중 일부들을 덮고 일부들을 노출하는 제3 내지 제7 마스크 패턴들(53-37)을 형성하고, 노출된 사이트들(Sd-Sh)의 홀 패턴들(H1-H4)을 제3 내지 제7 깊이(d1-d7) 중 하나만큼 더 식각하는 것을 각각, 포함할 수 있다. 언급되었듯이, 도면에서는 인접한 사이트들(Sa-Sh)이 순차적으로 노출되는 것으로 도시되었으나, 인접한 사이트들이 순차적으로 노출되지 않을 수 있다. 각 공정 단계들은 제3 내지 제7 마스크 패턴들(53-57)을 제거하는 것을 포함할 수 있고 및 홀 패턴들 내에 필링 절연물을 채우는 것을 포함할 수 있다.
도 15는 형성된 각 사이트들(Sa-Sh) 내의 대표적인 홀 패턴들(Ha-Hh)의 내벽 프로파일들을 도시한 도면이다. 본 개시의 기술적 사상을 이해하기 쉽도록, 내벽 프로파일이 과장되었다. 도 15를 참조하면, 홀 패턴들(Ha-Hh)의 내벽들은 테이퍼(tapered)질 수 있다. 도 8 내지 14를 더 참조하여, 홀 패턴들(Ha-Hh)의 내벽들은 설명된 슬리밍 공정들의 수행 횟수에 따라 계단 모양 또는 턱(sill) 모양(SS)을 가질 수 있다. 슬리밍 공정들이 동일한 깊이들(d1-d7)만큼 홀 패턴들(Ha-Hh)을 식각하는 것으로 가정되었으므로, 홀 패턴들(Ha-Hh)의 턱 모양들(SS)이 동일한 레벨들에 형성된 것으로 보인다. 다른 실시예에서, 슬리밍 공정들의 깊이들(d1-d7)은 서로 다를 수 있다. 따라서, 홀 패턴들(Ha-Hh)의 턱 모양들(SS)은 다른 레벨들에 형성될 수 있다.
도 16을 참조하면, 상기 방법은 비아 플러그 형성 공정을 수행하여 홀 패턴들(Ha-Hh) 내에 전도성 비아 플러그들(Vp)을 형성하는 것을 더 포함할 수 있다.
도 17a 및 17b는 본 개시의 실시예들에 의한 비아 플러그 형성 공정을 개념적으로 설명하는 종단면도들이다. 도 15의 턱 모양들(ss)이 생략되었다.
도 17a 및 17b를 참조하면, 상기 비아 플러그 형성 공정은 홀 패턴들(Ha-Hh) 내에 비아 절연물(Vi)을 채우고, 비아 절연물(Vi)을 수직으로 관통하여 각 희생 절연층들(22)을 노출시키는 홀들을 형성하고, 홀들 내에 전도성 물질을 채우고, 및 평탄화 공정을 수행하여 각 희생 절연층들(22)과 접촉하는 비아 플러그들(Vp)을 형성하는 것을 포함할 수 있다.
도 17a를 참조하면, 비아 플러그들(Vp)은 수직한 측벽 프로파일을 가질 수 있다. 예를 들어, 비아 플러그들(Vp)은 기둥 모양을 가질 수 있다. 비아 절연물(Vi)은 필러(filler) 모양을 가질 수 있다.
도 17b를 참조하면, 비아 플러그들(Vp)은 경사진 측벽 프로파일을 가질 수 있다. 예를 들어, 비아 플러그들(Vp)은 역 원뿔 모양 또는 스터드(stud) 모양을 가질 수 있다. 비아 절연물(Vi)은 라이닝(lining) 모양을 가질 수 있다.
비아 절연층(Vi)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 비아 플러그들(Vp)은 금속을 포함할 수 있다. 도 17a 및 17b에서, 비아 플러그들(Vp)의 직경들은 동일할 수 있다. 도시된 비아 플러그들(Vp)은 본 개시의 기술적 사상을 이해하기 쉽도록 하기 위하여 과장된 것이다.
도 18을 참조하면, 상기 방법은 절연층 스택(20) 상에 캡핑층(25)을 형성하고, 희생 절연층들(22)을 워드 라인들(31)로 대체(replace)하여 워드 라인 스택(30)을 형성하는 것을 더 포함할 수 있다. 워드 라인 스택(30)은 하부 절연층(21), 교대로 적층된 층간 절연층들(23) 및 워드 라인들(30), 및 상부 절연층(24)을 포함할 수 있다. 캡핑층(25)은 희생 절연층들(22)과 식각 선택비를 갖도록 실리콘 산화물을 포함할 수 있다. 워드 라인들(31)은 금속 같은 전도체를 포함할 수 있다.
이후, 도 2를 참조하면, 상기 방법은 캡핑층(25)을 수직으로 관통하는 컨택 플러그들(35)을 형성하고, 및 캡핑층(25) 및 컨택 플러그들(35) 상에 금속 배선들(36)을 형성하는 것을 더 포함할 수 있다.
도 19a는 본 개시의 일 실시예에 따른 메모리 시스템(1000)의 구성을 나타낸 블록도이다. 도 19a를 참조하면, 본 개시의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함할 수 있다. 메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장할 수 있다. 메모리 장치(1200)는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치는(1200)는 도 1a 내지 2를 참조하여 설명된 3차원 반도체 소자를 포함할 수 있다. 컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결될 수 있다. 컨트롤러(1100)는 호스트의 요청에 응답하여 메모리 장치(1200)를 액세스할 수 있다. 예를 들어, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어할 수 있다. 컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함할 수 있다. 여기서, RAM(1110)은 CPU(1120)의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다. CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어할 수 있다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용할 수 있다. 호스트 인터페이스(1130)는 호스트와 인터페이싱을 수행할 수 있다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(Multi-Media Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신할 수 있다. ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정할 수 있다. 메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행할 수 있다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다. 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장할 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다. 이와 같이, 본 개시의 일 실시예에 따른 메모리 시스템(1000)은 성능이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 성능이 향상될 수 있다.
도 19b는 본 개시의 일 실시예에 따른 메모리 시스템(1000')의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략된다. 도 19b를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함할 수 있다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함할 수 있다. 메모리 장치(1200')는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치(1200')는 도 1a 내지 2를 참조하여 설명된 3차원 반도체 소자를 포함할 수 있다. 또한, 메모리 장치(1200')는 복수의 메모리 칩들을 가진 멀티-칩 패키지를 포함할 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할될 수 있고, 복수의 그룹들은 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신할 수 있다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신할 수 있다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형될 수도 있다. 이와 같이, 본 개시의 일 실시예에 따른 메모리 시스템(1000')은 성능이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 성능도 향상될 수 있다. 특히, 메모리 장치(1200')가 멀티-칩 패키지를 포함하므로, 메모리 시스템(1000')의 데이터 저장 용량이 증가되고, 동작 속도도 향상될 수 있다.
도 19c는 본 개시의 일 실시예에 따른 컴퓨팅 시스템(2000)의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략된다. 도 19c를 참조하면, 본 개시의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함할 수 있다. 메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장할 수 있다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등과 전기적으로 연결될 수 있다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시)를 통해 시스템 버스(2600)와 연결되거나, 또는 시스템 버스(2600)와 직접적으로 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)와 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다. 여기서, 메모리 장치(2100)는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치(2100)는 도 1a 내지 2를 참조하여 설명된 3차원 반도체 소자를 포함할 수 있다. 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), [0085] 워크스테이션, 넷북(netbook), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치들 중 하나, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, 또는 RFID 장치 등일 수 있다. 본 개시의 일 실시예에 따른 컴퓨팅 시스템(2000)은 성능이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 성능도 향상될 수 있다.
도 19d는 본 개시의 일 실시예에 따른 컴퓨팅 시스템(3000)을 나타내는 블록도이다. 도 19d를 참조하면, 본 개시의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함할 수 있다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함할 수 있다. 운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리할 수 있고, 및 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화할 수 있다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다. 본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다. 변환 계층(Translation Layer; 3400)은 파일 시스템(3300)의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환할 수 있다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환할 수 있다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등을 포함할 수 있다. 메모리 장치(3500)는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치(3500)는 도 1a 내지 2를 참조하여 설명된 3차원 반도체 소자를 포함할 수 있다. 본 개시의 일 실시예에 따른 컴퓨팅 시스템(3000)은 성능이 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 성능도 향상될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CAa, CAb: 셀 영역 VA: 비아 플러그 영역
10: 하부 층 20: 절연층 스택
21: 하부 절연층 22: 희생 절연층
23: 층간 절연층 24: 상부 절연층
25: 캡핑 절연층 30: 워드 라인 스택
31: 워드 라인 35: 컨택 플러그
36: 금속 배선 41: 하드마스크 패턴
45a-45d: 포토레지스트 패턴
51-57: 포토레지스트 패턴
Op: 오프닝 V, Vp: 비아 플러그
Sa-Sh 사이트 H: 홀 패턴
D: 직경 d: 깊이

Claims (20)

  1. 제1 셀 영역, 제2 셀 영역, 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치된 비아 플러그 영역;
    상기 제1 셀 영역, 상기 비아 플러그 영역, 및 상기 제2 셀 영역 내에 배치되고 교대로 적층된 다수의 워드 라인들 및 다수의 층간 절연층들을 포함하는 워드 라인 스택; 및
    상기 비아 플러그 영역 내에서 상기 워드 라인 스택을 수직으로 관통하여 상기 다수의 워드 라인들과 배타적으로 연결된 다수의 비아 플러그들을 포함하고,
    탑 뷰에서, 상기 비아 플러그들은 로우 방향으로 지그재그형 배열을 갖고, 및
    상기 비아 플러그들의 직경들은 상기 로우 방향으로 증가하는 추세를 갖는 3차원 반도체 소자.
  2. 제1항에 있어서,
    상기 비아 영역은 상기 로우 방향으로 배열된 다수의 사이트들로 가상적으로 구분되고, 및
    상기 다수의 사이트들 내에 각각 동일한 수의 상기 비아 플러그들이 배치되는 3차원 반도체 소자.
  3. 제2항에 있어서,
    상기 각 다수의 사이트들 내의 상기 비아 플러그들의 평균 직경들은 상기 로우 방향으로 증가하는 추세를 갖는 3차원 반도체 소자.
  4. 제2항에 있어서,
    상기 비아 플러그들은 상기 워드 라인 스택을 수직으로 관통하는 비아 홀들 내에 형성되고, 상기 비아 홀들 중 일부들은 내벽 상에 형성된 턱 모양들을 갖는 3차원 반도체 소자.
  5. 제4항에 있어서,
    상기 사이트들 중 제1 하나 내에 배치된 상기 비아 홀들의 턱 모양들의 수는 상기 사이트들 중 제2 하나 내의 상기 비아 홀들의 턱 모양들의 수와 다른 3차원 반도체 소자.
  6. 제1항에 있어서,
    상기 비아 플러그들은 서로 다른 수직 길이를 갖는 3차원 반도체 소자.
  7. 제1항에 있어서,
    상기 워드 라인들은 상기 제1 셀 영역으로부터 상기 비아 플러그 영역을 가로질러 통과하여 상기 제2 셀 영역으로 수평적으로 연장하는 3차원 반도체 소자.
  8. 제1항에 있어서,
    상기 탑 뷰에서, 상기 비아 플러그들의 일부들은 컬럼 방향으로 부분적으로 중첩하도록 배열된 3차원 반도체 소자.
  9. 제1항에 있어서,
    상기 탑 뷰에서, 상기 비아 플러그들의 로우 방향 피치들은 동일한 3차원 반도체 소자.
  10. 제1항에 있어서,
    상기 비아 플러그들의 로우 방향 피치들은 증가하는 추세를 갖는 3차원 반도체 소자.
  11. 제1항에 있어서,
    상기 비아 플러그들은 수직한 측벽 프로파일을 갖는 3차원 반도체 소자.
  12. 제1항에 있어서,
    상기 비아 플러그들은 경사진 측벽 프로파일을 갖는 3차원 반도체 소자.
  13. 제1 셀 영역, 제2 셀 영역, 및 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치된 비아 플러그 영역;
    상기 제1 셀 영역, 상기 비아 플러그 영역, 및 상기 제2 셀 영역 내에 배치되고 교대로 적층된 다수의 워드 라인들 및 다수의 층간 절연층들을 포함하는 워드 라인 스택; 및
    상기 비아 플러그 영역 내에서 상기 워드 라인 스택을 수직으로 관통하여 상기 다수의 워드 라인들과 배타적으로 연결된 다수의 비아 플러그들을 포함하고,
    상기 워드 라인들은 모두 상기 제1 셀 영역으로부터 상기 비아 플러그 영역을 통과하여 상기 제2 셀 영역으로 수평적으로 연장하고, 및
    탑 뷰에서, 상기 비아 플러그들은 로우 방향으로 지그재그형 배열을 갖는 3차원 반도체 소자.
  14. 제13항에 있어서,
    상기 워드 라인들은 각각, 상기 제1 셀 영역 내에 배치된 셀들 및 상기 제2 셀 영역 내에 배치된 셀들과 공통적으로 연결되는 3차원 반도체 소자.
  15. 제13항에 있어서,
    상기 비아 플러그 영역은 다수의 사이트들로 가상적으로 구분되고,
    상기 사이트들은 동일한 수의 비아 플러그들을 포함하고, 및
    상기 사이트들 내에 배치된 다수의 상기 비아 플러그들은 서로 다른 수직 길이를 갖는 3차원 반도체 소자.
  16. 제13항에 있어서,
    상기 비아 플러그들은 상기 워드 라인 스택을 수직으로 관통하는 비아 홀들 내에 형성되고, 상기 비아 홀들 중 일부들은 내벽 상에 형성된 턱 모양들을 갖는 3차원 반도체 소자.
  17. 제16항에 있어서,
    상기 비아 플러그 영역은 다수의 사이트들로 가상적으로 구분되고, 및
    상기 사이트들 중 동일한 하나 내에 배치된 상기 비아 홀들은 동일한 수의 상기 턱 모양들을 갖는 3차원 반도체 소자.
  18. 제16항에 있어서,
    상기 비아 플러그 영역은 다수의 사이트들로 가상적으로 구분되고, 및
    상기 사이트들 중 일부와 상기 사이트들 중 다른 일부 내에 배치된 상기 비아 홀들은 다른 수의 상기 턱 모양들을 갖는 3차원 반도체 소자.
  19. 제1 셀 영역 및 비아 플러그 영역;
    상기 제1 셀 영역 및 상기 비아 플러그 영역 내에 배치되고 교대로 적층된 다수의 워드 라인들 및 다수의 층간 절연층들을 포함하는 워드 라인 스택; 및
    상기 비아 플러그 영역 내에서 상기 워드 라인 스택을 수직으로 관통하여 상기 다수의 워드 라인들과 배타적으로 연결된 다수의 비아 플러그들을 포함하고,
    상기 워드 라인들은 모두 상기 제1 셀 영역으로부터 상기 비아 플러그 영역으로 수평적으로 연장하고, 및
    탑 뷰에서, 상기 비아 플러그들의 직경들은 로우 방향으로 증가하는 추세를 갖는 3차원 반도체 소자.
  20. 제19항에 있어서,
    상기 비아 영역은 상기 로우 방향으로 배열된 다수의 사이트들로 가상적으로 구분되고,
    상기 다수의 사이트들 내에 각각 동일한 수의 상기 비아 플러그들이 배치되고,
    상기 비아 플러그들은 상기 워드 라인 스택을 수직으로 관통하는 비아 홀들 내에 형성되고,
    상기 비아 홀들은 내벽들 상에 형성된 턱 모양들을 갖고, 및
    상기 사이트들 중 하나 내의 상기 비아 홀들의 턱 모양들의 수는 상기 사이트들 중 다른 하나 내의 상기 비아 홀들의 턱 모양들의 수와 다른 3차원 반도체 소자.
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