KR20230133108A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 장치 및 이의 제조 방법에 관한 것으로, 반도체 장치는 셀 영역 및 콘택 영역을 포함하는 기판 상에 형성된 주변회로 구조; 상기 셀 영역과 중첩되어 상기 주변회로 구조 상에 형성된 셀 적층체; 상기 콘택 영역과 중첩되어 상기 주변회로 구조 상에 형성된 더미 적층체; 상기 셀 적층체를 관통하는 필라 구조; 상기 주변회로 구조 상부에 상기 필라 구조의 하부면과 접하는 식각 정지막; 상기 필라 구조를 수직 방향으로 관통하는 컷팅 구조; 및 상기 더미 적층체를 관통하여 상기 주변 회로 구조로 연장된 콘택 플러그를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 멀티 셀 플러그를 포함하는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 셀 영역 및 콘택 영역을 포함하는 기판 상에 형성된 주변회로 구조; 상기 셀 영역과 중첩되어 상기 주변회로 구조 상에 형성된 셀 적층체; 상기 콘택 영역과 중첩되어 상기 주변회로 구조 상에 형성된 더미 적층체; 상기 셀 적층체를 관통하는 필라 구조; 상기 주변회로 구조 상부에 상기 필라 구조의 하부면과 접하는 식각 정지막; 상기 필라 구조를 수직 방향으로 관통하는 컷팅 구조; 및 상기 더미 적층체를 관통하여 상기 주변 회로 구조로 연장된 콘택 플러그를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 셀 영역 및 콘택 영역을 포함하는 기판 상에 주변회로 구조를 형성하는 단계; 상기 주변회로 구조 상에 층간 절연막을 형성하고, 상기 층간 절연막 내에 식각 정지막을 형성하는 단계; 상기 층간 절연막 상에 적층체를 형성하는 단계; 상기 셀 영역의 상기 적층체를 관통하는 필라 구조를 형성하는 단계; 및 상기 필라 구조를 제1 필라 구조 및 제1 필라 구조로 분할하는 트렌치 및 상기 콘택 영역의 상기 적층체를 관통하는 홀을 함께 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 셀 영역 및 콘택 영역을 포함하는 기판 상에 주변회로 구조를 형성하는 단계; 상기 주변회로 구조 상에 층간 절연막을 형성하고, 상기 층간 절연막 내에 식각 정지막을 형성하는 단계; 상기 셀 영역의 상기 층간 절연막 상에 하부 적층체를 형성하고, 상기 콘택 영역의 상기 층간 절연막 상에 버퍼막을 형성하는 단계; 상기 하부 적층체 및 상기 버퍼막 상에 상부 적층체를 형성하는 단계; 상기 셀 영역의 상기 상부 적층체를 관통하는 필라 구조를 형성하는 단계; 및 상기 필라 구조를 제1 필라 구조 및 제1 필라 구조로 분할하는 트렌치 및 상기 콘택 영역의 상기 적층체를 관통하는 홀을 함께 형성하는 단계를 포함한다.
본 기술에 따르면, 셀 플러그를 수직 방향으로 식각하여 복수의 셀 플러그로 분리하는 식각 공정과 콘택을 형성하기 위한 식각 공정을 함께 수행하여 공정 단계를 감소시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조구조를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 반도체 장치의 평면도 및 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 반도체 장치에 포함된 메모리 블록들을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 선택 트랜지스터들을 포함할 수 있다. 선택 라인들 각각은 그에 대응하는 선택 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조구조를 개략적으로 나타내는 단면도이다.
도 2에 도시된 주변회로 구조구조(PC)는 도 1a에 도시된 주변회로 구조구조에 포함되거나, 도 1b에 도시된 주변회로 구조구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조구조(PC)는 주변 게이트 전극들(PEG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL) 및 주변 콘택 플러그들(PCT)을 포함할 수 있다. 주변회로 구조구조(PC)는 기판(SUB) 상에 형성된 주변회로 구조절연막(LIL)으로 덮일 수 있다.
주변 게이트 전극들(PEG) 각각은 주변회로 구조구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PEG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PEG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 구조배선들(PCL)은 주변회로 구조구조(PC)의 회로를 구성하는 트랜지스터들, 레지스터 및 캐패시터에 주변 콘택 플러그들(PCP)을 통해 전기적으로 연결될 수 있다.
주변회로 구조절연막(LIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 반도체 장치의 평면도 및 단면도이다.
도 3a 및 3b를 참조하면, 반도체 장치의 셀 어레이(도 1a 및 도 1b의 CAR)는 셀 영역(Cell_R)과 콘택 영역(CT_R)을 포함할 수 있다. 셀 영역(Cell_R) 상에는 다수의 필라 구조들(P)이 규칙적으로 배열될 수 있다. 셀 영역(Cell_R)의 양단부에는 수직 구조체(VS)들이 배열될 수 있다. 다수의 필라 구조들(P)은 수직 구조체(VS)들 사이에 배열될 수 있다. 다수의 필라 구조들(P)은 각각은 채널막(CH)과 채널막(CH)을 감싸는 메모리막(ML)을 포함하여 구성될 수 있다. 수직 구조체(VS)는 절연막이며, 예를 들어 산화막으로 형성될 수 있다.
필라 구조들(P) 각각은 한 쌍의 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 포함할 수 있다. 컷팅 구조(CS)에 의해, 필라 구조(P)가 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)로 분리될 수 있다. 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)는 컷팅 구조(CS)를 사이에 두고 이웃할 수 있고, 컷팅 구조(CS)를 기준으로 대칭된 구조를 가질 수 있다.
실시예로서, 필라 구조들(P)은 셀 플러그일 수 있다. 제1 필라 구조(P1)는 제1 셀 플러그일 수 있고, 제2 필라 구조(P2)는 제2 셀 플러그일 수 있다.
반도체 장치는 기판(SUB) 상에 배치된 층간 절연막(IL), 층간 절연막(IP) 내에 배치된 식각 정지막(ESL), 층간 절연막(IL) 상에 배치된 소스막(SL) 및 버퍼막(BUF), 소스막(SL) 상에 배치된 셀 적층체(STa), 버퍼막(BUF) 상에 배치된 더미 적층체(STb), 셀 적층체(STa)를 관통하여 소스막(SL) 내부로 연장된 제1 필라 구조(P1) 및 제2 필라 구조(P2), 제1 필라 구조(P1) 및 제2 필라 구조(P2) 사이에 배치된 컷팅 구조(CS), 더미 적층체(STb)와 버퍼막(BUF)과 층간 절연막(IL)을 관통하는 콘택 플러그(CT)를 포함할 수 있다.
기판(SUB)은 도 1a 및 1b를 참조하여 상술한 기판(SUB)과 동일한 물질로 형성될 수 있다. 기판(SUB)의 내부에 웰 영역을 정의하는 도전형 도펀트들이 주입될 수 있다. 웰 영역을 정의하는 도전형 도펀트는 n형 또는 p형 불순물일 수 있다. 기판(SUB)의 웰 영역은 소자 분리막들(isolation layer: ISO)에 의해 구획된 활성영역들(ACT1, ACT2)로 구분될 수 있다. 소자 분리막들(ISO)은 기판(SUB)의 내부에 매립된 절연물을 포함할 수 있다. 활성영역들(ACT1, ACT2)은 더미 적층체(STb)에 중첩된 제1 활성영역(ACT1) 및 셀 적층체(STa)에 중첩된 제2 활성영역(ACT2)을 포함할 수 있다.
소스막(SL)은 주변회로구조(PC) 및 주변회로 구조절연막(LIL)에 의해 기판(SUB)으로부터 이격되어 배치될 수 있다.
주변회로구조(PC)는 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 도 2와 같이 제1 활성영역(ACT1) 및 제2 활성영역(ACT2) 상에 배치된 주변-게이트 절연막, 주변-게이트 절연막) 상에 배치된 주변-게이트전극, 및 주변-게이트전극 양측의 제1 및 제2 활성영역(ACT1, ACT2) 내에 배치된 제1 내지 4 정션들(Jn1 내지 Jn4)을 포함할 수 있다. 제1 및 제2 정션들(Jn1 및 Jn2)은 제2 활성영역(ACT2) 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 하나는 소스 정션으로 이용되고, 나머지 하나는 드레인 정션으로 이용될 수 있다. 제3 및 제4 정션들(Jn3 및 Jn4)은 제1 활성영역(ACT1) 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 하나는 소스 정션으로 이용되고, 나머지 하나는 드레인 정션으로 이용될 수 있다.
주변회로구조(PC)는 트랜지스터(TR)에 연결된 연결 배선들(PCL) 및 주변-콘택 플러그들(PCT)을 포함할 수 있다. 주변회로구조(PC)는 트랜지스터(TR) 및 이에 연결된 연결 배선들(PCL) 및 주변-콘택 플러그들(PCT) 이외에도, 저항 및 캐패시터 등을 포함할 수 있다.
상술한 주변회로구조(PC)는 소스막(SL)과 기판(SUB) 사이에 배치된 주변회로 구조절연막(LIL)으로 덮일 수 있다. 주변회로 구조절연막(LIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
주변회로 구조절연막(LIL)과 소스막(SL) 사이에는 층간 절연막(IL)이 배치될 수 있으며, 층간 절연막(IL) 내에는 식각 정지막(ESL)들이 배치될 수 있다. 식각 정지막(ESL)들 각각은 커팅 구조(CS)들 각각에 대응되며, 식각 정지막(ESL)들 각각은 커팅 구조(CS)들 각각과 수직 방향으로 중첩된다, 식각 정지막(ESL)은 제1 필라 구조(P1)과 제2 필라 구조(P2)를 관통하는 커팅 구조(CS)를 형성하기 위한 식각 공정시 주변회로구조(PC)까지 식각되는 것을 방지한다.
소스막(SL)은 층간 절연막(IL) 상에 배치될 수 있다. 소스막(SL)은 2이상의 반도체막들(L1, L2, L3)을 포함할 수 있다.
예를 들어, 소스막(SL)은 층간 절연막(IL) 상에 순차로 적층된 제1 내지 제3 반도체막들(L1 내지 L3)을 포함할 수 있다. 제1 및 제2 반도체막들(L1 및 L2) 각각은 소스 도펀트를 포함하는 도프트 반도체막일 수 있다. 일 실시 예로서, 제1 및 제2 반도체막들(L1 및 L2) 각각은 n형 불순물을 포함하는 도프트 실리콘막일을 포함할 수 있다. 제3 반도체막(L3)은 경우에 따라 생략될 수 있다. 제3 반도체막(L3)은 n형 도프트 실리콘막 및 언도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 소스막(SL)은 도 3a의 셀 영역(Cell_R)에 배치될 수 있다.
버퍼막(BUF)은 도 3a의 콘택 영역(CT_R)에 배치될 수 있다. 버퍼막(BUF)은 콘택 영역(CT_R)의 층간 절연막(IL) 상에 배치될 수 있으며, 버퍼막(BUF)의 최상단부 높이는 소스막(SL)의 최상단부 높이와 같을 수 있다.
셀 적층체(STa)는 셀 영역(Cell_R)에 형성되며, 셀 적층체(STa)는 소스막(SL)의 상에 교대로 적층된 셀 층간 절연막들(ILDc) 및 도전패턴들(CP1 내지 CPn, n은 2이상의 자연수)을 포함할 수 있다. 셀 적층체(STa)는 더미 적층체(STb)와 동일한 레벨에 배치될 수 있다. 예를 들어, 셀 층간 절연막들(ILDc)은 실리콘 산화물을 포함할 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 메탈로서, 도전패턴들(CP1 내지 CPn)의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 셀 층간 절연막들(ILDc) 사이의 직접적인 접촉을 방지할 수 있다.
도전패턴들(CP1 내지 CPn)은 셀 스트링의 게이트 전극들로 이용될 수 있다. 셀 스트링의 게이트 전극들은 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들을 포함할 수 있다. 소스 셀렉트 라인들은 소스 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 드레인 셀렉트 라인들은 드레인 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 워드 라인들은 메모리 셀들의 게이트 전극들로 이용된다.
셀 적층체(STa)는 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 감쌀 수 있다. 즉, 제1 필라 구조(P1) 및 제2 필라 구조(P2)는 셀 적층체(STa) 및 소스막(SL)의 일부를 관통할 수 있다. 한 쌍의 제1 필라 구조(P1) 및 제2 필라 구조(P2)는 컷팅 구조(CS)에 의해 서로 분리될 수 있다. 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)는 컷팅 구조(CS)를 사이에 두고 이웃할 수 있고, 컷팅 구조(CS)를 기준으로 대칭된 구조를 가질 수 있다.
실시예로서, 제1 필라 구조(P1)와 도전패턴들(CP1 내지 CPn)이 교차되는 위치에 제1 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있고, 제2 필라 구조(P2)와 도전패턴들(CP1 내지 CPn)이 교차되는 위치에 제2 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있다. 컷팅 구조(CS)를 사이에 두고 서로 이웃한 제1 메모리 셀과 제2 메모리 셀은 개별적으로 구동될 수 있다.
제1 필라 구조(P1)는 제1 채널막(CH_A)을 포함할 수 있다. 제1 채널막(CH_A)은 메모리 셀, 선택 트랜지스터 등의 채널이 형성되는 영역일 수 있다. 제1 채널막(CH_A)은 실리콘, 저마늄 등의 반도체 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 캡핑막(CA_A)를 더 포함할 수 있다. 제1 캡핑막(CA_A)은 제1 채널막(CH_A)과 연결될 수 있고, 도전성 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 절연 코어(CO_A)를 더 포함할 수 있다. 제1 절연 코어(CO_A)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 채널막(CH_A)과 도전패턴들(CP1 내지 CPn)의 사이에 위치된 제1 메모리막(ML_A)을 더 포함할 수 있다. 제1 메모리막(ML_A)은 터널링막, 데이터 저장막 또는 블로킹막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질 또는 나노 구조를 포함하거나, 이들을 조합하여 포함할 수 있다.
제2 필라 구조(P2)는 제1 필라 구조(P1)와 유사한 구조를 가질 수 있다. 제2 필라 구조(P2)는 제2 채널막(CH_B)을 포함할 수 있다. 제2 필라 구조(P2)는 제2 캡핑막(CA_B) 또는 제2 절연 코어(CO_B) 또는 제2 메모리막(ML_B)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
컷팅 구조(CS)는 한 쌍의 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 관통할 수 있고, 식각 정지막(ESL)까지 확장될 수 있다. 컷팅 구조(CS)는 셀 적층체(STa) 및 제1 필라 구조(P1) 및 제2 필라 구조(P2) 사이를 간통할 수 있고, 수직 방향으로 확장될 수 있다. 컷팅 구조(CS)는 적어도 두 두 쌍의 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 연속적으로 관통할 수 있다. 컷팅 구조(CS)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
더미 적층체(STb)는 콘택 영역(CT_R)의 버퍼막(BUF) 상에 형성되며, 콘택 플러그들(CT)를 감쌀 수 있다. 더미 적층체(STb)는 셀 적층체(STa)와 동일한 구성 물질, 즉, 교대로 적층된 셀 층간 절연막들(ILDc) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 다른 실시 예로써, 더미 적층체(STb)는 교대로 적층된 셀 층간 절연막들(ILDc) 및 희생막들을 포함할 수 있다.
콘택 플러그(CT)는 더미 적층체(STb), 버퍼막(BUF), 층간 절연막(IL)을 관통하여 주변회로구조(PC)로 연장될 수 있다. 콘택 플러그(CT)는 주변회로구조(PC)의 주변 회로 배선들(PCL)과 직접적으로 연결될 수 있다. 콘택 플러그(CT)는 도전 패턴(CON) 및 도전 패턴(CON)의 측벽을 감싸는 베리어막(BA)을 포함할 수 있다.
도 4a 내지 도 4h는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4a를 참조하면, 소자 분리막들(ISO)에 의해 구획된 활성영역들(ACT1, ACT2)을 포함하는 기판(SUB) 상에 주변회로구조를 형성할 수 있다.
활성영역들(ACT1, ACT2)은 제1 활성영역(ACT1) 및 제2 활성영역(ACT2)을 포함할 수 있다. 제1 활성영역(ACT1)은 정션들(Jn3, Jn4)을 포함할 수 있으며, 제2 활성영역(ACT2)은 정션들(Jn1, Jn2)을 포함할 수 있다. 제1 활성영역(ACT1)과 중첩되는 영역은 콘택 영역(CT_R)으로 정의될 수 있으며, 제2 활성영역(ACT2)과 중첩되는 영역은 셀 영역(Cell_R)으로 정의될 수 있다.
소자 분리막들(ISO), 활성영역들(ACT1, ACT2), 정션들(Jn1, Jn2, Jn3, Jn4), 주변회로구조에 포함된 주변 회로 배선들(PCL) 및 주변 콘택 플러그들(PCT), 및 주변회로 구조절연막(LIL)은 도 3b를 참조하여 구체적으로 상술하였으므로, 이들 각각에 대한 반복적인 설명은 생략한다.
이어서, 주변회로 구조절연막(LIL) 상에 층간 절연막(IL)을 형성하고, 층간 절연막(IL) 내에 식각 방지막(ESL)을 형성한다. 식각 방지막(ESL)은 셀 영역(Cell_R) 상에 중첩되도록 배치되며, 더욱 상세하게는 후속 형성되는 컷팅 구조들의 하부에 중첩되도록 배치될 수 있다.
이어서, 셀 영역(Cell_R)의 층간 절연막(IL) 상에 하부 적층체(100)를 형성할 수 있다. 하부 적층체(100)는 순차로 적층된 하부 반도체막(101), 희생막(105) 및 상부 반도체막(109)을 포함할 수 있다. 희생막(105)을 하부 반도체막(101) 상에 증착하기 전, 하부 반도체막(101) 상에 제1 보호막(103)을 형성할 수 있다. 하부 반도체막(101) 또는 제1 보호막(103) 상에 상부 반도체막(109)을 형성하기 전, 하부 반도체막(101) 또는 제1 보호막(103) 상에 제2 보호막(107)을 형성할 수 있다.
하부 반도체막(101)은 도전형 불순물을 포함하는 도프트 반도체막을 포함할 수 있다. 예를 들어, 하부 반도체막(101)은 n형 도프트 실리콘막을 포함할 수 있다. 희생막(105)은 제1 보호막(103) 및 제2 보호막(107)과 다른 식각률을 갖는 물질을 포함할 수 있고, 제1 보호막(103) 및 제2 보호막(107) 각각은 하부 반도체막(101) 및 상부 반도체막(109)과 다른 식각률을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막(105)은 언도프트 실리콘막을 포함할 수 있고, 제1 보호막(103) 및 제2 보호막(107) 각각은 산화막을 포함할 수 있다. 상부 반도체막(109)은 반도체막을 포함할 수 있다. 예를 들어, 상부 반도체막(109)은 도프트 실리콘막 또는 언도프트 실리콘막을 포함할 수 있다.
이어서, 콘택 영역(CT_R)의 층간 절연막(IL) 상에 버퍼막(BUF)을 형성할 수 있다. 버퍼막(BUF)의 최상단부 표면의 높이는 셀 영역(Cell_R) 상에 형성된 하부 적층체(100)의 최상단부 표면 높이와 같을 수 있다. 버퍼막(BUF)은 산화물을 포함할 수 있다. 버퍼막(BUF)은 층간 절연막(IL)과 동일한 물질을 포함할 수 있다.
도 4b를 참조하면, 셀 영역(Cell_R)의 하부 적층체(100) 및 콘택 영역(CT_R)의 버퍼막(BUF) 상에 상부 적층체(120)를 형성한다. 상부 적층체(120)는 교대로 적층된 제1 물질막들(121) 및 제2 물질막들(123)을 포함할 수 있다. 제1 물질막들(121)은 제2 물질막들(123)과 다른 물질을 포함할 수 있다. 일 실시 예로서, 제1 물질막들(121)은 절연물을 포함하고, 제2 물질막들(123)은 제1 물질막들(121)과 다른 식각률을 갖는 희생 절연물을 포함할 수 있다. 예를 들어, 제1 물질막들(121) 각각은 실리콘 산화물을 포함하고, 제2 물질막들(123) 각각은 실리콘 질화물을 포함할 수 있다.
이 후, 상부 적층체(130)를 관통하여 하부 적층체(100)로 내부로 연장되는 제1 홀들(H1)을 형성한다. 제1 홀들(H1)은 식각 정지막(ESL)과 중첩될 수 있다. 제1 홀들(H1)은 층간 절연막(IL)이 노출되지 않도록 형성될 수 있다. 제1 홀들(H1)은 하부 적층체(100) 내부로 연장되되 하부 적층체(100)를 관통하는 않도록 형성하는 것이 바람직하다. 예를 들어, 제1 홀들(H1)은 상부 적층체(130), 하부 적층체(100)의 상부 반도체막(109), 제2 보호막(107), 희생막(105), 제1 보호막(103)을 순차적으로 관통할 수 있다.
도 4c를 참조하면, 제1 홀들(H1) 내부에 복수의 필라 구조들(131, 133, 135, 137)을 형성한다.
예를 들어, 제1 홀들(H1)의 측벽 및 저면에 메모리막(131)을 형성한다. 메모리막(131)은 터널링막, 데이터 저장막 또는 블로킹막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질 또는 나노 구조를 포함하거나, 이들을 조합하여 포함할 수 있다. 이 후, 메모리막(131)의 표면을 따라 채널막(133)을 형성한다. 실리콘, 저마늄 등의 반도체 물질을 포함할 수 있다. 이 후, 제1 홀들(H1)의 중심 영역이 완전히 매립되도록 코어 절연막(135)을 형성할 수 있다, 코어 절연막(135)은 산화물을 포함할 수 있다. 이 후, 메모리막(131), 채널막(133), 및 코어 절연막(135)의 상단부를 식각하고, 메모리막(131), 채널막(133), 및 코어 절연막(135)이 식각된 영역에 캡핑막(137)을 형성할 수 있다. 캡핑막(137)은 도전성 물질을 포함할 수 있으며, 채널막(133)과 직접적으로 연결될 수 있다. 캡핑막(137)의 하부 표면 높이는 복수의 제2 물질막들(123) 중 최상단부에 배치된 제2 물질막(123)의 상부 표면보다 높을 수 있다.
도 4d를 참조하면, 적어도 하나 이상의 필라 구조들을 관통하는 트렌치(T)를 형성한다. 트렌치(T)는 기판(SUB)과 수평한 방향으로 연장될 수 있다. 트렌치(T)에 의해 적어도 하나 이상의 필라 구조들 각각은 제1 필라 구조(P1) 및 제2 필라 구조(P2)로 분리될 수 있다. 트렌치(T)는 적어도 하나 이상의 필라 구조들, 상부 적층체(120) 및 하부 적층체(100)을 관통할 수 있다. 트렌치(T)는 식각 정지막(ESL)을 노출시킬 수 있다. 식각 정지막(ESL)은 트렌치(T) 형성을 위한 식각 공정 시 트렌치(T)가 층간 절연막(IL) 및 주변회로 구조절연막(LIL)으로 연장되는 것을 방지한다. 즉, 식각 정지막(ESL)은 트렌치(T) 형성을 위한 식각 공정 시 주변회로 구조구조가 손상되는 것을 방지한다.
제1 필라 구조(P1)는 제1 셀 플러그일 수 있고, 제2 필라 구조(P2)는 제2 셀 플러그일 수 있다. 제1 필라 구조(P1)는 제1 메모리막(131A), 제1 채널막(133A), 제1 코어 절연막(135A), 및 제1 캡핑막(137A)을 포함할 수 있다. 제2 필라 구조(P2)는 제2 메모리막(131B), 제2 채널막(133B), 제2 코어 절연막(135B), 및 제2 캡핑막(137B)을 포함할 수 있다.
상술한 트렌치(T) 형성을 위한 식각 공정 시 콘택 영역(CT_R)의 주변 회로 배선들(PCL)을 노출시키는 제2 홀들(H2)을 함께 형성할 수 있다. 예를 들어, 트렌치(T) 형성을 위한 식각 공정 시 콘택 영역(CT_R) 상에 형성된 상부 적층체(120), 버퍼막(BUF), 층간 절연막(IL) 및 주변회로 구조절연막(LIL)을 함께 식각하여 주변 회로 배선들(PCL)을 노출시키는 제2 홀들(H2)을 함께 형성한다.
도 4e를 참조하면, 콘택 영역(CT_R)의 상부 적층체(120) 상에 제2 홀들(H2)을 차폐하기 위한 마스크 패턴(141)을 형성한다. 이 후, 셀 영역(Cell_R) 상에 형성된 트렌치(도 4d의 T) 내에 컷팅 구조(143)를 형성한다. 예를 들어, 셀 영역(Cell_R) 상에 형성된 트렌치(도 4d의 T)를 절연물질로 매립하여 컷팅 구조(143)를 형성할 수 있다.
다른 실시 예로, 트렌치(도 4d의 T)를 통해 노출되는 식각 정지막(ESL)을 선택적으로 제거하고, 식각 정지막(ESL)이 제거된 공간 및 트렌치(도 4d의 T)를 절연물질로 매립하여 컷팅 구조(143)를 형성할 수 있다. 이 경우, 컷팅 구조(143)는 층간 절연막(IL) 내부까지 연장되며, 층간 절연막(IL)과 하부 적층체(100) 내에 형성된 컷팅 구조(143)는 병목 구조를 가질 수 있다.
도 4f를 참조하면, 콘택 영역(CT_R) 상에 형성된 마스크 패턴(도 4e의 141)을 제거하여 제2 홀들(H2)을 오픈하고, 제2 홀들(H2) 내에 콘택 플러그(CT)를 형성한다. 예를 들어, 제2 홀들(H2)의 측벽에 베리어막(145)을 형성한 후 제2 홀들(H2) 중심 영역을 도전막(147)으로 매립하여 콘택 플러그(CT)를 형성한다.
도 4g를 참조하면, 셀 영역(Cell_R)의 상부 적층체(120)를 관통하는 슬릿(SI)을 형성하여 상부 적층체(120)의 제2 물질막들(도 4f의 123)의 측벽을 노출한다. 이 후, 노출되는 제2 물질막들(도 4f의 123)을 제거하고, 제2 물질막들(도 4f의 123)이 제거된 공간에 도전물질을 채워 도전 패턴들(151)을 형성한다.
일 실시 예로써, 셀 영역(Cell_R)의 상부 적층체(120)에 포함된 제2 물질막들(도 4f의 123)을 도전 패턴들(151)로 대체하는 공정 시 콘택 영역(CT_R)의 상부 적층체(120)에 포함된 제2 물질막들(도 4f의 123)을 도전 패턴들(151)로 함께 대체할 수 있다. 다른 실시 예로써, 셀 영역(Cell_R)의 상부 적층체(120)에 포함된 제2 물질막들(도 4f의 123)을 도전 패턴들(151)로 대체하는 공정 시 콘택 영역(CT_R)의 상부 적층체(120)에 포함된 제2 물질막들(도 4f의 123)을 잔류시킬 수 있다.
도 4h를 참조하면, 슬릿을 통해 노출되는 상부 반도체막(109) 및 제2 보호막(도 4g의 107)을 식각하여 셀 영역 상의 희생막(도 4g의 105)을 노출시켜 수평 공간을 형성한다.
이 후, 노출된 희생막(도 4g의 105)을 제거한다. 희생막(도 4g의 105)의 제거 공정 시 제1 보호막(도 4g의 103) 및 제2 보호막(도 4g의 107)은 상부 반도체막(109) 및 하부 반도체막(101)의 손실을 방지할 수 있다.
이 후, 수평 공간을 통해 노출되는 제1 메모리막(131A) 및 제2 메모리막(131B)의 일부를 식각하여 제1 채널막(133A) 및 제2 채널막(133B)을 노출시킨다. 제1 메모리막(131A) 및 제2 메모리막(131B)의 식각 공정 시 제1 보호막 및 제2 보호막은 함께 제거될 수 있다.
이 후, 슬릿(SI)을 통해 수평 공간에 도전물을 유입시켜 소스 반도체막(153)을 형성한다. 소스 반도체막(153)은 제1 채널막(133A) 및 제2 채널막(133B)의 측벽, 하부 반도체막(101) 및 상부 반도체막(109)에 각각 접촉될 수 있다. 소스 반도체막(153)은 화학기상증착방식을 이용하여 형성되거나, 제1 채널막(133A), 제2 채널막(133B), 하부 반도체막(101) 및 상부 반도체막(109) 각각을 시드층으로 이용한 성장 방식을 이용하여 형성될 수 있다. 소스 반도체막(153)은 도전형 도펀트를 포함할 수 있다. 예를 들어, 소스 반도체막(153)은 n형 도프트 실리콘막을 포함할 수 있다. 소스 반도체막(153) 내부의 도전형 도펀트는 열에 의해 소스 반도체막(153)에 접촉된 상부 반도체막(109), 제1 채널막(133A), 제2 채널막(133B)으로 확산될 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 장치에 포함된 메모리 블록들을 설명하기 위한 도면이다.
반도체 장치는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다. 이때 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 슬릿을 이용하여 서로 이격될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 앞서 도 3a 및 도 3b를 참조하여 설명한 반도체 장치일 수 있으며, 도 4a 내지 도 4h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 메모리 장치(1200')는 앞서 도 3a 및 도 3b를 참조하여 설명한 반도체 장치일 수 있으며, 도 4a 내지 도 4h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 메모리 장치(2100)는 앞서 도 3a 및 도 3b를 참조하여 설명한 반도체 장치일 수 있으며, 도 4a 내지 도 4h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 메모리 장치(3500)는 앞서 도 3a 및 도 3b를 참조하여 설명한 반도체 장치일 수 있으며, 도 4a 내지 도 4h를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
SUB: 기판 SL: 소스막
STa: 셀 적층체 STb: 더미 적층체
ISO: 소자 분리막 ACT1: 제1 활성영역
ACT2: 제2 활성영역 LIL: 주변회로 구조절연막
CP1 내지 CPn: 도전패턴 ILDc: 셀 층간 절연막
IL: 층간 절연막 ESL: 식각 정지막
TR: 트랜지스터 PC: 주변회로구조
PCL: 주변 회로 배선 PCT: 주변 콘택 플러그

Claims (18)

  1. 셀 영역 및 콘택 영역을 포함하는 기판 상에 형성된 주변회로 구조;
    상기 셀 영역과 중첩되어 상기 주변회로 구조 상에 형성된 셀 적층체;
    상기 콘택 영역과 중첩되어 상기 주변회로 구조 상에 형성된 더미 적층체;
    상기 셀 적층체를 관통하는 필라 구조;
    상기 주변회로 구조 상부에 상기 필라 구조의 하부면과 접하는 식각 정지막
    상기 필라 구조를 수직 방향으로 관통하는 컷팅 구조; 및
    상기 더미 적층체를 관통하여 상기 주변 회로 구조로 연장된 콘택 플러그를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 셀 적층체 하부에 배치된 소스막을 더 포함하며,
    상기 필라 구조는 상기 소스막 내부로 연장되고, 상기 컷팅 구조는 상기 소스막을 관통하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 소스막과 상기 주변회로 구조 사이에 배치된 층간 절연막을 더 포함하며,
    상기 층간 절연막 내에 상기 식각 정지막이 배치되는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 주변회로 구조와 상기 더미 적층체 사이에 배치된 버퍼막을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 소스막의 상부 표면 높이와 상기 버퍼막의 상부 표면 높이는 서로 동일한 반도체 장치.
  6. 제 1 항에 있어서,
    상기 필라 구조는 상기 컷팅 구조에 의해 상호 분리된 제1 필라 구조와 제2 필라 구조를 포함하는 반도체 장치.
  7. 셀 영역 및 콘택 영역을 포함하는 기판 상에 주변회로 구조를 형성하는 단계;
    상기 주변회로 구조 상에 층간 절연막을 형성하고, 상기 층간 절연막 내에 식각 정지막을 형성하는 단계;
    상기 층간 절연막 상에 적층체를 형성하는 단계;
    상기 셀 영역의 상기 적층체를 관통하는 필라 구조를 형성하는 단계; 및
    상기 필라 구조를 제1 필라 구조 및 제1 필라 구조로 분할하는 트렌치 및 상기 콘택 영역의 상기 적층체를 관통하는 홀을 함께 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 트렌치 및 상기 홀을 형성한 후, 상기 홀을 차폐시키는 마스크 패턴을 형성하는 단계;
    상기 트렌치를 절연물질로 매립하여 컷팅 구조를 형성하는 단계; 및
    상기 홀을 도전막으로 채워 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 트렌치 및 상기 홀을 형성하는 단계는 상기 식각 정지막이 노출되도록 상기 필라 구조를 식각하는 트렌치 형성용 식각 공정과 상기 콘택 영역의 상기 주변회로 구조에 포함된 배선이 노출되도록 상기 콘택 영역의 상기 적층체 및 상기 층간 절연막을 식각하는 홀 형성용 식각 공정을 함께 수행하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 주변회로 구조 상에 하부 적층체 구조를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  11. 제 7 항에 있어서,
    상기 트렌치를 형성한 후, 상기 트렌치를 통해 노출되는 상기 식각 정지막을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 식각 정지막을 제거한 후, 상기 식각 정지막이 제거된 공간 및 상기 트렌치를 상기 절연물질로 매립하여 상기 컷팅 구조를 형성하되, 상기 컷팅 구조의 하단부는 병목 구조를 가지는 반도체 장치의 제조 방법.
  13. 셀 영역 및 콘택 영역을 포함하는 기판 상에 주변회로 구조를 형성하는 단계;
    상기 주변회로 구조 상에 층간 절연막을 형성하고, 상기 층간 절연막 내에 식각 정지막을 형성하는 단계;
    상기 셀 영역의 상기 층간 절연막 상에 하부 적층체를 형성하고, 상기 콘택 영역의 상기 층간 절연막 상에 버퍼막을 형성하는 단계;
    상기 하부 적층체 및 상기 버퍼막 상에 상부 적층체를 형성하는 단계;
    상기 셀 영역의 상기 상부 적층체를 관통하는 필라 구조를 형성하는 단계; 및
    상기 필라 구조를 제1 필라 구조 및 제1 필라 구조로 분할하는 트렌치 및 상기 콘택 영역의 상기 적층체를 관통하는 홀을 함께 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 하부 적층체의 상부 표면 높이와 상기 버퍼막의 상부 표면 높이는 서로 같은 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 트렌치 및 상기 홀을 형성한 후, 상기 홀을 차폐시키는 마스크 패턴을 형성하는 단계;
    상기 트렌치를 절연물질로 매립하여 컷팅 구조를 형성하는 단계; 및
    상기 홀을 도전막으로 채워 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 트렌치 및 상기 홀을 형성하는 단계는 상기 식각 정지막이 노출되도록 상기 필라 구조 및 상기 하부 적층체를 식각하는 트렌치 형성용 식각 공정과 상기 콘택 영역의 상기 주변회로 구조에 포함된 배선이 노출되도록 상기 콘택 영역의 상기 상부 적층체, 상기 버퍼막, 및 상기 층간 절연막을 식각하는 홀 형성용 식각 공정을 함께 수행하는 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 트렌치를 형성한 후, 상기 트렌치를 통해 노출되는 상기 식각 정지막을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 식각 정지막을 제거한 후, 상기 식각 정지막이 제거된 공간 및 상기 트렌치를 상기 절연물질로 매립하여 상기 컷팅 구조를 형성하되, 상기 컷팅 구조의 하단부는 병목 구조를 가지는 반도체 장치의 제조 방법.
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