CN113228275A - 三维nand存储器件及其形成方法 - Google Patents

Abstract

提供了一种半导体器件，其可以包括由在衬底之上交替地堆叠的字线层和绝缘层来形成的堆叠体。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。

Description

三维NAND存储器件及其形成方法

背景技术

闪速存储器件最近经历了快速发展。闪速存储器件能够在不施加电压的情况下在很长时间段内保持所存储的数据。此外，闪速存储器件的读取速率相对较高，并且易于擦除所存储的数据以及向闪速存储器件中重写数据。因此，闪速存储器件已经被广泛地应用到微型计算机、自动化控制系统等当中。为了提高闪速存储器件的位密度以及减小闪速存储器件的位成本，三维(3D)NAND(不是AND)闪速存储器件已经被开发。

3D NAND器件可以包括一个或多个存储平面，并且存储平面中的每个存储平面可以包括多个存储块。存储块中的每个存储块可以具有阵列区以及一个或多个阶梯(staircase)区。在这样的3D NAND器件中，存储平面中的每个存储平面可以具有位于该平面的边界处的一个或多个解码结构。阶梯区可以通过形成于阶梯区上的触点结构来耦合至解码结构。解码结构被配置为限定将被访问的块并且将所需电压驱动到该块的字线层上。

发明内容

在一种3D NAND器件中，一个或多个解码结构可以位于3D NAND器件中的存储平面(又称为平面)的边界处，以驱动该平面中的存储单元。由于解码结构位于平面的边界处，因此由解码结构施加至平面的字线层的驱动电流需要跨越整个平面长度流动，以便驱动该平面中的每个存储单元。随着3D NAND向高密度和高容量变迁，尤其是从64层(64L)架构向128层(128L)架构变迁，3D NAND的层(或膜)尺寸相应地减小。减小的层(或膜)尺寸可以造成增加的薄层电阻(sheet resistance)，这继而引起电阻-电容(RC)延迟。

在本公开内容中，创造性的概念涉及一种3D NAND器件的新颖结构，并且更具体而言，涉及布置在3D NAND器件的平面的中间位置中的梯级区。梯级区可以进一步耦合至解码结构。解码结构相应地能够在半平面的范围上对平面进行驱动。因此，可以缓解由减小的层(或膜)尺寸引起的RC延迟问题。

在本公开内容当中，提供了一种半导体器件。半导体器件可以包括堆叠体，所述堆叠体由在衬底之上交替地堆叠的字线层和绝缘层形成。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。

第一阶梯可以具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。第一阶梯的梯级还可以在垂直于升台阶方向和降台阶方向的横向下台阶方向上延伸。

第二阶梯可以具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。第二阶梯的梯级还可以在垂直于降台阶方向和升台阶方向的、与横向下台阶方向相反的方向上延伸。

半导体器件包括沟道结构。沟道结构可以形成于连接区、第一阵列区和第二阵列区中，其中，沟道结构从衬底延伸，并且延伸穿过堆叠体的字线层和绝缘层。半导体器件可以具有形成于第一阶梯上并且连接至第一阶梯中的字线层的第一触点结构，以及形成于第二阶梯上并且连接至第二阶梯中的字线层的第二触点结构。

在一些实施例中，第一阶梯和第二阶梯通过第一触点结构和第二触点结构来耦合至解码结构。

在半导体器件中，缝隙结构可以位于连接区中在第一阶梯和第二阶梯之间。缝隙结构将连接区划分成第一部分和第二部分。第一块包括连接区的第一部分、第一阵列区和第一阶梯，其中，连接区的第一部分被布置为与第一阶梯相邻并且连接至第一阵列区。第二块包括连接区的第二部分、第二阵列区和第二阶梯，其中，连接区的第二部分被布置为与第二阶梯相邻并且连接至第二阵列区。

根据本公开内容的另一方面，提供了一种用于制造半导体器件的方法。在所公开的方法中，在半导体器件的衬底之上形成牺牲字线层和绝缘层的初始堆叠体。牺牲字线层和绝缘层在衬底之上交替地设置。之后，在初始堆叠体中图案化出连接区、第一阶梯区和第二阶梯区。随后对初始堆叠体中的第一阶梯区进行整形，以形成第一阶梯，以及对初始堆叠体中的第二阶梯区进行整形，以形成第二阶梯。第一阶梯形成于初始堆叠体的第一块中，并且在第一块的第一阵列区之间延伸。第二阶梯形成于初始堆叠体的第二块中，并且在第二块的第二阵列区之间延伸。连接区形成于初始堆叠体中在第一阶梯和第二阶梯之间。

在一些实施例中，为了形成第一阶梯和第二阶梯，可以对第一阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第一梯级，其中，第一梯级将第一阶梯区中的牺牲字线层和绝缘层划分成第一区段(section)和第二区段。可以对第二阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第二梯级，其中，第二梯级将第二阶梯区中的牺牲字线层和绝缘层划分成第三区段和第四区段。第一阶梯区和第二阶梯区由连接区分离。

还对第一阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第二横向下台阶方向上延伸的一个或多个梯级，其中，第二横向下台阶方向垂直于第一横向下台阶方向。对第二阶梯区中的牺牲字线层和绝缘层进行整形，以形成在垂直于第一横向下台阶方向的、与第二横向下台阶方向相反的方向上延伸的一个或多个梯级。之后，顺序地对第一阶梯区和第二阶梯区中的牺牲字线层和绝缘层执行抗蚀剂修整工艺和刻蚀工艺，以分别在第一阶梯区和第二阶梯区中形成第一阶梯和第二阶梯。

在所公开的方法中，随后可以在初始堆叠体的连接区、第一阵列区和第二阵列区中形成沟道结构，其中，沟道结构从衬底延伸并且延伸穿过初始堆叠体的连接区、第一阵列区和第二阵列区中的牺牲字线层和绝缘层。之后，可以利用由导电材料构成的字线层来代替牺牲字线层。此外，可以在第一阶梯上形成第一触点结构，并且在第二阶梯上形成第二触点结构。第一触点结构连接至第一阶梯中的字线层，以及第二触点结构连接至第二阶梯中的字线层。

根据本公开内容的另一方面，提供了一种半导体器件。半导体器件包括存储单元的平面的第一部分，所述存储单元的平面形成于字线层和绝缘层的堆叠体中。字线层和绝缘层在衬底之上交替地堆叠。半导体器件包括堆叠体中形成的存储单元的平面的第二部分。在半导体器件中，在堆叠体中形成梯级区，其中，梯级区位于平面的第一部分和第二部分之间并且耦合至解码结构。半导体器件还包括形成于堆叠体中的多个连接区。连接区延伸跨越在平面的第一部分和平面的第二部分之间的梯级区，以连接平面的第一部分和平面的第二部分，其中，多个阶梯设置在梯级区中，所述多个阶梯被按照交替方式布置在连接区之间。

半导体器件还可以包括设置在平面的第一部分和第二部分、以及连接区中的沟道结构。沟道结构从衬底延伸，并且延伸穿过堆叠体的字线层和绝缘层。

在一些实施例中，阶梯中的每个阶梯还包括在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。阶梯中的每个阶梯中的梯级还在横向下台阶方向或者与横向下台阶方向相反的方向上延伸，其中，横向下台阶方向垂直于升台阶方向和降台阶方向。此外，阶梯中的每个阶梯可以位于平面的第一部分的第一阵列区和平面的第二部分的第二阵列区之间。

在一些实施例中，阶梯中的每者耦合至能够驱动平面的对应解码结构。例如，在降台阶方向上延伸的梯级可以连接至第一阵列区，并且提供用于驱动第一阵列区的控制。在升台阶方向上延伸的梯级可以连接至第二阵列区，并且提供用于驱动第二阵列区的控制。

附图说明

通过结合附图阅读下述详细描述，本公开内容的方面将得到最佳的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增加或者减小各种特征的尺寸。

图1是根据本公开内容的示例性实施例的相关3D NAND器件的示意图。

图2是根据本公开内容的示例性实施例的3D NAND器件的示意图。

图3是根据本公开内容的示例性实施例的3D NAND器件的放大示意图。

图4A是根据本公开内容的示例性实施例的3D NAND器件中的梯级(stair)区的自顶向下放大图。

图4B是根据本公开内容的示例性实施例的3D NAND器件中的梯级区中的驱动电流的流路(flow path)的示意图。

图5是根据本公开内容的示例性实施例的3D NAND器件中的梯级区的三维放大图。

图6到图9是根据本公开内容的示例性实施例的制造3D NAND器件的各种中间步骤的三维图。

图10是根据本公开内容的示例性实施例的用于制造3D NAND器件的工艺的流程图。

具体实施方式

下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了组件和布置的具体示例以简化本公开内容。当然，这些只是示例，并且不意在构成限制。例如，下文的描述中的在第二特征上或之上形成第一特征可以包括第一特征和第二特征是所形成的可以直接接触的特征的实施例，以及还可以包括可以在第一特征和第二特征之间形成额外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开内容可以在各个示例中重复附图标记的数字和/或字母。这种重复是为了简化和清楚的目的，并且本身不指示在所讨论的各种实施例和/或配置之间的关系。

此外，文中为了便于说明，可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的、处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并且类似相应地解释文中采用的空间相对描述词。

图1是相关3D NAND器件100的示意图。如图1所示，器件100包括由三维(3D)存储单元形成的存储部分102。存储部分102可以包括一个或多个存储平面(又称为平面)104，并且存储平面104中的每个存储平面可以包括多个存储块(又称为块)106。在一些示例中，在存储平面104处可以发生并发的操作。在一些实施例中，存储块106中的每个存储块是用于执行擦除操作的最小单元。

在图1的示例中，存储部分102包括两个存储平面104，并且两个存储平面104中的每个存储平面包括八个存储块106。存储块106中的每个存储块可以包括多个存储单元，并且可以通过诸如位线和字线的互连来对每个存储单元进行寻址。在一些示例中，位线和字线可以是垂直布设的，从而形成金属线的阵列。例如，字线在X方向上延伸，并且位线在Y方向上延伸。

仍然参考图1，存储平面104中的每个存储平面可以包括位于存储平面的边界处的一个或多个解码结构。例如，第一解码结构110位于存储平面104的左上角，以及第二解码结构108位于存储平面104的右下角。解码结构108-110可以是用于选择该存储平面中的将被访问的块并且将所需电压驱动到该存储平面的字线层上的电路。由于解码结构位于平面的边界处，因此由解码结构施加至平面的字线层的驱动电流(例如，112)需要跨越整个平面流动以便驱动该平面中的每个存储单元。随着3D NAND向高密度和高容量变迁，尤其是从64L架构向128L架构变迁，3D NAND的层(或膜)尺寸相应地减小。减小的层(或膜)尺寸可以造成薄层电阻下降，这继而引起电阻-电容(RC)延迟。

图2是根据本公开内容的一些实施例的所公开3D NAND器件200的自顶向下示图。如图2所示，半导体器件200包括由三维(3D)存储单元形成的存储部分202。存储部分202可以包括形成于字线层和绝缘层的堆叠体中的一个或多个存储平面204，其中，字线层和绝缘层在3D NAND器件的衬底之上交替堆叠。在图2的示例性实施例中，在存储部分202中包括两个存储平面。

仍然参考图2，存储平面204中的每个存储平面可以具有第一部分204A、第二部分204B和梯级区206。梯级区206可以位于平面204的第一部分204A与第二部分204B之间，并且耦合至解码结构(未示出)。在示例中，解码结构可以位于梯级区206中。在另一示例中，解码结构可以位于3D NAND器件200的专用位置(例如，外围位置)中。在一些实施例中，可以形成包围平面204的伪梯级区208。伪梯级区可以按照陡峭的方式形成，以节约平面的布局面积。在一些实施例中，伪梯级区可以被配置为将3D NAND器件200中的平面204相互分离。

在梯级区中，形成多个阶梯。阶梯被形成于字线层和绝缘层的堆叠体中，并且通过可以如图4所示的多个触点结构来耦合至解码结构。相应地，解码结构可以通过梯级区中的阶梯来将驱动电压施加到平面的字线上。由于梯级区被设置在平面的中间位置，因此由解码结构生成的驱动电流只需要跨越半个平面长度流动以便驱动平面中的每个存储单元。例如，平面204能够被跨越第一部分204A流动的驱动电流210，和跨越第二部分204B流动的驱动电流212驱动。在3D NAND器件200中，平面中的每个平面沿从平面的中间位置到平面的两侧的方向来驱动，并且驱动电流的有效流动长度被相应地减半。因此，能够通过减小的流动长度来减小总电阻，这继而补偿由于减小的层(或膜)尺寸引起的增加的薄层电阻。

图3是3D NAND器件200中的平面的放大示意图。如图3所示，多个连接区302可以形成在堆叠体中，并且跨越在平面204的第一部分204A与第二部分204B之间的梯级区206延伸，以连接第一部分和第二部分204A-204B。此外，多个阶梯304可以设置在梯级区206中，并且按照交替的方式布置在连接区302之间。为了形成连接区和阶梯，块层(例如，TiN层)可以被设置到梯级区206之上。随后可以应用图案化工艺(例如，光刻工艺和刻蚀工艺的组合)以去除块层的部分，来在梯级区中形成多个无覆盖(uncovered)区域，并且块层的其余部分变为连接区302。可以在梯级区的无覆盖区域中顺序地应用抗蚀剂修整(resist trim)工艺和刻蚀工艺，以形成阶梯304。用于形成阶梯的中间步骤可以在图6-9中示出。

图4A是根据本公开内容的示例性实施例的3D NAND器件中的梯级区的自顶向下放大图。放大图可以是从图3所示的梯级区206的区域300取得的。区域300可以包括两个第一阵列区402a-402b，以及位于两个第一阵列区402a-402b之间的第一阶梯404。第一阵列区402a-402b和第一阶梯404可以被包括在第一块(块N)中，其中，N可以是正整数。区域300还可以包括两个第二阵列区406a-406b，以及位于两个第二阵列区406a-406b之间的第二阶梯408。第二阵列区406a-406b和第二阶梯408可以被包括在第二块(块N+1)中。

连接区302位于第一阶梯404和第二阶梯408之间。缝隙结构422位于在第一阶梯404和第二阶梯408之间的连接区302中，并且将连接区302划分成第一部分302a和第二部分302b。第一块(例如，块N)包括连接区302的第一部分302a、第一阵列区402a-402b和第一阶梯404，其中，连接区的第一部分302a被布置为与第一阶梯404相邻并且连接至第一阵列区402a-402b。第二块(例如，块N+1)包括连接区302的第二部分302b、第二阵列区406a-406b和第二阶梯408，其中，连接区302的第二部分302b被布置为与第二阶梯408相邻并且连接至第二阵列区406a-406b。

第一阶梯404和第二阶梯408可以具有多个伪沟道结构414。伪沟道结构可以被设置在适当的地方，以用于在制造期间的工艺变化控制和/或用于额外的机械支撑。第一阶梯404和第二阶梯408还可以具有多个触点结构412，所述多个触点结构位于第一阶梯和第二阶梯的梯级上并且连接至第一和第二阶梯的字线层。触点结构412可以从第一阶梯和第二阶梯的梯级延伸并且进一步连接至后段工序(BEOL)的金属层(例如，M0层、M1层)，其中，金属层堆叠在触点结构414之上。在一些实施例中，触点结构412可以将第一阶梯和第二阶梯连接至解码结构，使得解码结构能够将驱动电压施加到第一阶梯和第二阶梯中的字线层上。

在连接区302、第一阵列区402a-402b和第二阵列区406a-406b中设置多个沟道结构410。沟道结构410可以从衬底延伸，并且延伸穿过字线层，从而形成垂直存储单元串的阵列。垂直存储单元串中的每个垂直存储单元串可以包括耦合至字线层的对应沟道结构，以形成一个或多个底部选择晶体管(BST)、多个存储单元(MC)以及一个或多个顶部选择晶体管(TST)。BST、MC和TST在衬底之上顺序并且串联地设置。沟道结构中的每个沟道结构可以进一步包括沟道层、围绕沟道层的隧道层、围绕隧道层的电荷捕获层、以及围绕电荷捕获层并且进一步与字线层直接接触的阻隔层。在一些实施例中，诸如HfO₂或AlO的高K层可以设置在字线层和阻隔层之间。

区域300可以包括多个缝隙结构(或栅极线缝隙)416-428。缝隙结构可以具有沟槽轮廓(profile)，并且从衬底延伸并且延伸穿过堆叠体600。在一些实施例中，缝隙结构可以由导电材料构成，并且位于阵列公共源极(ACS)区上，以充当触点，其中，ACS区形成于衬底中，以充当公共源极。在一些实施例中，缝隙结构可以由电介质材料构成，以充当分离结构。

缝隙结构422可以是被块N和块N+1共享的缝隙结构，并且将块N和块N+1相互分离。缝隙结构416-420可以被包括在块N中。缝隙结构416以连续配置位于块N的底部边界处。缝隙结构418和420以不连续配置设置在块N内，其中，一个或多个间隙(例如，430)设置在缝隙结构418-420中。相应地，块N中的沟道结构可以相互耦合。类似地，缝隙结构424-428可以被包括在块N+1中。缝隙结构424以连续配置位于块N+1的顶部边界处。缝隙结构426和428以不连续配置设置在块N+1内，其中，一个或多个间隙设置在缝隙结构426-428中。相应地，块N+1中的沟道结构可以相互耦合。

图4B是梯级区206的区域300中的驱动电流的流路的示意图。如图4B中所示，第一阶梯404可以具有第一组梯级404A和第二组梯级404B。第二阶梯408可以具有第三组梯级408A和第四组梯级408B。在一些实施例中，第一组梯级404A可以提供对第一阵列区402a的控制，并且第二组梯级404B可以提供对第一阵列区402b的控制。第三组梯级408A可以提供对第二阵列区406a的控制，并且第四组梯级408B可以提供对第二阵列区406b的控制。连接区302的第一部分302a可以被配置为将控制耦合至第一阵列区402a-402b，并且连接区302的第二部分302b可以被配置为将控制耦合至第二阵列区406a-406b。

仍然参考图4B，为了简单和清楚起见，在块N+1中示出了由解码结构生成的驱动电流的流路。在由解码结构(未示出)将驱动电压通过触点结构412施加到第二阶梯408中的字线层上时，所生成的驱动电流可以具有第一电流部分430和第二电流部分432。第一电流部分430可以从第三组梯级408A朝向第二阵列区406a流动。第一电流部分430还可以流过缝隙结构426和428的间隙，并且经由连接区302的第二部分302b流至第二阵列区406b。

类似地，第二电流部分432可以从第四组梯级408B朝向第二阵列区406b流动。第二电流部分432还可以流过缝隙结构426和428的间隙，并且经由连接区302的第二部分302b流至第二阵列区406a。在一些实施例中，第二阵列区406a可以被包括在图3中的平面204的第一部分204A中，并且第二阵列区406b可以被包括在平面204的第二部分204B中。因此，驱动电流能够从梯级区同时流至平面的第一部分和第二部分，并且与相关3D NAND器件(例如，图1中的3D NAND器件100)相比，以减小的流动范围来驱动平面中的存储单元。

图5是从3D NAND器件中的梯级区206获得的区域300的三维图。为了简单和清楚起见，在图5中未包括沟道结构410、伪沟道结构414和触点结构412。如图5所示，第一阶梯404可以具有在降台阶方向(例如，X方向)上延伸的第一组梯级404A以及在相对的升台阶方向(例如，X方向)上延伸的第二组梯级404B。此外，第一阶梯中的第一组梯级和第二组梯级还在垂直于升台阶方向和降台阶方向的横向下台阶方向(例如，-Y方向)上延伸。在图5的示例性实施例中，第一组梯级和第二组梯级可以沿横向下台阶方向具有四个台阶。四个台阶能够相应地沿横向下台阶方向将第一组梯级和第二组梯级划分成四个划分区。

类似地，第二阶梯408可以具有在降台阶方向(例如，X方向)上延伸的第三组梯级408A以及在相对的升台阶方向(例如，X方向)上延伸的第四组梯级408B。第二阶梯内的第三组梯级和第四组梯级还在垂直于升台阶方向和降台阶方向的、与横向下台阶方向相反的方向(例如，Y方向)上延伸。

应当指出，图4和图5只是示例，并且第一阶梯404和第二阶梯408可以具有任何数量的梯级组。此外，梯级组中的每个梯级组可以根据器件结构具有任何数量的梯级。

图6到图9是制造3D NAND器件的各种中间步骤的三维图。在图6中，提供了字线层和绝缘层的堆叠体600。字线层和绝缘层在衬底(未示出)之上交替地设置。在一些实施例中，形成于堆叠体600中的字线层可以是牺牲字线层，并且可以利用导电材料来代替牺牲字线层，以在后续制造步骤中形成字线层。在一些实施例中，牺牲字线层可以由SiN构成，并且绝缘层可以由SiO构成。可以应用任何适当沉积工艺来形成牺牲字线层和绝缘层。例如，可以应用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、扩散工艺、原子层沉积(ALD)工艺或者其他适当沉积工艺。

仍然参考图6，可以通过图案化工艺，在初始堆叠体中形成连接区602、第一阶梯区604和第二阶梯区606。例如，可以在初始堆叠体600的顶表面之上对块层(未示出)(例如，TiN层)进行沉积。可以应用光刻工艺，以形成用于暴露在第一阶梯区604和第二阶梯区606中的块层的图案化掩模层(例如，图案化光刻胶层)。随后可以应用刻蚀工艺来去除第一阶梯区604和第二阶梯区606中的块层，使得第一阶梯区和第二阶梯区604-606中的字线层不被覆盖。相应地，具有剩余块层的区域变成连接区602。

在图7中，可以进一步应用光刻工艺和刻蚀工艺，以形成第一阶梯区604中的第一梯级608以及第二阶梯区606中的第二梯级610。可以对第一阶梯区604中的牺牲字线层和绝缘层进行整形，以形成在平行于衬底的第一横向下台阶方向(例如，-X方向)上延伸的第一梯级608，其中，第一梯级608将第一阶梯区604中的牺牲字线层和绝缘层划分成第一区段604A和第二区段604B。此外，可以对堆叠体600的第二阶梯区606中的牺牲字线层和绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第二梯级610，其中，第二梯级610将第二阶梯区606中的牺牲字线层和绝缘层划分成第三区段606A和第四区段606B。

为了形成第一梯级608和第二梯级610，光刻工艺可以在堆叠体600的顶表面之上应用图案化掩模层，其中，图案化掩模层暴露出第一阶梯区604的第一区段604A和第二阶梯区606的第三区段606A。随后可以应用刻蚀工艺，以分别去除第一阶梯区604的第一区段604A以及第二阶梯区606的第三区段606A中的牺牲字线层和绝缘层的部分。在刻蚀工艺完成时，相应地形成了梯级608和梯级610。

在图8中，可以对第一阶梯区604中的牺牲字线层和绝缘层进行整形，以形成在第二横向下台阶方向(例如，-Y方向)上延伸的一个或多个梯级，其中，第二横向下台阶方向垂直于第一横向下台阶方向(例如，-X方向)。例如，如图8所示，可以在第一阶梯区604的第一区段和第二区段604A-604B中沿-Y方向形成三个梯级。此外，可以对第二阶梯区606中的牺牲字线层和绝缘层进行整形，以形成在与第二横向下台阶方向相反的第三横向下台阶方向(例如，Y方向)上延伸的一个或多个梯级。

为了在第一阶梯区和第二阶梯区中沿第二横向下台阶方向和第三横向下台阶方向形成一个或多个梯级，可以顺序操作抗蚀剂修整和刻蚀工艺。例如，可以将抗蚀剂层沉积到第一阶梯区604的第一区段604A上。光刻工艺可以沿第二横向下台阶方向(例如，-Y方向)暴露第一区段604A的第一部分S1。可以应用等离子体刻蚀工艺，以去除暴露的第一部分S1中的字线层和绝缘层的部分。随后可以应用抗蚀剂修整工艺(例如，等离子体灰化工艺)，以沿第二横向下台阶方向暴露第一区段604A的第二部分S2，并且可以应用等离子体刻蚀工艺，以去除暴露的第二部分S2和暴露的第一部分S1中的字线层和绝缘层的部分。可以再次应用等离子体灰化工艺，以去除其余抗蚀剂层。在去除了剩余抗蚀剂层时，可以在第一阶梯区604的第一区段604A中沿第二横向下台阶方向(-Y方向)形成三个梯级。

在图9中，可以依次对第一阶梯区和第二阶梯区604-606中的牺牲字线层和绝缘层应用抗蚀剂修整工艺和刻蚀工艺，以分别在第一阶梯区604和第二阶梯区606中形成第一梯级904和第二梯级908。如图9所示，在抗蚀剂修整工艺和刻蚀工艺完成时，堆叠体600可以具有与图5中的堆叠体300类似的配置。

例如，如图9所示，第一阶梯904包括在第一区段604A中在降台阶方向(例如，X方向)上延伸的第一组梯级904A，以及在第二区段604B中在升台阶方向(例如，X方向)上延伸的第二组梯级904B。第二阶梯908具有在第三区段606A中在降台阶方向(例如，X方向)上延伸的第三组梯级908A，以及在第四区段606B中在升台阶方向(例如，X方向)上延伸的第四组梯级908B。此外，第一阶梯904可以在横向下台阶方向(例如，-Y方向)上延伸，并且第二阶梯908可以在与横向下台阶方向相反的方向(例如，Y方向)上延伸。

此外，基于连接区602形成的连接区912可以被布置在第一阶梯904和第二阶梯908之间。缝隙结构910可以位于连接区912中，并且处于第一阶梯904和第二阶梯908之间。块N可以包括第一阵列区902a-902b、连接区912的第一部分912a以及第一阶梯904。块N+1可以包括第二阵列区906a-906b、连接区912的第二部分912b以及第二阶梯908。

图10是根据本公开内容的一些实施例的用于制造所公开的3D NAND器件的工艺1000的流程图。工艺1000开始于步骤1004，其中，可以在3D NAND器件的衬底之上形成牺牲字线层和绝缘层的初始堆叠体。随后可以通过图案化工艺在初始堆叠体中图案化出连接区、第一阶梯区和第二阶梯区。连接区可以位于第一阶梯区和第二阶梯区之间。在一些实施例中，可以如参考图6所例示的执行步骤1004。

之后，工艺1000进行至步骤1006，其中，可以对第一阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第一横向下台阶方向(例如，-X方向)上延伸的第一梯级，其中，第一梯级将第一阶梯区中的牺牲字线层和绝缘层划分成第一区段和第二区段。在工艺1000的步骤1008中，可以在第二阶梯区中对牺牲字线层和绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第二梯级，其中，第二梯级将第二阶梯区中的牺牲字线层和绝缘层划分成第三区段和第四区段。在一些实施例中，可以如参考图7所示的执行步骤1006和1008。

在工艺1100的步骤1010中，可以对第一阶梯区中的牺牲字线层和绝缘层进行整形，以形成在第二横向下台阶方向(例如，-Y方向)上延伸的一个或多个梯级，其中，第二横向下台阶方向垂直于第一横向下台阶方向(例如，-X方向)。在工艺1000的步骤1012中，可以对第二阶梯区中的牺牲字线层和绝缘层进行整形，以形成在与第二横向下台阶方向相反的方向(例如，Y方向)上延伸的一个或多个梯级。在一些实施例中，可以如参考图8所例示的执行步骤1010和1012。

之后，工艺1000进行至步骤1014，其中，可以顺序地对第一阶梯区和第二阶梯区中的牺牲字线层和绝缘层应用抗蚀剂修整工艺和刻蚀工艺，以分别在第一阶梯区和第二阶梯区中形成第一阶梯和第二阶梯。在一些实施例中，可以如参考图9所例示的执行步骤1014。

应当指出，可以在工艺1000之前、期间和之后提供额外步骤，并且对于工艺1000的额外实施例而言，可以对所描述的步骤中的一些步骤予以替换、删除或者以不同顺序执行。例如，在后续工艺步骤中，可以在初始堆叠体的两个阵列区中形成沟道结构，其中，沟道结构从衬底延伸并且延伸穿过初始堆叠体的两个阵列区和连接区中的牺牲字线层和绝缘层。可以形成多个缝隙结构，并且可以利用导电材料代替牺牲字线层，以形成字线层。此外，可以在第一阶梯上形成第一触点结构，并且可以在第二阶梯上形成第二触点结构。第一触点结构连接至第一阶梯中的字线层，并且第二触点结构连接至第二阶梯中的字线层。

此外，可以在3D NAND器件的第一触点结构和第二触点结构之上形成各种额外的互连结构(例如，具有导线和/或通孔的金属化层)。这样的互连结构将3D NAND器件与其他触点结构和/或有源器件电连接，以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的额外器件特征。

文中描述的各种实施例提供了对相关存储器件的若干优势。例如，在本公开内容当中，3D NAND器件可以具有多个存储平面。存储平面中的每个存储平面可以具有设置在存储平面的中间位置处的对应解码结构。因此，存储平面中的每个存储平面可以沿从存储平面的中间位置到存储平面的两侧的方向，被对应的解码结构驱动，并且与相关3D NAND器件中的驱动电流相比，驱动电流的有效流动长度被相应地减半。因此，能够通过减小的流动长度来减小总电阻，这继而补偿由于3D NAND器件中的减小的层(或膜)尺寸引起的增加的薄层电阻。

前文概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开内容作为基础以用于设计或者修改其他的工艺和结构，以用于执行与本文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到这样的等价构造不脱离本公开内容的精神和范围，并且他们可以在本文中做出各种变化、替换和更改，而不脱离本公开内容的精神和范围。

Claims (20)

1.一种半导体器件，包括：

堆叠体，其包括在衬底之上交替地堆叠的字线层和绝缘层；

具有形成于所述堆叠体中的第一阶梯的第一块，所述第一阶梯在第一阵列区之间延伸；

具有形成于所述堆叠体中的第二阶梯的第二块，所述第二阶梯在第二阵列区之间延伸；以及

形成于所述堆叠体中在所述第一阶梯和所述第二阶梯之间的连接区。

2.根据权利要求1所述的半导体器件，其中，

所述第一阶梯具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。

3.根据权利要求2所述的半导体器件，其中，所述第一阶梯的梯级还在垂直于所述升台阶方向和所述降台阶方向的横向下台阶方向上延伸。

4.根据权利要求3所述的半导体器件，其中，所述第二阶梯具有在所述降台阶方向上延伸的梯级以及在所述相对的升台阶方向上延伸的梯级。

5.根据权利要求4所述的半导体器件，其中，所述第二阶梯的梯级还在垂直于所述降台阶方向和所述升台阶方向的、与所述横向下台阶方向相反的方向上延伸。

6.根据权利要求1所述的半导体器件，还包括：

形成于所述连接区、所述第一阵列区和所述第二阵列区中的沟道结构，所述沟道结构从所述衬底延伸，并且延伸穿过所述堆叠体的所述字线层和所述绝缘层；

形成于所述第一阶梯上并且连接至所述第一阶梯中的所述字线层的第一触点结构；以及

形成于所述第二阶梯上并且连接至所述第二阶梯中的所述字线层的第二触点结构。

7.根据权利要求6所述的半导体器件，其中，所述第一阶梯和所述第二阶梯通过所述第一触点结构和所述第二触点结构来耦合至解码结构。

8.根据权利要求1所述的半导体器件，还包括：

位于所述连接区中在所述第一阶梯和所述第二阶梯之间的缝隙结构，所述缝隙结构将所述连接区划分成第一部分和第二部分，其中，

所述第一块包括所述连接区的所述第一部分、所述第一阵列区和所述第一阶梯，所述连接区的所述第一部分被布置为与所述第一阶梯相邻并且连接至所述第一阵列区，以及

所述第二块包括所述连接区的所述第二部分、所述第二阵列区和所述第二阶梯，所述连接区的所述第二部分被布置为与所述第二阶梯相邻并且连接至所述第二阵列区。

9.一种用于制作半导体器件的方法，包括：

形成在所述半导体器件的衬底之上交替地设置的牺牲字线层和绝缘层的初始堆叠体；

在所述初始堆叠体中图案化出连接区、第一阶梯区和第二阶梯区；

对所述初始堆叠体中的所述第一阶梯区进行整形，以形成第一阶梯；以及

对所述初始堆叠体中的所述第二阶梯区进行整形，以形成第二阶梯，其中，

所述第一阶梯形成于所述初始堆叠体的第一块中，并且在所述第一块的第一阵列区之间延伸，

所述第二阶梯形成于所述初始堆叠体的第二块中，并且在所述第二块的第二阵列区之间延伸，以及

所述连接区形成于所述初始堆叠体中在所述第一阶梯和所述第二阶梯之间。

10.根据权利要求9所述的方法，其中，对所述第一阶梯区和所述第二阶梯区进行所述整形还包括：

对所述第一阶梯区中的所述牺牲字线层和所述绝缘层进行整形，以形成在第一横向下台阶方向上延伸的第一梯级，所述第一梯级将所述第一阶梯区中的所述牺牲字线层和所述绝缘层划分成第一区段和第二区段；

对所述第二阶梯区中的所述牺牲字线层和所述绝缘层进行整形，以形成在所述第一横向下台阶方向上延伸的第二梯级，所述第二梯级将所述第二阶梯区中的所述牺牲字线层和所述绝缘层划分成第三区段和第四区段，所述第一阶梯区和所述第二阶梯区由所述连接区分离；

对所述第一阶梯区中的所述牺牲字线层和所述绝缘层进行整形，以形成在第二横向下台阶方向上延伸的一个或多个梯级，所述第二横向下台阶方向垂直于所述第一横向下台阶方向；

对所述第二阶梯区中的所述牺牲字线层和所述绝缘层进行整形，以形成在垂直于所述第一横向下台阶方向的、与所述第二横向下台阶方向相反的方向上延伸的一个或多个梯级；以及

顺序地对所述第一阶梯区和所述第二阶梯区中的所述牺牲字线层和所述绝缘层执行抗蚀剂修整工艺和刻蚀工艺，以分别在所述第一阶梯区和所述第二阶梯区中形成所述第一阶梯和所述第二阶梯。

11.根据权利要求10所述的方法，其中，所述第一阶梯包括在所述第一区段中在降台阶方向上延伸的梯级，以及在所述第二区段中在相对的升台阶方向上延伸的梯级。

12.根据权利要求11所述的方法，其中，所述第一阶梯的梯级还在垂直于所述升台阶方向和所述降台阶方向的第二横向下台阶方向上延伸。

13.根据权利要求12所述的方法，其中，所述第二阶梯具有在所述降台阶方向上延伸的梯级以及在所述相对的升下台阶方向上延伸的梯级。

14.根据权利要求13所述的方法，其中，所述第二阶梯的梯级还在垂直于所述降台阶方向和所述升台阶方向的、与所述第二横向下台阶方向相反的方向上延伸。

15.根据权利要求9所述的方法，还包括：

在所述初始堆叠体的所述连接区、所述第一阵列区和所述第二阵列区中形成沟道结构，所述沟道结构从所述衬底延伸并且延伸穿过所述初始堆叠体的所述连接区、所述第一阵列区和所述第二阵列区中的所述牺牲字线层和所述绝缘层；

利用字线层代替所述牺牲字线层；以及

在所述第一阶梯上形成第一触点结构，在所述第二阶梯上形成第二触点结构，所述第一触点结构连接至所述第一阶梯中的所述字线层，所述第二触点结构连接至所述第二阶梯中的所述字线层。

16.一种半导体器件，包括：

存储单元的平面的第一部分，所述存储单元的平面形成于在衬底之上交替地堆叠的字线层和绝缘层的堆叠体中；

所述堆叠体中形成的所述存储单元的平面的第二部分；

形成于所述堆叠体中的梯级区，所述梯级区位于所述平面的所述第一部分和所述第二部分之间并且耦合至解码结构；以及

形成于所述堆叠体中的多个连接区，所述多个连接区延伸跨越在所述平面的所述第一部分和所述平面的所述第二部分之间的所述梯级区，以连接所述平面的所述第一部分和所述平面的所述第二部分，其中，

多个阶梯设置在所述梯级区中，所述多个阶梯被按照交替方式布置在所述连接区之间。

17.根据权利要求16所述的半导体器件，还包括：

设置在所述平面的所述第一部分和所述第二部分、以及所述连接区中的沟道结构，所述沟道结构从所述衬底延伸，并且延伸穿过所述堆叠体的所述字线层和所述绝缘层。

18.根据权利要求16所述的半导体器件，其中，所述阶梯中的每个阶梯还包括在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。

19.根据权利要求18所述的半导体器件，其中，所述阶梯中的每个阶梯中的梯级还在横向下台阶方向或者与所述横向下台阶方向相反的方向上延伸，所述横向下台阶方向垂直于所述升台阶方向和所述降台阶方向。

20.根据权利要求16所述的半导体器件，其中，所述阶梯中的每个阶梯位于所述平面的所述第一部分的第一阵列区和所述平面的所述第二部分的第二阵列区之间。

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