TWI814688B - 三維nand記憶體元件及其形成方法 - Google Patents

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Abstract

一種半導體元件，包括一堆疊體，具有形成於堆疊體中的一第一階梯的一第一塊，具有形成於堆疊體中的一第二階梯的一第二塊，以及一連接區。堆疊體包括在一基底之上交替地堆疊的字線層和絕緣層。第一塊包括一第一陣列區和一第二陣列區，且第一階梯在第一陣列區和第二陣列區之間延伸。第二塊包括一第三陣列區和一第四陣列區，且第二階梯在第三陣列區和第四陣列區之間延伸。連接區形成於堆疊體中，且在第一階梯和第二階梯之間。

Description

三維NAND記憶體元件及其形成方法
本發明係關於一種記憶體元件及其形成方法，且特別係關於一種三維NAND記憶體元件及其形成方法。
快閃記憶體元件近年經歷了快速發展。快閃記憶體元件能夠在不施加電壓的情況下在很長時間區間內維持其中所存儲的資料。此外，快閃記憶體元件的讀取速率相對較高，並且易於抹除所存儲的資料以及向快閃記憶體元件中重寫資料。因此，快閃記憶體元件已經被廣泛地應用到微型電腦、自動化控制系統等裝置當中。為了提高快閃記憶體元件的位元密度以及減小快閃記憶體元件的單位成本，已開發出三維（3D）NAND快閃記憶體元件。
3D NAND快閃記憶體元件可以包括一個或多個存儲平面，並且存儲平面中的每個存儲平面可以包括多個存儲區塊。存儲區塊中的每個存儲區塊可以具有陣列區以及一個或多個階梯（staircase）區。在這樣的3D NAND快閃記憶體元件中，存儲平面中的每個存儲平面可以具有位於該平面的邊界處的一個或多個解碼結構。階梯區可以經由形成於階梯區上的觸點結構來耦合至解碼結構。解碼結構被配置為限定於被訪問的區塊並且將所需電壓驅動到該區塊的字線層上。
在一種3D NAND快閃記憶體元件中，一個或多個解碼結構可以位於3D NAND快閃記憶體元件中的存儲平面（又稱為平面）的邊界處，以驅動該平面中的存儲單元。由於解碼結構位於平面的邊界處，因此由解碼結構施加至平面的字線層的驅動電流需要跨越整個平面長度流動，以便驅動該平面中的每個存儲單元。隨著3D NAND快閃記憶體向高密度和高容量變遷，尤其是從64層（64L）架構向128層（128L）架構變遷，3D NAND快閃記憶體的層（或膜）尺寸相應地減小。減小的層（或膜）尺寸可以造成增加的薄層電阻（sheet resistance），繼而引起電阻-電容（RC）延遲。
在本發明內容中，創造性的概念涉及一種3D NAND快閃記憶體元件的新穎結構，並且更具體而言，涉及設置在3D NAND快閃記憶體元件的平面的中間位置中的梯級區。梯級區可以進一步耦合至解碼結構。解碼結構相應地能夠在半平面的範圍上對平面進行驅動。因此，可以緩解由減小的層（或膜）尺寸引起的RC延遲問題。
在本發明內容當中，提供了一種半導體元件。半導體元件可以包括堆疊體，堆疊體由在基底之上交替地堆疊的字線層和絕緣層形成。第一塊的第一階梯可以形成於堆疊體中並且在第一塊的第一陣列區之間延伸。第二塊的第二階梯可以形成於堆疊體中並且在第二塊的第二陣列區之間延伸。半導體元件可以進一步具有形成於堆疊體中在第一階梯和第二階梯之間的連接區。
第一階梯可以具有在降臺階方向上延伸的梯級以及在相對的升臺階方向上延伸的梯級。第一階梯的梯級更以在垂直於升臺階方向和降臺階方向的橫向下臺階方向上延伸。
第二階梯可以具有在降臺階方向上延伸的梯級以及在相對的升臺階方向上延伸的梯級。第二階梯的梯級還可以在垂直於降臺階方向和升臺階方向的、與橫向下臺階方向相反的方向上延伸。
半導體元件包括溝道結構。溝道結構可以形成於連接區、第一陣列區和第二陣列區中，其中，溝道結構從基底延伸，並且延伸穿過堆疊體的字線層和絕緣層。半導體元件可以具有形成於第一階梯上並且連接至第一階梯中的字線層的第一觸點結構，以及形成於第二階梯上並且連接至第二階梯中的字線層的第二觸點結構。
在一些實施例中，第一階梯和第二階梯經由第一觸點結構和第二觸點結構來耦合至解碼結構。
在半導體元件中，縫隙結構可以位於連接區中在第一階梯和第二階梯之間。縫隙結構將連接區劃分成第一部分和第二部分。第一塊包括連接區的第一部分、第一陣列區和第一階梯，其中，連接區的第一部分設置為與第一階梯相鄰並且連接至第一陣列區。第二塊包括連接區的第二部分、第二陣列區和第二階梯，其中，連接區的第二部分設置為與第二階梯相鄰並且連接至第二陣列區。
根據本發明內容的另一方面，提供了一種用於製造半導體元件的方法。在所揭露的方法中，在半導體元件的基底之上形成犧牲字線層和絕緣層的初始堆疊體。犧牲字線層和絕緣層在基底之上交替地設置。之後，在初始堆疊體中圖案化出連接區、第一階梯區和第二階梯區。隨後，對初始堆疊體中的第一階梯區進行修整，以形成第一階梯，以及對初始堆疊體中的第二階梯區進行修整，以形成第二階梯。第一階梯形成於初始堆疊體的第一塊中，並且在第一塊的第一陣列區之間延伸。第二階梯形成於初始堆疊體的第二塊中，並且在第二塊的第二陣列區之間延伸。連接區形成於初始堆疊體中在第一階梯和第二階梯之間。
在一些實施例中，為了形成第一階梯和第二階梯，可以對第一階梯區中的犧牲字線層和絕緣層進行修整，以形成在第一橫向下臺階方向上延伸的第一梯級，其中，第一梯級將第一階梯區中的犧牲字線層和絕緣層劃分成第一區段（section）和第二區段。可以對第二階梯區中的犧牲字線層和絕緣層進行修整，以形成在第一橫向下臺階方向上延伸的第二梯級，其中，第二梯級將第二階梯區中的犧牲字線層和絕緣層劃分成第三區段和第四區段。第一階梯區和第二階梯區由連接區分離。
還對第一階梯區中的犧牲字線層和絕緣層進行修整，以形成在第二橫向下臺階方向上延伸的一個或多個梯級，其中，第二橫向下臺階方向垂直於第一橫向下臺階方向。對第二階梯區中的犧牲字線層和絕緣層進行修整，以形成在垂直於第一橫向下臺階方向的、與第二橫向下臺階方向相反的方向上延伸的一個或多個梯級。之後，順序地對第一階梯區和第二階梯區中的犧牲字線層和絕緣層進行抗蝕劑修整製程和刻蝕製程，以分別在第一階梯區和第二階梯區中形成第一階梯和第二階梯。
在所揭露的方法中，隨後可以在初始堆疊體的連接區、第一陣列區和第二陣列區中形成溝道結構，其中，溝道結構從基底延伸並且延伸穿過初始堆疊體的連接區、第一陣列區和第二陣列區中的犧牲字線層和絕緣層。之後，可以利用由導電材料構成的字線層來代替犧牲字線層。此外，可以在第一階梯上形成第一觸點結構，並且在第二階梯上形成第二觸點結構。第一觸點結構連接至第一階梯中的字線層，以及第二觸點結構連接至第二階梯中的字線層。
根據本發明內容的另一方面，提供了一種半導體元件。半導體元件包括存儲單元的平面的第一部分，其中存儲單元的平面形成於字線層和絕緣層的堆疊體中。字線層和絕緣層在基底之上交替地堆疊。半導體元件包括堆疊體中形成的存儲單元的平面的第二部分。在半導體元件中，在堆疊體中形成梯級區，其中，梯級區位於平面的第一部分和第二部分之間並且耦合至解碼結構。半導體元件還包括形成於堆疊體中的多個連接區。連接區延伸跨越在平面的第一部分和平面的第二部分之間的梯級區，以連接平面的第一部分和平面的第二部分，其中，多個階梯設置在梯級區中，所述多個階梯被按照交替方式佈置在連接區之間。
半導體元件還可以包括設置在平面的第一部分和第二部分、以及連接區中的溝道結構。溝道結構從基底延伸，並且延伸穿過堆疊體的字線層和絕緣層。
在一些實施例中，階梯中的每個階梯還包括在降臺階方向上延伸的梯級以及在相對的升臺階方向上延伸的梯級。階梯中的每個階梯中的梯級還在橫向下臺階方向或者與橫向下臺階方向相反的方向上延伸，其中，橫向下臺階方向垂直於升臺階方向和降臺階方向。此外，階梯中的每個階梯可以位於平面的第一部分的第一陣列區和平面的第二部分的第二陣列區之間。
在一些實施例中，階梯中的每者耦合至能夠驅動平面的對應解碼結構。例如，在降臺階方向上延伸的梯級可以連接至第一陣列區，並且提供用於驅動第一陣列區的控制。在升臺階方向上延伸的梯級可以連接至第二陣列區，並且提供用於驅動第二陣列區的控制。
下文的揭露內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了組件和其設置的具體示例以簡化本發明內容。當然，這些只是示例，並且不意在構成限制。例如，下文的描述中的在第二特徵上或之上形成第一特徵，可以包括所形成的第一特徵和第二特徵是可以直接接觸的特徵的實施例，以及還可以包括可以在第一特徵和第二特徵之間形成額外的特徵使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各個示例中重複附圖標記的數位和/或字母。這種重複是為了簡化和清楚說明本發明的目的，並且本身不指示在所討論的各種實施例和/或配置之間的關係。
此外，文中為了便於說明，可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的方向之外的、處於使用或操作中的元件的不同方向。所述設備可以具有其他方向（旋轉90度或者處於其他方向上），並且類似相應地解釋文中採用的空間相對描述詞。
圖1繪示本發明較佳實施例中3D NAND快閃記憶體元件的示意圖。如圖1所示，一元件100包括由三維（3D）存儲單元形成的一存儲部分102。存儲部分102可以包括一個或多個存儲平面（又稱為平面）104，並且存儲平面104中的每個存儲平面可以包括多個存儲區塊（又稱為區塊）106。在一些示例中，在存儲平面104處可以發生併發的操作。在一些實施例中，存儲區塊106中的每個存儲區塊是用於執行抹除操作的最小單元。
在圖1的示例中，存儲部分102包括兩個存儲平面104，並且兩個存儲平面104中的每個存儲平面包括八個存儲區塊106。存儲區塊106中的每個存儲區塊可以包括多個存儲單元，並且可以經由諸如位元線和字線的互連來對每個存儲單元進行定址。在一些示例中，位元線和字線可以是垂直設置的，從而形成金屬線的陣列。例如，字線在方向X上延伸，並且位元線在方向Y上延伸。
仍然參考圖1，存儲平面104中的每個存儲平面可以包括位於存儲平面的邊界處的一個或多個解碼結構。例如，一第一解碼結構110位於存儲平面104的左上角，以及一第二解碼結構108位於存儲平面104的右下角。解碼結構108-110可以是用於選擇該存儲平面中的將被訪問的區塊並且將所需電壓驅動到該存儲平面的字線層上的電路。由於解碼結構位於平面的邊界處，因此由解碼結構施加至平面的字線層的驅動電流（例如，112）需要跨越整個平面流動以便驅動該平面中的每個存儲單元。隨著3D NAND快閃記憶體向高密度和高容量變遷，尤其是從64L架構向128L架構變遷，3D NAND快閃記憶體的層（或膜）尺寸相應地減小。減小的層（或膜）尺寸可能造成薄層電阻下降，繼而引起電阻-電容（RC）延遲。
圖2繪示本發明較佳實施例中3D NAND快閃記憶體元件的示意圖。如圖2所示，一半導體元件200包括由三維（3D）存儲單元形成的一存儲部分202。存儲部分202可以包括形成於字線層和絕緣層的堆疊體中的一個或多個存儲平面204，其中，字線層和絕緣層在3D NAND快閃記憶體元件的基底之上交替堆疊。在圖2的示例性實施例中，在存儲部分202中包括兩個存儲平面。
仍然參考圖2，存儲平面204中的每個存儲平面可以具有一第一部分204A、一第二部分204B和一梯級區206。梯級區206可以位於平面204的第一部分204A與第二部分204B之間，並且耦合至解碼結構（未示出）。在示例中，解碼結構可以位於梯級區206中。在另一示例中，解碼結構可以位於3D NAND快閃記憶體元件200的專用位置（例如，週邊位置）中。在一些實施例中，可以形成包圍平面204的一偽梯級區208。偽梯級區可以按照陡峭的方式形成，以節約平面的佈局面積。在一些實施例中，偽梯級區可以被配置為將3D NAND快閃記憶體元件200中的平面204相互分離。
在梯級區中，形成多個階梯。階梯被形成於字線層和絕緣層的堆疊體中，並且經由可以如圖4A、圖4B所示的多個觸點結構來耦合至解碼結構。相應地，解碼結構可以經由梯級區中的階梯來將驅動電壓施加到平面的字線上。由於梯級區被設置在平面的中間位置，因此由解碼結構生成的驅動電流只需要跨越半個平面長度流動以便驅動平面中的每個存儲單元。例如，存儲平面204能夠被跨越第一部分204A流動的一驅動電流210，和跨越第二部分204B流動的一驅動電流212驅動。在3D NAND快閃記憶體元件200中，平面中的每個平面沿從平面的中間位置到平面的兩側的方向來驅動，並且驅動電流的有效流動長度被相應地減半。因此，能夠經由減小的流動長度來減小總電阻，繼而補償由於減小的層（或膜）尺寸引起的增加的薄層電阻。
圖3繪示本發明較佳實施例中3D NAND快閃記憶體元件的放大示意圖。如圖3所示，多個連接區302可以形成在堆疊體中，並且跨越在存儲平面204的第一部分204A與第二部分204B之間的梯級區206延伸，以連接第一部分和第二部分204A-204B。此外，多個階梯304可以設置在梯級區206中，並且按照交替的方式設置在連接區302之間。為了形成連接區和階梯，區塊層（例如，TiN層）可以被設置到梯級區206之上。隨後可以應用圖案化製程（例如，黃光微影製程和蝕刻製程的組合）以去除區塊層的部分，以在梯級區中形成多個無覆蓋（uncovered）區域，並且區塊層的其餘部分變為連接區302。可以在梯級區的無覆蓋區域中順序地應用光阻修整（resist trim）製程和蝕刻製程，以形成階梯304。用於形成階梯的中間步驟可以在圖6-9中繪示出。
圖4A繪示本發明較佳實施例中3D NAND快閃記憶體元件中的梯級（stair）區的自頂向下放大示意圖。放大圖可以是從圖3所示的梯級區206的一區域300取得的。區域300可以包括兩個第一陣列區402a-402b，以及位於兩個第一陣列區402a-402b之間的一第一階梯404。第一陣列區402a-402b和第一階梯404可以被包括在第一區塊（區塊N）中，其中，N可以是正整數。區域300還可以包括兩個第二陣列區406a-406b，以及位於兩個第二陣列區406a-406b之間的一第二階梯408。第二陣列區406a-406b和第二階梯408可以被包括在第二區塊（區塊N+1）中。
連接區302位於第一階梯404和第二階梯408之間。一縫隙結構422位於在第一階梯404和第二階梯408之間的連接區302中，並且將連接區302劃分成一第一部分302a和一第二部分302b。第一區塊（例如，區塊N）包括連接區302的第一部分302a、第一陣列區402a-402b和第一階梯404，其中，連接區的第一部分302a被設置為與第一階梯404相鄰並且連接至第一陣列區402a-402b。第二區塊（例如，區塊N+1）包括連接區302的第二部分302b、第二陣列區406a-406b和第二階梯408，其中，連接區302的第二部分302b被設置為與第二階梯408相鄰並且連接至第二陣列區406a-406b。
第一階梯404和第二階梯408可以具有多個偽溝道結構414。偽溝道結構可以被設置在適當的地方，以用於在製造期間的製程變化控制和/或用於額外的機械支撐。第一階梯404和第二階梯408還可以具有多個觸點結構412，所述多個觸點結構位於第一階梯和第二階梯的梯級上並且連接至第一和第二階梯的字線層。觸點結構412可以從第一階梯和第二階梯的梯級延伸並且進一步連接至後段製程（Back End of Line, BEOL）的金屬層（例如，M0層、M1層），其中，金屬層堆疊在觸點結構412之上。在一些實施例中，觸點結構412可以將第一階梯和第二階梯連接至解碼結構，使得解碼結構能夠將驅動電壓施加到第一階梯和第二階梯中的字線層上。
在連接區302、第一陣列區402a-402b和第二陣列區406a-406b中設置多個溝道結構410。溝道結構410可以從基底延伸，並且延伸穿過字線層，從而形成垂直存儲單元串的陣列。垂直存儲單元串中的每個垂直存儲單元串可以包括耦合至字線層的對應溝道結構，以形成一個或多個底部選擇電晶體（BST）、多個存儲單元（MC）以及一個或多個頂部選擇電晶體（TST）。底部選擇電晶體（BST）、存儲單元（MC）和頂部選擇電晶體（TST）在基底之上順序並且串聯地設置。溝道結構中的每個溝道結構可以進一步包括溝道層、圍繞溝道層的隧道層、圍繞隧道層的電荷捕獲層、以及圍繞電荷捕獲層並且進一步與字線層直接接觸的阻隔層。在一些實施例中，諸如HfO 2或AlO的高K（高介電常數）層可以設置在字線層和阻隔層之間。
區域300可以包括多個縫隙結構（或閘極線縫隙）416-428。縫隙結構可以具有溝槽輪廓（profile），並且從基底延伸並且延伸穿過一堆疊體600。在一些實施例中，縫隙結構可以由導電材料構成，並且位於陣列共用源極（ACS）區上，以充當接觸節點，其中，陣列共用源極（ACS）區形成於基底中，以充當共用源極。在一些實施例中，縫隙結構可以由介電質材料構成，以充當分離結構。
縫隙結構422可以是被區塊N和區塊N+1共用的縫隙結構，並且將區塊N和區塊N+1相互分離。縫隙結構416-420可以被包括在區塊N中。縫隙結構416以連續配置位於區塊N的底部邊界處。縫隙結構418和420以不連續配置設置在區塊N內，其中，一個或多個間隙（例如，430）設置在縫隙結構418-420中。相應地，區塊N中的溝道結構可以相互耦合。類似地，縫隙結構424-428可以被包括在區塊N+1中。縫隙結構424以連續配置位於區塊N+1的頂部邊界處。縫隙結構426和428以不連續配置設置在區塊N+1內，其中，一個或多個間隙設置在縫隙結構426-428中。相應地，區塊N+1中的溝道結構可以相互耦合。
圖4B繪示本發明較佳實施例中3D NAND快閃記憶體元件中的梯級（stair）區中的驅動電流的路徑（flow path）的示意圖。如圖4B中所示，第一階梯404可以具有一第一組梯級404A和一第二組梯級404B。第二階梯408可以具有一第三組梯級408A和一第四組梯級408B。在一些實施例中，第一組梯級404A可以提供對第一陣列區402a的控制，並且第二組梯級404B可以提供對第一陣列區402b的控制。第三組梯級408A可以提供對第二陣列區406a的控制，並且第四組梯級408B可以提供對第二陣列區406b的控制。連接區302的第一部分302a可以被配置為將控制耦合至第一陣列區402a-402b，並且連接區302的第二部分302b可以被配置為將控制耦合至第二陣列區406a-406b。
仍然參考圖4B，為了簡單和清楚起見，在區塊N+1中繪示出了由解碼結構生成的驅動電流的路徑。在由解碼結構（未示出）將驅動電壓經由觸點結構412施加到第二階梯408中的字線層上時，所生成的驅動電流可以具有一第一電流部分431和一第二電流部分432。第一電流部分431可以從第三組梯級408A朝向第二陣列區406a流動。第一電流部分431還可以流過縫隙結構426和428的間隙，並且經由連接區302的第二部分302b流至第二陣列區406b。
類似地，第二電流部分432可以從第四組梯級408B朝向第二陣列區406b流動。第二電流部分432還可以流過縫隙結構426和428的間隙，並且經由連接區302的第二部分302b流至第二陣列區406a。在一些實施例中，第二陣列區406a可以被包括在圖3中的平面204的第一部分204A中，並且第二陣列區406b可以被包括在平面204的第二部分204B中。因此，驅動電流能夠從梯級區同時流至平面的第一部分和第二部分，並且與相關3D NAND快閃記憶體元件（例如，圖1中的3D NAND快閃記憶體元件100）相比，以減小的流動範圍來驅動平面中的存儲單元。
圖5繪示本發明較佳實施例中3D NAND快閃記憶體元件中的梯級（stair）區的三維放大示意圖。為了簡單和清楚起見，在圖5中未包括溝道結構410、偽溝道結構414和觸點結構412。如圖5所示，第一階梯404可以具有在降臺階方向（例如，方向X）上延伸的第一組梯級404A以及在相對的升臺階方向（例如，方向X）上延伸的第二組梯級404B。此外，第一階梯中的第一組梯級和第二組梯級還在垂直於升臺階方向和降臺階方向的橫向下臺階方向（例如，方向-Y）上延伸。在圖5的示例性實施例中，第一組梯級和第二組梯級可以沿橫向下臺階方向具有四個臺階。四個臺階能夠相應地沿橫向下臺階方向將第一組梯級和第二組梯級劃分成四個劃分區。
類似地，第二階梯408可以具有在降臺階方向（例如，方向X）上延伸的第三組梯級408A以及在相對的升臺階方向（例如，方向X）上延伸的第四組梯級408B。第二階梯內的第三組梯級和第四組梯級還在垂直於升臺階方向和降臺階方向的、與橫向下臺階方向相反的方向（例如，方向Y）上延伸。
應當指出，圖4A、圖4B和圖5只是示例，並且第一階梯404和第二階梯408可以具有任何數量的梯級組。此外，梯級組中的每個梯級組可以根據元件結構具有任何數量的梯級。
圖6-9繪示本發明較佳實施例中製造3D NAND快閃記憶體元件的各種中間步驟的三維示意圖。在圖6中，提供了字線層和絕緣層的堆疊體600。字線層和絕緣層在基底（未示出）之上交替地設置。在一些實施例中，形成於堆疊體600中的字線層可以是犧牲字線層，並且可以利用導電材料來代替犧牲字線層，以在後續製造步驟中形成字線層。在一些實施例中，犧牲字線層可以由氮化矽（SiN）構成，並且絕緣層可以由氧化矽（SiO）構成。可以應用任何適當沉積製程來形成犧牲字線層和絕緣層。例如，可以應用化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、擴散製程、原子層沉積（ALD）製程或者其他適當沉積製程。
仍然參考圖6，可以經由圖案化製程，在初始堆疊體中形成一連接區602、一第一階梯區604和一第二階梯區606。例如，可以在初始堆疊體600的頂表面之上對區塊層（未繪示出）（例如，氮化鈦（TiN）層）進行沉積。可以應用蝕刻微影製程，以形成用於暴露在第一階梯區604和第二階梯區606中的區塊層的圖案化遮罩層（例如，圖案化光阻層）。隨後可以應用蝕刻製程來去除第一階梯區604和第二階梯區606中的區塊層，使得第一階梯區和第二階梯區604-606中的字線層不被覆蓋。相應地，具有剩餘區塊層的區域變成連接區602。
在圖7中，可以進一步應用微影製程和蝕刻製程，以形成第一階梯區604中的一第一梯級608以及第二階梯區606中的一第二梯級610。可以對第一階梯區604中的犧牲字線層和絕緣層進行修整，以形成在平行於基底的第一橫向下臺階方向（例如，方向-X）上延伸的第一梯級608，其中，第一梯級608將第一階梯區604中的犧牲字線層和絕緣層劃分成一第一區段604A和一第二區段604B。此外，可以對堆疊體600的第二階梯區606中的犧牲字線層和絕緣層進行修整，以形成在第一橫向下臺階方向上延伸的第二梯級610，其中，第二梯級610將第二階梯區606中的犧牲字線層和絕緣層劃分成一第三區段606A和一第四區段606B。
為了形成第一梯級608和第二梯級610，黃光微影製程可以在堆疊體600的頂表面之上應用圖案化遮罩層，其中，圖案化遮罩層暴露出第一階梯區604的第一區段604A和第二階梯區606的第三區段606A。隨後可以應用蝕刻製程，以分別去除第一階梯區604的第一區段604A以及第二階梯區606的第三區段606A中的犧牲字線層和絕緣層的部分。在蝕刻製程完成時，相應地形成了第一梯級608和第二梯級610。
在圖8中，可以對第一階梯區604中的犧牲字線層和絕緣層進行修整，以形成在第二橫向下臺階方向（例如，方向-Y）上延伸的一個或多個梯級，其中，第二橫向下臺階方向垂直於第一橫向下臺階方向（例如，方向-X）。例如，如圖8所示，可以在第一階梯區604的第一區段和第二區段604A-604B中沿方向-Y形成三個梯級。此外，可以對第二階梯區606中的犧牲字線層和絕緣層進行修整，以形成在與第二橫向下臺階方向相反的第三橫向下臺階方向（例如，方向Y）上延伸的一個或多個梯級。
為了在第一階梯區和第二階梯區中沿第二橫向下臺階方向和第三橫向下臺階方向形成一個或多個梯級，可以順序操作抗蝕劑修整和蝕刻製程。例如，可以將抗蝕劑層沉積到第一階梯區604的第一區段604A上。黃光微影製程可以沿第二橫向下臺階方向（例如，方向-Y）暴露第一區段604A的一第一部分S1。可以應用電漿蝕刻製程，以去除暴露的第一部分S1中的字線層和絕緣層的部分。隨後可以應用抗蝕劑修整製程（例如，電漿灰化製程（Plasma ashing）製程），以沿第二橫向下臺階方向暴露第一區段604A的一第二部分S2，並且可以應用電漿蝕刻製程，以去除暴露的第二部分S2和暴露的第一部分S1中的字線層和絕緣層的部分。可以再次應用電漿灰化製程，以去除其餘抗蝕劑層。在去除了剩餘抗蝕劑層時，可以在第一階梯區604的第一區段604A中沿第二橫向下臺階方向（方向-Y）形成三個梯級。
在圖9中，可以依次對第一階梯區和第二階梯區604-606中的犧牲字線層和絕緣層應用抗蝕劑修整製程和蝕刻製程，以分別在第一階梯區604和第二階梯區606中形成一第一梯級904和一第二梯級908。如圖9所示，在抗蝕劑修整製程和蝕刻製程完成時，堆疊體600可以具有與圖5中的堆疊體300類似的配置。
例如，如圖9所示，第一階梯904包括在第一區段604A中在降臺階方向（例如，方向X）上延伸的一第一組梯級904A，以及在第二區段604B中在升臺階方向（例如，方向X）上延伸的一第二組梯級904B。第二階梯908具有在第三區段606A中在降臺階方向（例如，方向X）上延伸的第三組梯級908A，以及在第四區段606B中在升臺階方向（例如，方向X）上延伸的第四組梯級908B。此外，第一階梯904可以在橫向下臺階方向（例如，方向-Y）上延伸，並且第二階梯908可以在與橫向下臺階方向相反的方向（例如，方向Y）上延伸。
此外，基於連接區602形成的一連接區912可以被設置在第一階梯904和第二階梯908之間。一縫隙結構910可以位於連接區912中，並且位於第一階梯904和第二階梯908之間。區塊N可以包括第一陣列區902a-902b、連接區912的一第一部分912a以及第一階梯904。區塊N+1可以包括第二陣列區906a-906b、連接區912的一第二部分912b以及第二階梯908。
圖10繪示本發明較佳實施例中用於製造3D NAND快閃記憶體元件的製程的流程示意圖。一製程1000一開始S1002於一步驟S1004，其中，可以在3D NAND快閃記憶體元件的基底之上形成犧牲字線層和絕緣層的初始堆疊體。隨後可以經由圖案化製程在初始堆疊體中圖案化出連接區、第一階梯區和第二階梯區。連接區可以位於第一階梯區和第二階梯區之間。在一些實施例中，可以如參考圖6所例示的執行步驟S1004。
之後，製程1000進行至一步驟S1006，其中，可以對第一階梯區中的犧牲字線層和絕緣層進行修整，以形成在第一橫向下臺階方向（例如，方向-X）上延伸的第一梯級，其中，第一梯級將第一階梯區中的犧牲字線層和絕緣層劃分成第一區段和第二區段。在製程1000的一步驟S1008中，可以在第二階梯區中對犧牲字線層和絕緣層進行修整，以形成在第一橫向下臺階方向上延伸的第二梯級，其中，第二梯級將第二階梯區中的犧牲字線層和絕緣層劃分成第三區段和第四區段。在一些實施例中，可以如參考圖7所示的執行步驟S1006和步驟S1008。
在製程1100的一步驟S1010中，可以對第一階梯區中的犧牲字線層和絕緣層進行修整，以形成在第二橫向下臺階方向（例如，方向-Y）上延伸的一個或多個梯級，其中，第二橫向下臺階方向垂直於第一橫向下臺階方向（例如，方向-X）。在製程1000的一步驟S1012中，可以對第二階梯區中的犧牲字線層和絕緣層進行修整，以形成在與第二橫向下臺階方向相反的方向（例如，方向Y）上延伸的一個或多個梯級。在一些實施例中，可以如參考圖8所例示的執行步驟1010和步驟S1012。
之後，製程1000進行至一步驟S1014，其中，可以順序地對第一階梯區和第二階梯區中的犧牲字線層和絕緣層應用抗蝕劑修整製程和蝕刻製程，以分別在第一階梯區和第二階梯區中形成第一階梯和第二階梯。在一些實施例中，可以如參考圖9所例示的執行步驟S1014。至最後一結束S1016。
應當指出，可以在製程1000之前、期間和之後提供額外步驟，並且對於製程1000的額外實施例而言，可以對所描述的步驟中的一些步驟予以替換、刪除或者以不同循序執行。例如，在後續製程步驟中，可以在初始堆疊體的兩個陣列區中形成溝道結構，其中，溝道結構從基底延伸並且延伸穿過初始堆疊體的兩個陣列區和連接區中的犧牲字線層和絕緣層。可以形成多個縫隙結構，並且可以利用導電材料代替犧牲字線層，以形成字線層。此外，可以在第一階梯上形成第一觸點結構，並且可以在第二階梯上形成第二觸點結構。第一觸點結構連接至第一階梯中的字線層，並且第二觸點結構連接至第二階梯中的字線層。
此外，可以在3D NAND快閃記憶體元件的第一觸點結構和第二觸點結構之上形成各種額外的互連結構（例如，具有導線和/或通孔的金屬化層）。這樣的互連結構將3D NAND快閃記憶體元件與其他觸點結構和/或有源元件電連接，以形成功能電路。還可以形成諸如鈍化層、輸入/輸出結構等的額外元件特徵。
文中描述的各種實施例提供了對相關記憶體件的若干優勢。例如，在本發明內容當中，3D NAND快閃記憶體元件可以具有多個存儲平面。存儲平面中的每個存儲平面可以具有設置在存儲平面的中間位置處的對應解碼結構。因此，存儲平面中的每個存儲平面可以沿從存儲平面的中間位置到存儲平面的兩側的方向，被對應的解碼結構驅動，並且與相關3D NAND快閃記憶體元件中的驅動電流相比，驅動電流的有效流動長度被相應地減半。因此，能夠經由減小的流動長度來減小總電阻，繼而補償由於3D NAND快閃記憶體元件中的減小的層（或膜）尺寸引起的增加的薄層電阻。
前文概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本發明內容的各個方面。本領域技術人員應當認識到他們可以容易地使用本發明內容作為基礎以用於設計或者修改其他的製程和結構，以用於執行與本文中介紹的實施例相同的目的和/或實現與之相同的優點。本領域技術人員還應當認識到這樣的等價構造不脫離本發明內容的精神和範圍，並且他們可以在本文中做出各種變化、替換和更改，而不脫離本發明內容的精神和範圍。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100：元件 102、202：存儲部分 104、204：存儲平面 106：存儲區塊 108：第二解碼結構 110：第一解碼結構 112、210、212：驅動電流 200：半導體元件 204A、302a、912a、S1：第一部分 204B、302b、912b、S2：第二部分 206：梯級區 208：偽梯級區 300：區域 302、602、912：連接區 304：階梯 402a、402b、902a、902b：第一陣列區 404、608、904：第一階梯 404A、904A：第一組梯級 404B、904B：第二組梯級 406a、406b、906a、906b：第二陣列區 408、610、908：第二階梯 408A：第三組梯級 408B：第四組梯級 410：溝道結構 412：觸點結構 414：偽溝道結構 416、418、420、422、424、426、428、910：縫隙結構 430：間隙 431：第一電流部分 432：第二電流部分 600：堆疊體 604：第一階梯區 604A：第一區段 604B：第二區段 606：第二階梯區 606A：第三區段 606B：第四區段 1000：製程 S1002：開始 S1004、S1006、S1008、S1010、S1012、S1014：步驟 S1016：結束 N、N+1：區塊 X、-X、Y、-Y：方向
圖1繪示本發明較佳實施例中3D NAND快閃記憶體元件的示意圖。 圖2繪示本發明較佳實施例中3D NAND快閃記憶體元件的示意圖。 圖3繪示本發明較佳實施例中3D NAND快閃記憶體元件的放大示意圖。 圖4A繪示本發明較佳實施例中3D NAND快閃記憶體元件中的梯級（stair）區的自頂向下放大示意圖。 圖4B繪示本發明較佳實施例中3D NAND快閃記憶體元件中的梯級（stair）區中的驅動電流的路徑（flow path）的示意圖。 圖5繪示本發明較佳實施例中3D NAND快閃記憶體元件中的梯級（stair）區的三維放大示意圖。 圖6繪示本發明較佳實施例中製造3D NAND快閃記憶體元件的各種中間步驟的三維示意圖。 圖7繪示本發明較佳實施例中製造3D NAND快閃記憶體元件的各種中間步驟的三維示意圖。 圖8繪示本發明較佳實施例中製造3D NAND快閃記憶體元件的各種中間步驟的三維示意圖。 圖9繪示本發明較佳實施例中製造3D NAND快閃記憶體元件的各種中間步驟的三維示意圖。 圖10繪示本發明較佳實施例中用於製造3D NAND快閃記憶體元件的製程的流程示意圖。
300：區域 302：連接區 302b：第二部分 404A：第一組梯級 404B：第二組梯級 406a、406b：第二陣列區 408A：第三組梯級 408B：第四組梯級 426、428：縫隙結構 431：第一電流部分 432：第二電流部分 N、N+1：區塊 X、Y：方向

Claims (20)

  1. 一種半導體元件，包括： 一堆疊體，包括交替地堆疊的字線層和絕緣層，該堆疊體包括： 一第一塊，該第一塊包括兩個第一陣列區和一第一階梯，且該第一階梯在該兩個第一陣列區之間延伸；以及 一第二塊，該第二塊包括兩個第二陣列區和一第二階梯，且該第二階梯在該兩個第二陣列區之間延伸； 一連接區，該連接區位於該第一階梯和該第二階梯之間；以及 一縫隙結構，該縫隙結構在該連接區中且位於該第一階梯和該第二階梯之間，該縫隙結構將該連接區劃分成一第一部分和一第二部分， 其中該第一塊包括該連接區的該第一部分、該些第一陣列區和該第一階梯， 該第二塊包括該連接區的該第二部分、該些第二陣列區和該第二階梯。
  2. 如申請專利範圍第1項所述之半導體元件，其中，該第一階梯具有在一降臺階方向上延伸的梯級和相對的一升臺階方向上延伸的梯級。
  3. 如申請專利範圍第2項所述之半導體元件，其中，該第一階梯更在垂直於該降臺階方向和該升臺階方向的一橫向下臺階方向上延伸。
  4. 如申請專利範圍第3項所述之半導體元件，其中，該第二階梯具有在該降臺階方向和該升臺階方向上延伸的梯級。
  5. 如申請專利範圍第4項所述之半導體元件，其中，該第二階梯更在垂直於該降臺階方向和該升臺階方向、且與該橫向下臺階方向相反的一方向上延伸。
  6. 如申請專利範圍第1項所述之半導體元件，其中， 該連接區的該第一部分被配置為與該第一階梯相鄰，並且驅動電流能夠經由該連接區的該第一部分在該兩個第一陣列區之間流動；以及 該連接區的該第二部分被配置為與該第二階梯相鄰，並且驅動電流能夠經由該連接區的該第二部分在該兩個第二陣列區之間流動。
  7. 如申請專利範圍第1項所述之半導體元件，其中，該縫隙結構包括電介質材料。
  8. 如申請專利範圍第6項所述之半導體元件，更包括： 溝道結構，位於該連接區、該些第一陣列區、該些第二陣列區中，該溝道結構貫穿該堆疊體的該字線層和該絕緣層； 第一觸點結構，位於該第一階梯上並且連接至該第一階梯中的該些字線層；以及 第二觸點結構，位於該第二階梯上並且連接至該第二階梯中的該些字線層。
  9. 如申請專利範圍第8項所述之半導體元件，其中該第一階梯和該第二階梯通過該些第一觸點結構和該些第二觸點結構來耦合至一解碼結構。
  10. 一種用於製作半導體元件的方法，包括： 形成一初始堆疊體，其中該初始堆疊體包含交替地設置的犧牲字線層和絕緣層； 在該初始堆疊體中圖案化出一連接區、一第一階梯區和一第二階梯區； 對該初始堆疊體中的該第一階梯區進行修整，以形成一第一階梯； 對該初始堆疊體中的該第二階梯區進行修整，以形成一第二階梯，其中，該第一階梯形成於該初始堆疊體的一第一塊中，且該第一塊包括兩個第一陣列區，並且該第一階梯在該第一塊的該兩個第一陣列區之間延伸，該第二階梯形成於該初始堆疊體的一第二塊中，且該第二塊包括兩個第二陣列區，並且該第二階梯在該第二塊的該兩個第二陣列區之間延伸，以及該連接區形成於該初始堆疊體中在該第一階梯和該第二階梯之間；以及 形成位於該連接區中在該第一階梯和該第二階梯之間的縫隙結構，該縫隙結構將該連接區劃分成一第一部分和一第二部分。
  11. 如申請專利範圍第10項所述之用於製作半導體元件的方法，其中對該初始堆疊體中的該第一階梯區進行修整，以及對該初始堆疊體中的該第二階梯區進行修整的步驟，更包括： 對該第一階梯區中的該些犧牲字線層和該些絕緣層進行修整，以形成在一第一橫向下臺階方向上延伸的一第一梯級，其中該第一梯級將該第一階梯區中的該些犧牲字線層和該些絕緣層劃分成一第一區段和一第二區段； 對該第二階梯區中的該些犧牲字線層和該些絕緣層進行修整，以形成在該第一橫向下臺階方向上延伸的一第二梯級，其中該第二梯級將該第二階梯區中的該些犧牲字線層和該些絕緣層劃分成一第三區段和一第四區段，且該第一階梯區和該第二階梯區由該連接區分離； 對該第一階梯區中的該些犧牲字線層和該些絕緣層進行修整，以形成在一第二橫向下臺階方向上延伸的一個或多個梯級，其中該第二橫向下臺階方向垂直於該第一橫向下臺階方向； 對該第二階梯區中的該些犧牲字線層和該些絕緣層進行修整，以形成在垂直於該第一橫向下臺階方向的、與該第二橫向下臺階方向相反的一方向上延伸的一個或多個梯級；以及 依序地對該第一階梯區和該第二階梯區中的該些犧牲字線層和該些絕緣層進行一抗蝕劑修整製程和一蝕刻製程，以分別在該第一階梯區和該第二階梯區中形成該第一階梯和該第二階梯。
  12. 如申請專利範圍第11項所述之用於製作半導體元件的方法，其中該第一階梯包括在該第一區段中在該降臺階方向上延伸的梯級，以及在該第二區段中在相對的該升臺階方向上延伸的梯級。
  13. 如申請專利範圍第12項所述之用於製作半導體元件的方法，其中該第一階梯的該些梯級更在垂直於該升臺階方向和該降臺階方向的該第二橫向下臺階方向上延伸。
  14. 如申請專利範圍第13項所述之用於製作半導體元件的方法，其中該第二階梯具有在該降臺階方向上延伸的梯級以及在相對的該升臺階方向上延伸的梯級。
  15. 如申請專利範圍第14項所述之用於製作半導體元件的方法，其中該第二階梯的該些梯級更在垂直於該降臺階方向和該升臺階方向的、與該第二橫向下臺階方向相反的一方向上延伸。
  16. 如申請專利範圍第10項所述之用於製作半導體元件的方法，更包括： 在該初始堆疊體的該連接區、該兩個第一陣列區、和該兩個第二陣列區中形成溝道結構，其中該些溝道結構穿過該初始堆疊體的該連接區、該兩個第一陣列區和該兩個第二陣列區中的該些犧牲字線層和該些絕緣層； 利用字線層代替該些犧牲字線層；以及 在該第一階梯上形成第一觸點結構，在該第二階梯上形成第二觸點結構，其中該些第一觸點結構連接至該第一階梯中的該些字線層，且該些第二觸點結構連接至該第二階梯中的該些字線層。
  17. 一種半導體元件，包括： 一堆疊體，該堆疊體包括交替地堆疊的字線層和絕緣層； 一存儲單元的平面的一第一部分和該存儲單元的平面的一第二部分； 一梯級區，該梯級區位於該存儲單元的平面的該第一部分和該存儲單元的平面的該第二部分之間並且耦合至解碼結構； 一連接區，其中該連接區位於該梯級區，並且連接該存儲單元的該平面的該第一部分和該存儲單元的該平面的該第二部分；以及 一縫隙結構，位於該連接區中並且將該連接區劃分成一第一部分和一第二部分，其中，該梯級區中設置有多個階梯，該些階梯中的每個階梯位於該存儲單元的該平面的該第一部分的一陣列區和該存儲單元的該平面的該第二部分的一陣列區之間，每個該連接區的該第一部分和該第二部分分別與該梯級區中的該階梯相鄰。
  18. 如申請專利範圍第17項所述之半導體元件，更包括： 設置在該存儲單元的平面的該第一部分和該存儲單元的平面的該第二部分、以及該些連接區中的溝道結構，其中該些溝道結構穿過該堆疊體的該些字線層和該些絕緣層。
  19. 如申請專利範圍第17項所述之半導體元件，其中該些階梯中的每個階梯更包括在一降臺階方向上延伸的梯級和相對的一升臺階方向上延伸的梯級。
  20. 如申請專利範圍第19項所述之半導體元件，其中該些階梯中的每個階梯的梯級更在一橫向下臺階方向或與該橫向下臺階方向相反的一方向上延伸，該橫向下臺階方向垂直於該降臺階方向和該升臺階方向。
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