KR102183713B1 - 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법 - Google Patents

3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법 Download PDF

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Abstract

3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법이 제공된다. 이 장치는 상부 계단 영역, 하부 계단 영역, 및 이들 사이의 버퍼 영역을 포함하면서, 기판 제공된 전극 구조체를 구비할 수 있다. 전극 구조체는 기판 상에 차례로 적층되는 수평 전극들을 포함하고, 수평 전극들은 상부 및 하부 계단 영역들 각각에서 계단 구조를 형성하는 복수의 패드 영역들을 포함하고, 버퍼 영역의 폭은 패드 영역들 각각의 폭보다 넓을 수 있다.

Description

3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법{Staircase Connection Structure Of Three-Dimensional Semiconductor Device And Method Of Forming The Same}
본 발명은 3차원 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본 발명이 이루고자 하는 일 기술적 과제는 전극들의 계단형 연결 구조를 공정 신뢰성을 가지고 구현할 수 있는 전극 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전극들의 계단형 연결 구조를 단순화된 제조 단계들을 통해 형성하는 전극 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 계단형 연결 구조를 갖는 전극들이 배치된 반도체 장치를 제공하는 데 있다.
본 발명의 일부 실시예들에 따르면, 상부 계단 영역, 하부 계단 영역, 및 이들 사이의 버퍼 영역을 포함하면서, 기판 제공된 전극 구조체를 구비하는 3차원 반도체 장치가 제공된다. 상기 전극 구조체는 상기 기판 상에 차례로 적층되는 수평 전극들을 포함하고, 상기 수평 전극들은 상기 상부 및 하부 계단 영역들 각각에서 계단 구조를 형성하는 복수의 패드 영역들을 포함하고, 상기 버퍼 영역의 폭은 상기 패드 영역들 각각의 폭보다 넓을 수 있다.
일부 실시예들에 따르면, 상기 버퍼 영역의 두께는 상기 상부 계단 영역의 최소 두께보다 작거나 같고, 상기 하부 계단 영역의 최대 두께보다 크거나 같을 수 있다.
일부 실시예들에 따르면, 상기 3차원 반도체 장치는 상기 전극 구조체를 덮는 절연막을 더 포함할 수 있다. 상기 절연막은 평탄화된 상부면을 가지면서 상기 버퍼 영역의 상부면 전체를 덮을 수 있다.
일부 실시예들에 따르면, 상기 절연막은 상기 상부 계단 영역으로부터 상기 하부 계단 영역으로 갈수록 실질적으로 단조 증가하는 두께를 가질 수 있다.
일부 실시예들에 따르면, 상기 버퍼 영역은 상기 절연막과 직접 접촉할 수 있다.
일부 실시예들에 따르면, 상기 전극 구조체는 셀 어레이 영역을 더 포함할 수 있다. 이 경우, 상기 상부 계단 영역은 상기 셀 어레이 영역과 상기 하부 계단 영역 사이에 위치하고, 상기 상부 계단 영역 및 상기 하부 계단 영역은 상기 셀 어레이 영역으로부터 멀어질수록 계단식으로 감소하는 두께를 가질 수 있다.
일부 실시예들에 따르면, 상기 셀 어레이 영역으로부터 동일한 거리에서 측정될 때, 상기 상부 및 하부 계단 영역들 각각은 계단식으로 변하는 적어도 두가지 다른 두께들을 가질 수 있다.
일부 실시예들에 따르면, 평면적으로 볼 때, 상기 버퍼 영역을 구성하는 상기 수평 전극들 중의 최상부층은 상기 상부 계단 영역으로부터 상기 하부 계단 영역으로 연속적으로 연장되는 연결부 및 상기 상부 및 하부 계단 영역들 중의 적어도 하나로부터 이격되어 상기 연결부로부터 돌출되는 돌출부를 포함할 수 있다.
다른 실시예들에 따르면, 평면적으로 볼 때, 상기 버퍼 영역을 구성하는 상기 수평 전극들 중의 최상부층은 상기 상부 계단 영역으로부터 상기 하부 계단 영역으로 연속적으로 연장되면서 상기 수평 전극들 중의 두번째 상부층을 상기 상부 계단 영역으로부터 상기 하부 계단 영역까지 연속적으로 노출시킬 수 있다.
일부 실시예들에 따르면, 상기 3차원 반도체 장치는 3차원적으로 배열된 전하저장형 또는 가변저항형 메모리 셀들을 더 포함할 수 있다.
본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제조 방법은 기판 상에 복수의 수평막들을 차례로 적층하여 적층체를 형성하고, 상기 수평막들 중의 일부를 패터닝하여 적어도 하나의 제 1 다층 계단들을 구비하는 제 1 계단 영역을 형성하고, 상기 수평막들 중의 다른 일부를 패터닝하여 적어도 하나의 제 2 다층 계단들을 구비하는 제 2 계단 영역을 형성하고, 상기 제 1 및 제 2 계단 영역들을 동시에 패터닝하여 상기 제 1 및 제 2 다층 계단들 각각에 단층 계단들을 형성하는 것을 포함할 수 있다. 상기 제 1 및 제 2 계단 영역들은 이들이 이들 각각의 계단 폭보다 멀리 이격되도록 형성될 수 있다.
일부 실시예들에 따르면, 상기 제 1 및 제 2 다층 계단들은 적어도 한번의 트리밍 공정을 통해 형성될 수 있다. 상기 트리밍 공정은 상기 수평막들을 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 수평막들을 다층 깊이로 식각하고, 상기 마스크 패턴을 식각하여 상기 마스크 패턴의 점유면적을 감소시키고, 상기 식각된 마스크 패턴을 식각 마스크로 사용하여 상기 수평막들을 다층 깊이로 식각하는 것을 포함할 수 있다.
다른 실시예들에 따르면, 상기 단층 계단들을 형성하는 것은 상기 제 1 및 제 2 계단 영역들을 덮는 포토레지스트막을 형성하고, 사진 공정을 실시하여 상기 제 1 및 제 2 다층 계단들을 가로지르는 적어도 하나의 개구부를 갖는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 적층체를 단층 깊이로 식각하고, 상기 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 상기 사진 공정은 상기 제 1 및 제 2 계단 영역들을 동시에 노광하는 단계를 포함하고, 상기 개구부는 상기 제 1 및 제 2 계단 영역들을 연속적으로 가로지르도록 형성될 수 있다.
일부 실시예들에 따르면, 상기 사진 공정은 상기 제 1 및 제 2 계단 영역들 각각 노광하는 제 1 노광 단계 및 제 2 노광 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 제 1 및 제 2 노광 단계들은 초점거리에 대한, 서로 다른 공정 조건들을 사용하여 실시될 수 있다.
일부 실시예들에 따르면, 상기 적어도 하나의 개구부는 상기 제 1 계단 영역을 가로지르는 제 1 개구부 및 상기 제 2 계단 영역을 가로지르는 제 2 개구부를 포함할 수 있으며, 상기 제 1 및 제 2 개구부들은 상기 제 1 및 제 2 계단 영역들 사이에서 서로 이격되어 형성될 수 있다.
일부 실시예들에 따르면, 상기 적층체는 셀 어레이 영역을 더 포함할 수 있다. 상기 제 1 계단 영역은 상기 셀 어레이 영역과 상기 제 2 계단 영역 사이에 형성되고, 상기 제 1 및 제 2 다층 계단들은 상기 셀 어레이 영역으로부터 멀어질수록 계단식으로 감소하는 두께들을 가질 수 있다.
일부 실시예들에 따르면, 상기 제조 방법은 상기 적층체를 관통하는 수직 패턴들을 형성하고, 상기 수직 패턴들과 상기 수평막들 사이에 메모리 막을 형성하는 단계들을 더 포함할 수 있다. 상기 메모리 막은 전하저장형 또는 가변저항형 메모리 요소를 구현할 수 있는 막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 계단형 연결 구조는 버퍼 영역을 갖도록 형성된다. 상기 버퍼 영역의 존재는 단층 식각 단계를 위해 사용되는 마스크 패턴이 증가된 두께 균일성을 가지고 형성될 수 있도록 만든다. 이에 따라, 상기 단층 식각 단계는 증가된 공정 신뢰성을 가지고 실시될 수 있다. 일부 실시예에 따르면, 상기 마스크 패턴의 증가된 두께 균일성의 결과로서, 상기 마스크 패턴은 한번의 노광 단계를 통해 형성될 수 있으며, 그 결과, 반도체 장치의 제조 과정은 단순화될 수 있다.
도 1 내지 도 12는 본 발명의 예시적인 실시예들에 따른 계단형 연결 구조를 형성하는 방법을 도시하는 사시도들이다.
도 13 및 도 14는 본 발명의 다른 예시적인 실시예들에 따른 계단형 연결 구조를 형성하는 방법을 도시하는 사시도들이다.
도 15는 비교예에 따른 포토레지스트막의 코팅 프로파일을 보여주는 단면도이다.
도 16은 상기 비교예에서 위치에 따른 포토레지스트막의 두께의 변화를 보여주는 그래프이다.
도 17는 일부 실시예들에 따른 포토레지스트막의 코팅 프로파일을 보여주는 단면도이다.
도 18은 일부 실시예들에서 위치에 따른 포토레지스트막의 두께의 변화를 보여주는 그래프이다.
도 19는 다른 일부 실시예들에 따른 포토레지스트막의 코팅 프로파일을 보여주는 단면도이다.
도 20은 다른 일부 실시예들에서 위치에 따른 포토레지스트막의 두께의 변화를 보여주는 그래프이다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치를 예시적으로 도시하는 회로도이다.
도 22 내지 도 25은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치들의 일부분을 예시적으로 도시하는 단면도들이다.
도 26은 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치를 예시적으로 도시하는 회로도이다.
도 27 및 도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1 내지 도 12는 본 발명의 예시적인 실시예들에 따른 계단형 연결 구조를 형성하는 방법을 도시하는 사시도들이다.
도 1을 참조하면, 기판(100) 상에 적층체(110)를 형성한다. 일부 실시예들에 따르면, 상기 기판(100)은 반도체 특성을 나타내는 막을 포함할 수 있다. 예를 들면, 상기 기판(100)은 반도체 웨이퍼 또는 반도체막을 포함하는 다층 구조물일 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 적층체(110) 및/또는 상기 기판(100)은 셀 어레이 영역(CAR), 상부 계단 영역(USR), 버퍼 영역(BFR), 및 하부 계단 영역(LSR)을 포함할 수 있다. 상기 상부 계단 영역(USR)은 상기 셀 어레이 영역(CAR)과 상기 하부 계단 영역들(LSR) 사이에 위치하고, 상기 버퍼 영역(BFR)은 상기 상부 및 하부 계단 영역들(USR, LSR) 사이에 위치할 수 있다.
상기 적층체(110)는 상기 기판(100) 상에 교대로 적층되는 복수의 층간절연막들(112) 및 복수의 수평막들(114)을 포함할 수 있다. 상기 수평막들(114)은 상기 층간절연막들(112)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 층간절연막들(112)은 실리콘 산화막이고, 상기 수평막들(114)은 실리콘 질화막, 실리콘 산화질화막, 다결정 실리콘막, 또는 금속막들 중의 적어도 하나를 포함할 수 있다.
도면에서의 복잡성을 줄이기 위해, 도 1 내지 도 11은 24개의 수평막들(114)을 포함하는 적층체(110)를 도시하였지만, 상기 적층체(110)를 구성하는 상기 수평막들(114)의 수는 32 내지 128일 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 상기 적층체(110)를 구성하는 상기 수평막들(114)의 수는 4 내지 1024일 수도 있다.
상기 적층체(110)를 패터닝하여 상기 적층체(110)의 상기 상부 계단 영역(USR)에 다층 계단들을 포함하는 상부 계단 구조(USS)를 형성한다. 일부 실시예들에 따르면, 상기 상부 계단 구조(USS)는 트리밍 공정을 통해 형성될 수 있다. 예를 들면, 도 2 및 도 3에 도시된 것처럼, 상기 트리밍 공정은 상기 적층체(110) 상에 제 1 마스크 패턴(M1)을 형성하고, 상기 제 1 마스크 패턴(M1)을 식각 마스크로 사용하는 제 1 식각 단계를 실시하고, 상기 제 1 마스크 패턴(M1)을 식각하여 트림된 제 1 마스크 패턴(tM1)을 형성하고, 상기 트림된 제 1 마스크 패턴(tM1)을 식각 마스크로 다시 사용하는 제 2 식각 단계를 실시하는 것을 포함할 수 있다. 상기 제 1 마스크 패턴(M1)은 포토레지스트막이거나 이를 포함할 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 식각 단계들은 상기 수평막들(114) 중의 복수의 막들을 식각하도록 실시될 수 있다. 예를 들면, 상기 제 1 및 제 2 식각 단계들에서의 식각 깊이는 상기 수평막들(114) 각각의 수직 피치(vertical pitch)의 2배보다 클 수 있다. 그 결과, 상기 상부 계단 구조(USS)를 구성하는 계단들은 상기 수평막들(114) 각각의 수직 피치(vertical pitch)의 2배보다 큰 단차를 갖도록 형성된다. 이러한 식각 방법은 아래에서 “다층 식각 방법”이라는 용어로서 언급될 수 있다.
한편, 상기 제 1 마스크 패턴(M1)이 처음에 제 1 폭(W1)을 갖도록 형성될 경우, 상기 제 1 마스크 패턴(M1)에 대한 상기 식각의 결과로서, 상기 트림된 제 1 마스크 패턴(tM1)은 상기 제 1 폭(W1)보다 감소된 제 2 폭(W2)을 갖는다. 다시 말해, 상기 트림된 제 1 마스크 패턴(tM1)은 상기 제 1 마스크 패턴(M1)에 비해 감소된 점유 면적을 가질 수 있다. 예를 들면, 상기 제 1 마스크 패턴(M1)은 상기 셀 어레이 영역(CAR) 및 상기 상부 계단 영역(USR)을 덮고 상기 버퍼 영역(BFR) 및 상기 하부 계단 영역(LSR)을 노출시키도록 형성되고, 상기 트림된 제 1 마스크 패턴(tM1)은 상기 셀 어레이 영역(CAR) 및 상기 상부 계단 영역(USR)의 일부를 덮고 상기 상부 계단 영역(USR)의 나머지 일부, 상기 버퍼 영역(BFR), 및 상기 하부 계단 영역(LSR)을 노출시키도록 형성될 수 있다.
이에 따라, 상기 트림된 제 1 마스크 패턴(tM1)은 상기 제 1 식각 단계를 통해 새롭게 노출된 상기 수평막들(114) 중의 어느 하나 뿐만이 아니라 상기 제 1 식각 단계 동안 상기 제 1 마스크 패턴(M1)에 의해 덮였던 상기 수평막들(114) 중의 다른 하나를 노출시키도록 형성된다. 이는, 상기 제 1 및 2 식각 단계들이 완료되면, 식각 단계가 상기 제 1 마스크 패턴(M1)에 의해 노출된 부분에 대해서는 두 번 실시되고, 상기 트림된 제 1 마스크 패턴(tM1)에 의해 새롭게 노출된 부분에 대해서는 한 번 실시됨을 의미한다. 그 결과, 도 3에 도시된 것처럼, 두 개의 계단들이 상기 적층체(110)의 상기 상부 계단 영역(USR)에 형성될 수 있다.
비록 도면에서의 복잡성을 줄이고 본 발명의 기술적 사상에 대한 보다 나은 이해를 제공하기 위해, 상기 트리밍 공정이 두 번의 식각 단계들을 포함하는 실시예가 도 2 및 도 3에 도시되었지만, 상기 트리밍 공정 동안, 상기 제 1 마스크 패턴(M1)는 세 번 이상 식각된 후, 세 번 이상의 식각 단계들에서 재사용될 수도 있다.
이후, 도 4에 도시된 것처럼, 상기 적층체(110)의 상기 상부 계단 영역(USR)에 상부 계단 구조(USS)를 형성하기 위해, 상기 트리밍 공정이 적어도 한번 이상 반복적으로 실시될 수 있다.
도 5 및 도 6를 참조하면, 상기 적층체(110)의 상기 하부 계단 영역(LSR)에 하부 계단 구조(LSS)를 형성한다. 상기 상부 계단 구조(USS)와 유사하게, 상기 하부 계단 구조(LSS)는 상기 적층체(110)의 상기 하부 계단 영역(LSR)에 대해 상술한 트리밍 공정을 적어도 한번 이상 실시함으로써 형성될 수 있다. 예를 들면, 상기 하부 계단 구조(LSS)는 상기 셀 어레이 영역(CAR), 상기 상부 계단 영역(USR), 상기 버퍼 영역(BFR), 및 상기 하부 계단 영역(LSR)을 덮는 제 2 마스크 패턴(M2)을 형성한 후, 이를 식각 마스크로 재사용하는 단계를 포함할 수 있다. 여기서, 상기 제 2 마스크 패턴(M2)은 포토레지스트막이거나 이를 포함할 수 있다.
상기 하부 계단 구조(LSS)는 상기 버퍼 영역(BFR)을 사이에 두고 상기 상부 계단 구조(USS)로부터 이격되도록 형성될 수 있다. 예를 들면, 상기 하부 및 상부 계단 구조들(LSS, USS) 사이의 이격 거리 또는 상기 버퍼 영역(BFR)의 폭은 상기 하부 및 상부 계단 구조들(LSS, USS) 각각에 형성되는 상기 다층 계단들 각각의 폭보다 클 수 있다. 일부 실시예에 따르면, 상기 버퍼 영역(BFR)의 폭은 상기 다층 계단들 각각의 폭의 3배 내지 150배일 수 있다. 상기 상부 및 하부 계단 구조들(USS, LSS)은 도 6에 도시된 것처럼 상기 셀 어레이 영역(CAR)으로부터 멀어질수록 계단식으로 감소하는 두께를 갖도록 형성될 수 있다.
이후, 도 7에 도시된 것처럼, 제 3 마스크막(ML)이 상기 상부 및 하부 계단 구조들(USS, LSS)이 형성된 상기 적층체(110)를 덮도록 형성된다. 상기 제 3 마스크막(ML)은, 예를 들면, 스핀-코팅 기술을 이용하여 형성되는, 포토레지스트막일 수 있다. 상기 적층체(110)가 상기 하부 및 상부 계단 구조들(LSS, USS)을 갖도록 형성되기 때문에, 아래에서 도 15 내지 도 20을 참조하여 보다 상세하게 설명될 것처럼, 상기 제 3 마스크막(ML)은 위치에 따라 변화하는 두께를 갖도록 형성될 수 있다. 하지만, 일부 실시예들에 따르면, 상기 버퍼 영역(BFR)의 존재에 의해, 상기 제 3 마스크막(ML)은 이러한 두께 변화는 억제되거나 예방될 수 있다.
도 8 및 도 9를 참조하면, 상기 제 3 마스크막(ML)에 대한 사진 공정을 실시하여, 상기 상부 및 하부 계단 구조들(USS, LSS)을 부분적으로 노출시키는 개구부들(OP)을 갖는 제 3 마스크 패턴(M3)을 형성한다. 일부 실시예들에 따르면, 상기 제 3 마스크 패턴(M3)을 형성하는 것은 상기 제 3 마스크막(ML)에 대해 연속적으로 실시되는 두 번의 노광 단계들 및 한 번의 현상 단계를 포함할 수 있다.
예를 들면, 상기 노광 단계들 중의 하나는 상기 하부 계단 구조(LSS) 상에 위치하는 상기 제 3 마스크막(ML)을 노광시키도록 실시될 수 있으며, 이에 따라, 도 8에 도시된 것처럼, 제 1 노광 영역들(ER)이 상기 하부 계단 구조(LSS) 상의 상기 제 3 마스크막(ML) 내에 형성될 수 있다. 상기 제 1 노광 영역들(ER) 각각은 상기 하부 계단 구조(LSS)를 가로지르도록 형성될 수 있으며, 그것의 일부는 상기 버퍼 영역(BFR)과 중첩될 수 있다.
상기 노광 단계들 중의 다른 하나는 상기 상부 계단 구조(USS) 상에 위치하는 상기 제 3 마스크막(ML)을 노광시키도록 실시될 수 있으며, 이에 따라, 제 2 노광 영역들(미도시)이 상기 상부 계단 구조(USS) 상의 상기 제 3 마스크막(ML) 내에 형성될 수 있다. 상기 제 2 노광 영역들 각각은 상기 상부 계단 구조를 가로지르도록 형성될 수 있으며, 그것의 일부는 상기 버퍼 영역(BFR)과 중첩될 수 있다. 상기 제 1 및 제 2 노광 영역들을 위한 상기 노광 단계들은 초점 거리에 대한 서로 다른 공정 조건들을 사용하여 실시될 수 있다. 예를 들면, 상기 하부 계단 영역(LSR) 상에 형성되는 노광 영역들(예를 들면, 상기 제 1 노광 영역들(ER))은 상기 상부 계단 영역(USR) 상에 형성되는 다른 노광 영역들(예를 들면, 상기 제 2 노광 영역들)보다 증가된 초점 거리 조건을 사용하여 형성될 수 있다.
한편, 상기 제 1 노광 영역들(ER)은 상기 버퍼 영역(BFR)을 사이에 두고 상기 제 2 노광 영역들로부터 이격되어 형성될 수 있다. 그 결과, 상기 현상 단계가 완료되면, 도 9에 도시된 것처럼, 상기 제 3 마스크 패턴(M3)은 상기 버퍼 영역(BFR)을 사이에 두고 서로 이격된 상기 개구부들(OP)을 가질 수 있다.
이후, 도 10에 도시된 것처럼, 상기 제 3 마스크 패턴(M3)을 식각 마스크로 사용하는 제 3 식각 단계를 실시하여, 상기 개구부들(OP)을 통해 노출된 상기 수평막들(114)을 식각한다. 식각 깊이에 있어서, 상기 제 3 식각 단계는 상기 수평막들(114) 중의 하나를 식각하도록 실시될 수 있다. 예를 들면, 상기 제 3 식각 단계에서의 식각 깊이는 상기 수평막들(114) 각각의 수직 피치(vertical pitch)와 실질적으로 같거나 이보다 작을 수 있다. 그 결과, 적어도 하나의 단층 계단이 상기 상부 및 하부 계단 구조들(USS, LSS)를 구성하는 다층 계단들 각각에 형성될 수 있다. 이러한 식각 방법은 아래에서 “단층 식각 방법”이라는 용어로서 언급될 수 있다.
상기 제 3 마스크 패턴(M3)을 제거하면, 도 11에 도시된 것처럼, 상기 적층체(110)는, 수직적 그리고 수평적 위치들 모두에서 서로 다른, 패드들(P1-P24)을 갖도록 형성될 수 있다. 이후, 3차원 메모리 반도체 장치를 구현하기 위한 추가적인 공정들이 계단형 연결 구조를 갖는 상기 적층체(110)에 대해 실시된다.
예를 들면, 도 12에 도시된 것처럼, 상기 적층체(110)를 덮는 절연막(120)이 형성되고, 상기 적층체(110)를 가로지르는 커팅 영역들이 형성되고, 상기 적층체(110)를 관통하는 수직 패턴들이 형성될 수 있다. 상기 수직 패턴들은 아래에서 도 22 내지 도 25를 참조하여 다시 설명될 것이다. 이에 더하여, 콘택 플러그들(130)이 상기 상부 및 하부 계단 영역들(USR, LSR) 상에 형성되고, 상부 배선들이 상기 콘택 플러그들(130)에 연결될 수 있다. 상기 콘택 플러그들(130)은 상기 커팅 영역들에 의해 분리된 상기 수평막들(114) 각각에 연결될 수 있다. 일부 실시예들에 따르면, 상기 콘택 플러그들(130)을 형성하기 전에, 상기 수평막들(114)은 대체 공정(replacement process)를 통해 도전성 물질로 대체되고, 상기 콘택 플러그들(130)은 상기 수평막들(114)의 위치들에 형성된 도전성 패턴들에 각각 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 장치는, 도 12에 도시된 것처럼, 상기 기판(100) 제공된 상기 전극 구조체(110)를 구비할 수 있다. 상기 전극 구조체(110)는 상기 기판(100) 상에 차례로 적층되는 수평 전극들을 포함할 수 있으며, 상기 상부 계단 영역(USR), 상기 하부 계단 영역(LSR), 및 이들 사이의 상기 버퍼 영역(BFR)을 포함할 수 있다. 상기 수평 전극들은 상기 상부 및 하부 계단 영역들(USR, LSR) 각각에서 계단 구조를 형성하는 복수의 패드 영역들(예를 들면, 도 11의 P1-P24)을 갖도록 형성될 수 있다. 이때, 상기 버퍼 영역(BFR)은 상기 패드 영역들보다 큰 폭을 갖도록 형성될 수 있다. 예를 들면, 상기 버퍼 영역(BFR)의 폭은 상기 패드 영역들 각각의 폭의 3배 내지 150배일 수 있다.
일부 실시예들에 따르면, 상기 버퍼 영역(BFR)의 두께는 상기 상부 계단 영역(USR)의 최소 두께보다 작거나 같고, 상기 하부 계단 영역(LSR)의 최대 두께보다 크거나 같을 수 있다. 예를 들면, 상기 버퍼 영역(BFR)은 상기 하부 계단 영역(LSR)과 공면을 이룰 수 있다.
한편, 상기 3차원 반도체 장치는 상기 전극 구조체(110)를 덮는 절연막(120)을 더 포함할 수 있다. 상기 절연막(120)을 관통하는 콘택 플러그들(130)을 제외하면, 상기 절연막(120)은 평탄화된 상부면을 가지면서 상기 버퍼 영역(BFR)의 상부면 전체를 덮을 수 있다. 예를 들면, 상기 버퍼 영역(BFR)과 상기 절연막(120) 사이에는 상기 수평 전극들과 동일한 물질로 형성되는 패턴이 배치되지 않는다. 이에 따라, 상기 절연막(120)은 상기 상부 계단 영역(USR)으로부터 상기 하부 계단 영역(LSR)으로 갈수록 실질적으로 단조 증가하는 두께를 가질 수 있다. 다시 말해, 상기 절연막(120)을 관통하는 콘택 플러그들(130)을 제외하면, 상기 버퍼 영역(BFR)의 상부면 전체는 상기 절연막(120)과 직접 접촉할 수 있다.
상기 상부 및 하부 계단 영역들(USR, LSR)은 상기 셀 어레이 영역(CAR)으로부터 멀어질수록 다층 계단식으로 감소하는 두께를 갖고, 상기 셀 어레이 영역(CAR)으로부터 동일한 거리에서 측정될 때에는, 상기 상부 및 하부 계단 영역들(USR, LSR) 각각은 단층 계단식으로 변하는 적어도 두가지 다른 두께들을 가질 수 있다.
평면적으로 볼 때, 상기 버퍼 영역(BFR)을 구성하는 상기 수평 전극들 중의 최상부층은 상기 상부 계단 영역(USR)으로부터 상기 하부 계단 영역(LSR)으로 연속적으로 연장되는 연결부(CP) 및 상기 연결부(CP)로부터 돌출되는 돌출부(PP)를 포함할 수 있다. 상기 돌출부(PP)는 상기 상부 및 하부 계단 영역들(USR, LSR) 중의 하나 또는 모두로부터 이격될 수 있다. 예를 들면, 상기 버퍼 영역(BFR)을 구성하는 상기 수평 전극들 중의 최상부층은 'T'자 모양을 갖도록 형성될 수 있다.
도 13 및 도 14는 본 발명의 다른 예시적인 실시예들에 따른 계단형 연결 구조를 형성하는 방법을 도시하는 사시도들이다. 설명의 간결함을 위해, 도 1 내지 도 12를 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 설명은 생략 또는 최소화될 수 있다.
도 7 및 도 13을 참조하면, 상기 제 3 마스크막(ML)에 대한 사진 공정을 실시하여, 상기 상부 및 하부 계단 구조들(USS, LSS)을 부분적으로 노출시키는 개구부들(OP)을 갖는 제 3 마스크 패턴(M3)을 형성한다. 이 실시예에 따르면, 상기 제 3 마스크 패턴(M3)을 형성하는 것은 상기 제 3 마스크막(ML)에 대해 실시되는 한 번의 노광 단계 및 한 번의 현상 단계를 포함할 수 있으며, 상기 개구부들(OP) 각각은 상기 버퍼 영역(BFR)을 가로질러 상기 상부 및 하부 계단 구조들(USS, LSS)을 동시에 노출시키도록 형성될 수 있다.
이후, 상기 제 3 마스크 패턴(M3)을 식각 마스크로 사용하는 제 3 식각 단계를 실시하여, 상기 개구부들(OP)을 통해 노출된 상기 수평막들(114)을 식각한다. 식각 깊이에 있어서, 상기 제 3 식각 단계는 상술한 단층 식각 방법으로 실시될 수 있다. 예를 들면, 상기 제 3 식각 단계에서의 식각 깊이는 상기 수평막들(114) 각각의 수직 피치(vertical pitch)와 실질적으로 같거나 이보다 작을 수 있다. 그 결과, 적어도 하나의 단층 계단이 상기 상부 및 하부 계단 구조들(USS, LSS)를 구성하는 다층 계단들 각각에 형성될 수 있다. 상기 개구부들(OP) 각각이 상기 버퍼 영역(BFR)을 가로지르기 때문에, 도 14에 도시된 것처럼, 상기 단층 계단은 상기 상부 및 하부 계단 구조들(USS, LSS)에서 뿐만이 아니라 상기 버퍼 영역(BFR)에도 형성된다.
도 14를 참조하면, 평면적으로 볼 때, 상기 버퍼 영역(BFR)을 구성하는 상기 수평 전극들 중의 최상부층은 상기 상부 계단 영역(USR)으로부터 상기 하부 계단 영역(LSR)으로 연속적으로 연장되면서, 상기 수평 전극들 중의 두번째 상부층을 상기 상부 계단 영역(USR)으로부터 상기 하부 계단 영역(LSR)까지 연속적으로 노출시킬 수 있다. 예를 들면, 상기 버퍼 영역(BFR)을 구성하는 상기 수평 전극들 중의 최상부층은 바형태일 수 있다.
도 15는 비교예에 따른 포토레지스트막의 코팅 프로파일을 보여주는 단면도이고, 도 16은 상기 비교예에서 위치에 따른 포토레지스트막의 두께의 변화를 보여주는 그래프이다.
비교예에 따르면, 도 15 및 도 16에 도시된 것처럼, 상기 상부 및 하부 계단 영역들(USR, LSR)이 상기 버퍼 영역(BFR)없이 서로 인접하게 형성될 수 있다. 이 경우, 상기 제 3 마스크막(ML)의 두께는 도 16에 도시된 것처럼 상기 셀 어레이 영역(CAR)으로부터 상기 하부 계단 영역(LSR)으로 갈수록 증가할 수 있다(예를 들면, T1<T2<T3<T4). 그 결과, 상기 적층체(110)를 구성하는 막들의 수가 증가할수록, 상기 상부 및 하부 계단 영역들(USR, LSR)에서, 상기 제 3 마스크막(ML)은 증가된 두께 변화(ΔT)를 가질 수 있다.
노광 단계는 주어진 초점 길이의 범위 내에서 유효하게 수행될 수 있기 때문에, 상기 제 3 마스크막(ML)의 두께 변화(ΔT)에서의 증가는 상기 상부 및 하부 계단 영역들(USR, LSR) 모두를 한번의 노광 단계를 통해 유효하게 노광하는 것을 어렵게 만든다. 다시 말해, 상기 버퍼 영역(BFR)이 없을 경우, 상기 제 3 마스크막(ML)은 한번의 노광 단계를 통해 유효하게 노광시키기에는 큰 두께 변화(ΔT1)를 가질 수 있다. 이에 더하여, 상기 버퍼 영역(BFR)이 없을 경우, 상기 제 3 마스크막(ML)의 상기 두께 변화(ΔT1)는 상기 사진 공정을 유효하게 수행하기 어려울 정도로 과도하게 증가할 수 있다.
도 17는 일부 실시예들에 따른 포토레지스트막의 코팅 프로파일을 보여주는 단면도이고, 도 18은 일부 실시예들에서 위치에 따른 포토레지스트막의 두께의 변화를 보여주는 그래프이다. 도 19는 다른 일부 실시예들에 따른 포토레지스트막의 코팅 프로파일을 보여주는 단면도이고, 도 20은 다른 일부 실시예들에서 위치에 따른 포토레지스트막의 두께의 변화를 보여주는 그래프이다.
상기 버퍼 영역(BFR)이 제공되는 본 발명의 실시예들에 따르면, 상기 제 3 마스크막(ML)는, 상기 버퍼 영역(BFR)이 없는 경우에 비해, 도 17 및 도 18에 도시된 것처럼 감소된 두께 변화(ΔT2)를 갖거나(즉, ΔT2<ΔT1) 도 19 및 도 20에 도시된 것처럼 실질적으로 균일한 두께를 가질 수 있다(즉, ΔT3~0). 즉, 상기 버퍼 영역(BFR)의 존재는 상기 제 3 마스크막(ML)의 두께에서의 균일성을 향상시키는 것을 가능하게 한다. 그 결과, 도 13 및 도 14를 참조하여 설명된 실시예에서와 같이, 상기 상부 및 하부 계단 영역들(USR, LSR)을 모두 가로지르는 개구부들(OP)이 한번의 노광 단계 및 한번의 현상 단계를 통해 동시에 형성될 수 있다.
또는, 도 1 내지 도 12를 참조하여 설명된 실시예에서와 같이, 상기 상부 및 하부 계단영역들(USR, LSR)을 각각 노출시키는 개구부들(OP)이 두번의 노광 단계들 및 한번의 현상 단계를 통해 유효하게 그리고 동시에 형성될 수 있다. 특히, 상기 버퍼 영역(BFR)이 제공될 경우, 도 9에 도시된 것처럼, 상기 상부 계단영역들(USR, LSR)을 노출시키는 상기 개구부들(OP)의 일부는 상기 하부 계단영역들(USR, LSR)을 노출시키는 상기 개구부들(OP)의 다른 일부로 이격되어 형성될 수 있다. 즉, 서로 다른 노광 단계들은 노광 영역들 사이의 중첩없이 수행될 수 있다.
이와 달리, 도 15의 비교예에서와 같이, 상기 버퍼 영역(BFR)이 없을 경우, 상기 단층 식각 방법이 상기 적층체(110)를 구성하는 다층 계단들 모두에 적용될 수 있도록, 서로 다른 노광 단계들은 상기 노광 영역들이 적어도 한 부분에서는 중첩되도록 실시돼야 한다. 하지만, 상기 노광 영역들의 이러한 중첩은 오버 도즈 등의 기술적 문제를 유발할 수 있으며, 이는 상기 개구부들(OP)을 의도된 모양으로 형성하는 것을 어렵게 한다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 메모리 반도체 장치를 예시적으로 도시하는 회로도이다.
도 21을 참조하면, 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2), 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 상기 기판(100) 내에 형성되는 불순물 영역일 수 있다. 상기 비트라인들(BL0-BL2)은, 상기 기판(100)으로부터 이격되어 그 상부에 배치되는, 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트라인들(BL0-BL2)은 서로 평행하게 서로 이격되어 배치되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL) 또는 상기 기판(100) 상에 2차원적으로 배열된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3), 및 복수개의 스트링 선택 라인들(SSL0-SSL2)은 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
상기 접지 선택 트랜지스터들(GST) 모두는 상기 기판(10)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 상기 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 상기 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 상기 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 상기 다층의 워드라인들(WL0-WL3)은 도 12 및 도 14를 참조하여 설명된 반도체 장치들의 기술적 특징들을 갖도록 구성될 수 있다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 상기 비트 라인(BL0-BL3)에 접속하는 반도체 패턴을 포함할 수 있다. 상기 워드라인들(WL0-WL3)과 상기 반도체 패턴 사이에는 정보저장막 또는 메모리 요소가 개재될 수 있다. 일 실시예에 따르면, 상기 정보저장막 또는 상기 메모리 요소는 전하저장을 가능하게 하는 물질 또는 막 구조를 포함할 수 있다. 예를 들면, 상기 정보저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
보다 구체적으로, 상기 셀 스트링들(CSTR) 각각은 상기 층간절연막들(112)에 의해 수직적으로 분리된 수평 패턴들(HP) 및 상기 수평 패턴들(HP)을 관통하는 수직 패턴들(VP)을 포함할 수 있다. 상기 수직 패턴들(VP) 및 상기 수평 패턴들(HP)은 도 22 내지 도 25에 도시된 구조들 중의 하나를 구현하도록 형성될 수 있다. 여기서, 상기 수평 패턴들(HP)은 도 1 내지 도 14를 참조하여 앞서 설명된 실시예들에서의 상기 수평막들(114)이거나 상기 수평막들(114)에 대해 실시되는 대체 공정(replacement process)의 결과물들일 수 있다. 이에 따라, 상기 수평 패턴들(HP)은 도 12 및 도 14에 도시된 계단 형태의 구조와 관련된 기술적 특징들을 동일하게 가질 수 있다.
도 22 내지 도 25를 참조하면, 상기 수직 패턴(VP)은 채널 영역으로 사용되는 반도체 패턴(SP)을 포함하고, 상기 수평 패턴(HP)은 게이트 전극으로 사용되는 수평 전극(HE)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 수직 패턴(VP)은 상기 반도체 패턴(SP) 내에 삽입되는 수직 절연막(VI)을 더 포함할 수 있다. 이에 더하여, 상기 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소로서 사용되는 터널 절연막(TL), 전하 저장막(CL) 및 블록킹 절연막(BK)을 더 포함할 수 있다.
일부 실시예들에 따르면, 도 22에 도시된 것처럼, 상기 터널 절연막(TL), 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK)은 상기 수직 패턴(VP)을 구성하고, 다른 실시예들에 따르면, 도 25에 도시된 것처럼, 상기 터널 절연막(TL), 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK)은 상기 수평 패턴(HP)을 구성할 수 있다. 또 다른 실시예들에 따르면, 도 23에 도시된 것처럼, 상기 터널 절연막(TL) 및 상기 전하 저장막(CL)은 상기 수직 패턴(VP)을 구성하고 상기 블록킹 절연막(BK)은 상기 수평 패턴(HP)을 구성할 수 있다. 또 다른 실시예들에 따르면, 도 24에 도시된 것처럼, 상기 터널 절연막(TL)은 상기 수직 패턴(VP)을 구성하고, 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK)은 상기 수평 패턴(HP)을 구성할 수 있다. 하지만, 본 발명의 실시예들이 도 22 내지 도 25에 예시적으로 도시된 예들에 한정되는 것은 아니다. 예를 들면, 상기 터널 절연막(TL), 상기 전하 저장막(CL) 및 상기 블록킹 절연막(BK) 각각은 다층막 구조일 수 있다. 이에 더하여, 상기 다층막 구조는 상기 수직 패턴(VP) 및 상기 수평 패턴(HP)에 각각 포함되는 막들을 포함하도록 구성될 수 있다.
물질의 종류 및 형성 방법에 있어서, 상기 전하저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 상기 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TL)은 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 블록킹 절연막(BK)은 서로 다른 물질로 형성되는 제 1 및 제 2 블록킹 절연막들을 포함할 수 있다. 상기 제 1 및 제 2 블록킹 절연막들 중의 하나는 상기 터널 절연막(TL)보다 작고 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 상기 제 1 및 제 2 블록킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블록킹 절연막은 상기 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 상기 제 1 블록킹 절연막은 상기 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
도 26은 본 발명의 다른 실시예들에 따른 3차원 메모리 반도체 장치를 예시적으로 도시하는 회로도이다.
도 26를 참조하면, 복수의 선택 트랜지스터들(SST)이 복수의 비트라인 플러그들(BLP)을 통해 비트라인(BL)에 병렬로 연결된다. 상기 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 상기 선택 트랜지스터들(SST)에 공통으로 연결될 수 있다.
복수의 워드라인들(WL) 및 복수의 수직 전극들(VE)이 상기 비트라인(BL)과 상기 선택 트랜지스터들(SST) 사이에 배치된다. 상기 워드라인들(WL)은 도 12 및 도 14를 참조하여 예시적으로 설명된 반도체 장치의 기술적 특징들을 갖도록 구성될 수 있다. 상기 수직 전극들(VE)은 상기 비트라인 플러그들(BLP) 사이에 배치될 수 있다. 예를 들면, 상기 수직 전극들(VE) 및 상기 비트라인 플러그들(BLP)은 상기 비트라인(BL)에 평행한 방향을 따라 교대로 배열될 수 있다. 이에 더하여, 상기 수직 전극들(VE) 각각은 그것에 인접하는 한 쌍의 상기 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 메모리 요소들(ME)이 상기 수직 전극들(VE) 각각에 병렬로 연결된다. 상기 메모리 요소들(ME) 각각은 상기 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 상기 워드라인들(WL) 각각은, 상기 메모리 요소들(ME)의 상응하는 하나를 통해, 상기 수직 전극들(VE)의 상응하는 하나에 연결된다.
상기 선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 상기 선택 라인들(SL)은 상기 워드라인들(WL)에 평행할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치들이 도 21 내지 도 26를 참조하여 예시적으로 설명되었다. 하지만, 도 21 내지 도 26는 본 발명의 기술적 사상의 가능한 응용에 대한 보다 나은 이해를 위해 제공되는 것일 뿐, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
도 27 및 도 28는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 27을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 28를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 상부 계단 영역, 하부 계단 영역, 및 이들 사이의 버퍼 영역을 포함하면서 기판 제공된 전극 구조체를 포함하되,
    상기 전극 구조체는 상기 기판 상에 차례로 적층되는 수평 전극들을 포함하고,
    상기 수평 전극들은 상기 상부 및 하부 계단 영역들 각각에서 계단 구조를 형성하는 복수의 패드 영역들을 포함하고,
    상기 버퍼 영역의 폭은 상기 패드 영역들 각각의 폭보다 넓은 3차원 반도체 장치.
  2. 청구항 1에 있어서,
    상기 버퍼 영역의 두께는 상기 상부 계단 영역의 최소 두께보다 작거나 같고, 상기 하부 계단 영역의 최대 두께보다 크거나 같은 3차원 반도체 장치.
  3. 청구항 1에 있어서,
    상기 전극 구조체를 덮는 절연막을 더 포함하되,
    상기 절연막은 평탄화된 상부면을 가지면서 상기 버퍼 영역의 상부면 전체를 덮는 3차원 반도체 장치.
  4. 청구항 3에 있어서,
    상기 절연막은 상기 상부 계단 영역으로부터 상기 하부 계단 영역으로 갈수록 실질적으로 단조 증가하는 두께를 갖는 3차원 반도체 장치.
  5. 청구항 3에 있어서,
    상기 버퍼 영역은 상기 절연막과 직접 접촉하는 3차원 반도체 장치.
  6. 청구항 1에 있어서,
    상기 전극 구조체는 셀 어레이 영역을 더 포함하되,
    상기 상부 계단 영역은 상기 셀 어레이 영역과 상기 하부 계단 영역 사이에 위치하고,
    상기 상부 계단 영역 및 상기 하부 계단 영역은 상기 셀 어레이 영역으로부터 멀어질수록 계단식으로 감소하는 두께를 갖는 3차원 반도체 장치.
  7. 청구항 6에 있어서,
    상기 셀 어레이 영역으로부터 동일한 거리에서 측정될 때, 상기 상부 및 하부 계단 영역들 각각은 계단식으로 변하는 적어도 두가지 다른 두께들을 갖는 3차원 반도체 장치.
  8. 청구항 1에 있어서,
    평면적으로 볼 때, 상기 버퍼 영역을 구성하는 상기 수평 전극들 중의 최상부층은:
    상기 상부 계단 영역으로부터 상기 하부 계단 영역으로 연속적으로 연장되는 연결부; 및
    상기 상부 및 하부 계단 영역들 중의 적어도 하나로부터 이격되어 상기 연결부로부터 돌출되는 돌출부를 포함하는 3차원 반도체 장치.
  9. 청구항 1에 있어서,
    평면적으로 볼 때, 상기 버퍼 영역을 구성하는 상기 수평 전극들 중의 최상부층은 상기 상부 계단 영역으로부터 상기 하부 계단 영역으로 연속적으로 연장되면서 상기 수평 전극들 중의 두번째 상부층을 상기 상부 계단 영역으로부터 상기 하부 계단 영역까지 연속적으로 노출시키는 3차원 반도체 장치.
  10. 청구항 1에 있어서,
    3차원적으로 배열된 전하저장형 또는 가변저항형 메모리 셀들을 더 포함하는 3차원 반도체 장치.
  11. 기판 상에 복수의 수평막들을 차례로 적층하여 적층체를 형성하고,
    상기 수평막들 중의 일부를 패터닝하여, 적어도 하나의 제 1 다층 계단들을 구비하는 제 1 계단 영역을 형성하고,
    상기 수평막들 중의 다른 일부를 패터닝하여, 적어도 하나의 제 2 다층 계단들을 구비하는 제 2 계단 영역을 형성하고,
    상기 제 1 및 제 2 계단 영역들을 동시에 패터닝하여, 상기 제 1 및 제 2 다층 계단들 각각에 단층 계단들을 형성하는 것을 포함하되,
    상기 제 1 및 제 2 계단 영역들은 이들이 이들 각각의 계단 폭보다 멀리 이격되도록 형성되는 3차원 반도체 장치의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제 1 및 제 2 다층 계단들은 적어도 한번의 트리밍 공정을 통해 형성되되,
    상기 트리밍 공정은
    상기 수평막들을 덮는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 수평막들을 다층 깊이로 식각하고,
    상기 마스크 패턴을 식각하여 상기 마스크 패턴의 점유면적을 감소시키고,
    상기 식각된 마스크 패턴을 식각 마스크로 사용하여 상기 수평막들을 다층 깊이로 식각하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  13. 청구항 11에 있어서,
    상기 단층 계단들을 형성하는 것은
    상기 제 1 및 제 2 계단 영역들을 덮는 포토레지스트막을 형성하고,
    사진 공정을 실시하여 상기 제 1 및 제 2 다층 계단들을 가로지르는 적어도 하나의 개구부를 갖는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 적층체를 단층 깊이로 식각하고,
    상기 포토레지스트 패턴을 제거하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  14. 청구항 13에 있어서,
    상기 사진 공정은 상기 제 1 및 제 2 계단 영역들을 동시에 노광하는 단계를 포함하고, 상기 개구부는 상기 제 1 및 제 2 계단 영역들을 연속적으로 가로지르도록 형성되는 3차원 반도체 장치의 제조 방법.
  15. 청구항 13에 있어서,
    상기 사진 공정은 상기 제 1 및 제 2 계단 영역들 각각 노광하는 제 1 노광 단계 및 제 2 노광 단계를 포함하는 3차원 반도체 장치의 제조 방법.
  16. 청구항 15에 있어서,
    상기 제 1 및 제 2 노광 단계들은, 초점거리에 대한, 서로 다른 공정 조건들을 사용하여 실시되는 3차원 반도체 장치의 제조 방법.
  17. 청구항 15에 있어서,
    상기 적어도 하나의 개구부는
    상기 제 1 계단 영역을 가로지르는 제 1 개구부; 및
    상기 제 2 계단 영역을 가로지르는 제 2 개구부를 포함하되,
    상기 제 1 및 제 2 개구부들은 상기 제 1 및 제 2 계단 영역들 사이에서 서로 이격되어 형성되는 3차원 반도체 장치의 제조 방법.
  18. 청구항 11에 있어서,
    상기 적층체는 셀 어레이 영역을 더 포함하되,
    상기 제 1 계단 영역은 상기 셀 어레이 영역과 상기 제 2 계단 영역 사이에 형성되고,
    상기 제 1 및 제 2 다층 계단들은 상기 셀 어레이 영역으로부터 멀어질수록 계단식으로 감소하는 두께들을 갖는 3차원 반도체 장치의 제조 방법.
  19. 제 1 식각 공정을 수행하여 제 1 막들 및 제 2 막들이 번갈아 적층된 스택에 제 1 계단 구조를 형성하되, 상기 제 1 계단 구조는 제 1 다층 계단을 포함하고, 상기 제 1 다층 계단은 상기 제 2 막들 중 복수 개를 포함하는 것;
    제 2 식각 공정을 수행하여 상기 스택에 제 2 계단 구조를 형성하되, 상기 제 2 계단 구조는 제 2 다층 계단을 포함하고, 상기 제2 다층 계단은 상기 제 2 막들 중 복수 개를 포함하는 것; 및
    제 3 식각 공정을 수행하여 상기 제 1 다층 계단으로부터 복수 개의 제 1 단층 계단들을 형성하고, 상기 제 2 다층 계단으로부터 복수 개의 제 2 단층 계단들을 형성하는 것을 포함하되,
    상기 복수 개의 제 1 단층 계단들은 각각 하나의 상기 제 2 막을 포함하고, 상기 복수 개의 제 2 단층 계단들은 각각 하나의 상기 제 2 막을 포함하는 3차원 반도체 장치의 제조 방법.
  20. 기판 상에 복수의 수평막들을 차례로 적층하여 적층체를 형성하고,
    상기 수평막들 중의 일부에 대한 제 1 식각 공정을 수행하여, 버퍼 영역으로부터 올라가는 제 1 계단 영역을 형성하되, 제 1 계단 영역은 적어도 하나의 제 1 다층 계단들을 구비하는 것;
    상기 수평막들 중의 다른 일부에 대한 제 2 식각 공정을 수행하여, 상기 버퍼 영역으로부터 내려가는 제 2 계단 영역을 형성하되, 상기 제 2 계단 영역은 적어도 하나의 제 2 다층 계단들을 구비하는 것; 및
    상기 제 1 및 제 2 계단 영역들에 대해 동시에 제 3 식각 공정을 수행하는 것을 포함하는 3차원 반도체 장치의 제조 방법.

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