JP2018049966A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】装置面積の縮小が可能な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、第１方向に沿って延びる第１〜第３導電層と、メモリ部と、を含む。前記第１方向と交差する第２方向において、前記第２導電層の一部は、前記第１導電層の一部と前記第３導電層との間に設けられる。前記第１導電層は、前記第１方向と交差する第１端部側面を含む第１端部を有す。前記第２導電層は、前記第１方向と交差する第２端部側面を含む第２端部を有す。前記第３導電層は、前記第１方向と交差する第３端部側面を含む第３端部を有す。前記第２端部の一部の前記第１方向における位置は、前記第１端部の前記第１方向における位置と、前記第３端部の前記第１方向における位置と、の間にある。前記第２端部の前記一部の前記第１方向における前記位置は、前記第２端部の他部の前記第１方向における位置と、前記第３端部の前記第１方向における前記位置と、の間にある。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置において、装置面積の縮小が求められる。
特開２０１４−２７１０４号公報
本発明の実施形態は、装置面積の縮小が可能な半導体記憶装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置は、第１方向に沿って延びる第１〜第３導電層と、メモリ部と、を含む。前記第１方向と交差する第２方向において、前記第２導電層の一部は、前記第１導電層の一部と前記第３導電層との間に設けられる。前記第１導電層は、前記第１方向と交差する第１端部側面を含む第１端部を有す。前記第２導電層は、前記第１方向と交差する第２端部側面を含む第２端部を有す。前記第３導電層は、前記第１方向と交差する第３端部側面を含む第３端部を有す。前記第２端部の一部の前記第１方向における位置は、前記第１端部の前記第１方向における位置と、前記第３端部の前記第１方向における位置と、の間にある。前記第２端部の前記一部の前記第１方向における前記位置は、前記第２端部の他部の前記第１方向における位置と、前記第３端部の前記第１方向における前記位置と、の間にある。
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る半導体記憶装置を例示する模式図である。 図２（ａ）〜図２（ｄ）は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。 図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。 図４（ａ）〜図４（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的斜視図である。 図５（ａ）〜図５（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的斜視図である。 図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的斜視図である。 図７（ａ）及び図７（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式平面図である。 図８（ａ）〜図８（ｃ）は、第１の実施形態に係る別の半導体記憶装置を例示する模式図である。 図９（ａ）〜図９（ｃ）は、第２の実施形態に係る半導体記憶装置を例示する模式図である。 図１０は、実施形態に係る半導体記憶装置を例示する模式的斜視図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る半導体記憶装置を例示する模式図である。
図１（ａ）及び図１（ｂ）は、斜視図である。図１（ｂ）は、図１（ａ）に示す一部を抜き出して描いている。図１（ｃ）は、平面図である。
図１（ａ）及び図１（ｂ）に示すように、本実施形態に係る半導体記憶装置１１０は、複数の導電層２１（第１〜第３導電層２１ａ〜２１ｃなど）と、メモリ部ＭＰ（例えば第１メモリ部ＭＰ１及び第２メモリ部ＭＰ２など）と、を含む。図１（ａ）に示すように、複数の導電層２１の間のそれぞれに、絶縁層２２が設けられている。複数の導電層２１の数は、任意である。図１（ｂ）には、第１〜第３導電層２１ａ〜２１ｃに加えて、後述する導電層２１（第１ドレイン側選択ゲートＳＧＤ１及び第２ドレイン側選択ゲートＳＧＤ２）が描かれている。図１（ｂ）及び図１（ｃ）では、図を見やすくするために、絶縁層２２は省略されている。
図１（ｂ）に示すように、複数の導電層２１（第１〜第３導電層２１ａ〜２１ｃなど）は、第１方向に沿って延びる。
第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
第１方向と交差する１つの方向を第２方向とする。例えば、第２方向は、Ｚ軸方向である。第２方向において、第２導電層２１ｂの一部は、第１導電層２１ａの一部と、第３導電層２１ｃとの間に設けられている。例えば、第１導電層２１ａの一部の上に、第２導電層２１ｂが設けられ、第２導電層２１ｂの一部の上に、第３導電層２１ｃが設けられている。
図１（ａ）に示すように、メモリ部ＭＰ（第１メモリ部ＭＰ１及び第２メモリ部ＭＰ２など）は、第１〜第３導電層２１ａ〜２１ｃと交差する。例えば、メモリ部ＭＰは、第２方向（Ｚ軸方向）に沿って延びる。メモリ部ＭＰの例については、後述する。メモリ部ＭＰが設けられる領域が、半導体記憶装置１１０のメモリ領域ＭＲに対応する。
複数の導電層２１がメモリ部ＭＰと接続され、複数の導電層２１に接続体ＣＰが設けられる。接続体ＣＰを介して、複数の導電層２１のそれぞれが、配線（これらの図では図示しない）と接続される。接続体ＣＰが設けられる領域が、半導体記憶装置１１０の接続領域ＣＲに対応する。
図１（ｂ）に示すように、第１〜第３導電層２１ａ〜２１ｃのそれぞれは、第１〜第３端部２１Ｅａ〜２１Ｅｃのそれぞれを有する。これらの端部のそれぞれは、Ｘ軸方向と交差する側面を有する。これらの端部は、導電層２１のＸ軸方向における端を含む。例えば、第１端部２１Ｅａは、第１方向（Ｘ軸方向）と交差する第１端部側面２１Ｅａｓを含む。第２端部２１Ｅｂは、第１方向と交差する第２端部側面２１Ｅｂｓを含む。第３端部２１Ｅｃは、第１方向と交差する第３端部側面２１Ｅｃｓを含む。
図１（ｂ）に示すように、半導体記憶装置１１０においては、第２導電層２１ｂの第２端部２１Ｅｂは、２つの部分を有する。すなわち、第２導電層２１ｂにおいて、Ｘ軸方向の長さが互いに異なる２つの領域がある。
第２端部２１Ｅｂの一部２１ＥｂａのＸ軸方向の位置ｐ２１は、第２端部２１Ｅｂの他部２１ＥｂｂのＸ軸方向の位置ｐ２２とは異なる（図１（ｃ）参照）。第２端部２１Ｅｂの一部２１Ｅｂａは、第２端部２１Ｅｂの他部２１Ｅｂｂに比べて、Ｘ軸方向に沿って後退している。第２端部２１Ｅｂの他部２１Ｅｂｂを含む領域は、第２端部２１Ｅａの一部２１Ｅｂａを含む領域と、Ｙ軸方向において並ぶ。
例えば、第２端部２１Ｅｂの一部２１Ｅｂａの第１方向（Ｘ軸方向）における位置ｐ２１は、第１端部２１Ｅａの第１方向（Ｘ軸方向）における位置ｐ１と、第３端部２１Ｅｃの第１方向（Ｘ軸方向）における位置ｐ３と、の間にある。
そして、第２端部２１Ｅｂのこの一部２１Ｅｂａの第１方向（Ｘ軸方向）における位置ｐ２１は、第２端部２１Ｅｂの他部２１Ｅｂｂの第１方向（Ｘ軸方向）における位置ｐ２２と、第３端部２１Ｅｃの第１方向（Ｘ軸方向）における位置ｐ３と、の間にある。
例えば、第２端部２１Ｅｂの一部２１Ｅｂａは、第１導電層２１ａの第１端部２１Ｅａを基準にして、Ｘ軸方向に沿って後退している。一方、第２端部２１Ｅｂの他部２１Ｅｂｂは、例えば、第１導電層２１ａの第１端部２１Ｅａと同じ位置でも良い。換言すると、第２端部２１Ｅｂの他部２１Ｅｂｂは、第２端部２１Ｅｂの一部２１Ｅｂａを基準にして、Ｘ軸方向に沿って突出している。
図１（ｂ）に示すように、例えば、第２導電層２１ｂのこの突出した部分に、第２接続体ＣＰｂ（例えばコンタクトプラグ）を設けることができる。一方、第１導電層２１ａのうちの第２導電層２１ｂと重ならない領域に、第１接続体ＣＰａ（例えば、コンタクトプラグ）が設けられる。
このように、第１導電層２１ａに、第１接続体ＣＰａを設けることが可能な領域が設けられる。そして、第２導電層２１ｂに、第２接続体ＣＰｂを設けることが可能な領域が設けられる。図１（ｃ）に示すように、第１接続体ＣＰａを設けることが可能な領域の少なくとも一部は、Ｙ軸方向において、第２接続体ＣＰｂを設けられることが可能な領域と重なっても良い。このため、接続体ＣＰを設けることが可能な領域の、Ｘ軸方向に沿った長さを短くすることができる。
例えば、階段状の複数の導電層２１が設けられる参考例がある。この参考例において、複数の導電層２１のそれぞれにおいて、端部のＸ軸方向の位置が一定である。すなわち、第２導電層２１ｂの第２端部２１Ｅｂに、２つの領域が設けられない。すなわち、上記の他部２１Ｅｂｂが設けられず、上記の一部２１Ｅｂａだけが設けられる。このように、この参考例においては、複数の導電層２１の端部は単純な階段状であり、複数の導電層２１のそれぞれに設けられる接続体ＣＰは、Ｘ軸方向に沿って直線状に並べられる。このような参考例においては、接続体ＣＰが設けられる領域は、上記の実施形態（第２端部２１Ｅｂに上記の一部２１Ｅｂａ及び他部２１Ｅｂｂが設けられる）に比べて、長くなる。
これに対して、実施形態においては、複数の導電層２１の一部（例えば、第２導電層２１ｂ）において、Ｘ軸方向の長さが互いに異なる２つの領域が設けられている。Ｘ軸方向の長さが互いに異なる２つの領域が、コンタクトプラグが設けられる位置に利用できる。このため、第１接続体ＣＰａを、第２接続体ＣＰｂと、Ｘ軸方向と交差する方向（例えばＹ軸方向）に沿って並べることができる（図１（ｂ）及び図１（ｃ）参照）。そして、Ｙ軸方向に並ぶ２つの接続体ＣＰの組みを、階段状の端部に応じて、Ｘ軸方向に並べることができる（図１（ａ）参照）。
実施形態においては、接続体ＣＰを設けることが可能な領域のＸ軸方向の長さを、上記の参考例よりも小さくすることができる。従って、接続領域ＣＲのサイズ（例えば、Ｘ軸方向の長さ）を上記の参考例よりも小さくできる。実施形態によれば、装置面積の縮小が可能な半導体記憶装置を提供できる。
図１（ｃ）に、示すように、第２端部２１Ｅｂの上記の一部２１Ｅｂａの第１方向（Ｘ軸方向）における位置ｐ２１は、第１端部２１Ｅａの第１方向における位置ｐ１と、メモリ部ＭＰの第１方向における位置ｐＭＰと、の間にある。第３端部２１Ｅｃの第１方向における位置ｐ３は、第２端部２１Ｅｂの上記の一部２１Ｅｂａの第１方向における位置ｐ２１と、メモリ部ＭＰの第１方向における位置ｐＭＰと、の間にある。
図１（ｂ）に示すように、第１接続体ＣＰａは、第２方向（Ｚ軸方向）に沿って延び、第１導電層２１ａと電気的に接続される。図１（ｃ）に示すように、第１接続体ＣＰａの第１方向（Ｘ軸方向）における位置は、第２端部２１Ｅｂの上記の一部２１Ｅｂａの第１方向（Ｘ軸方向）における位置ｐ２１と、第１端部２１Ｅａの第１方向（Ｘ軸方向）における位置ｐ１と、の間にある。
一方、図１（ｂ）に示すように、第２接続体ＣＰｂは、第２方向（Ｚ軸方向）に沿って延び、第２導電層２１ｂと電気的に接続される。図１（ｃ）に示すように、第２接続体ＣＰｂの第１方向（Ｘ軸方向）における位置は、第２端部２１Ｅｂの上記の一部２１Ｅｂａの第１方向（Ｘ軸方向）における位置ｐ２１と、第１端部２１Ｅａの第１方向（Ｘ軸方向）における位置ｐ１との間にある。
例えば、第２接続体ＣＰｂの少なくとも一部は、第３方向（第１方向及び第２方向と交差する方向）において、第１接続体ＣＰａと重なっても良い（図１（ｃ）参照）。この例では、第３方向は、Ｙ軸方向である。これにより、これらの接続体ＣＰが設けられる領域のＸ軸方向の長さを縮小できる。
図１（ｂ）及び図１（ｃ）に示すように、第１導電層２１ａの端部の一部は、第２導電層２１ｂの端部の一部に沿っても良い。例えば、第２導電層２１ｂの第２端部２１Ｅｂの上記の他部２１Ｅｂｂの少なくとも一部は、第１導電層２１ａの第１端部２１Ｅａの少なくとも一部と、第２方向（Ｚ軸方向）において重なっても良い。
既に説明したように、第２導電層２１ｂにおいて、Ｘ軸方向の長さが互いに異なる２つの領域が設けられている。これらの２つの領域は、第２導電層２１ｂの一部に設けられる中間側面２１Ｓｂにより区別しても良い（図１（ｂ）参照）。第２導電層２１ｂのこの中間側面２１Ｓｂは、第２端部２１Ｅｂの上記の一部２１Ｅｂａと、第２端部２１Ｅｂの上記の他部２１Ｅｂｂと、の間に設けられる。中間側面２１Ｓｂは、一部２１Ｅｂａと他部２１Ｅｂｂとを繋ぐ。この中間側面２１Ｓｂは、第１方向（Ｘ軸方向）に沿っている。
第２導電層２１ｂに設けられる上記の２つの領域のそれぞれ幅（Ｙ軸方向に沿った幅）は、例えば、互いに実質的に同じである。例えば、第２導電層２１ｂに、２つの側部側面（第１側部側面２１Ｓｂｅ及び第２側部側面２１Ｓｂｆ）が設けられる。これらの側部側面は、Ｘ軸方向に沿っている。第１側部側面２１Ｓｂｅと第２側部側面２１Ｓｂｆとの間のＹ軸方向の長さが、第２導電層２１ｂの幅に対応する。例えば、第１側部側面２１Ｓｂｅと中間側面２１Ｓｂとの間の距離（Ｙ軸方向の長さ）は、例えば、第２側部側面２１Ｓｂｆと中間側面２１Ｓｂとの間の距離（Ｙ軸方向の長さ）の０．８倍以上１．２倍以下である。これにより、例えば、第２接続体ＣＰｂを設けることが可能な領域のＹ軸方向の幅を、第１接続体ＣＰａを設けることが可能な領域のＹ軸方向の幅と、実質的に同じにできる。例えば、加工精度の許容幅が拡大できる。例えば、これらの領域のＹ軸方向の幅を小さくできる。
図１（ａ）に示すように、例えば、複数の導電層２１及び複数の絶縁層２２を含む積層体ＭＬが、基体１０の上に設けられる。基体１０は、例えば、半導体基板（例えばシリコン基板）の少なくとも一部を含んでも良い。基体１０は、半導体基板の上に設けられても良い。基体１０の上面１０ｕは、Ｚ軸方向に対して実質的に垂直である。
複数の導電層２１のうちの基体１０に近い１つ以上が、例えば、後述するソース側選択ゲートとなる。その上に設けられる。複数の導電層２１の一部が、半導体記憶装置１１０のワード線として機能する。ワード線として機能する複数の導電層２１の上に設けられる１つ以上の導電層２１が、例えば、ドレイン側選択ゲートとして機能する。
図１（ａ）に示す例では、２つのこのような積層体ＭＬが設けられている。２つの積層体ＭＬのそれぞれが、例えば、「ブロック」に対応する。２つのブロックの間に、第１スリットＳＴ１が設けられている。第１スリットＳＴ１は、２つの積層体ＭＬのそれぞれに含まれる複数の導電層２１どうしを分断する。２つの積層体ＭＬにおける階段形状は、第１スリットＳＴ１を対称軸として、例えば、鏡面対象である。
１つの積層体ＭＬ（ブロック）において、複数のドレイン側選択ゲート（第１ドレイン側選択ゲートＳＧＤ１及び第２ドレイン側選択ゲートＳＧＤ２など）が設けられている。複数のドレイン側選択ゲートの間に、スリット（第２スリットＳＴ２または第３スリットＳＴ３）が設けられている。これらのスリットは、１つのドレイン側選択ゲートを分断し、ワード線として機能する複数の第１導電層２１は、分断しない。
この例では、複数のドレイン側選択ゲートのそれぞれは、複数の導電層２１を含んでいる。例えば、複数のドレイン側選択ゲートとして機能する導電層の実効的な厚さ（複数の導電層の合計の厚さ）は、ワード線として機能する１つの導電層２１の厚さよりも厚い。これにより、例えば、メモリ部ＭＰに含まれる半導体層のカットオフ特性を良好にできる。そして、後述するように、複数の導電層２１を「リプレイス法」により形成する場合、選択ゲートとして機能する複数の導電層２１のそれぞれ厚さが、ワード線として機能する１つの導電層２１と実質的に同じであるので、広い加工マージンが得られ、高い生産性で複数の導電層２１を形成できる。
複数のドレイン側選択ゲート（第１ドレイン側選択ゲートＳＧＤ１及び第２ドレイン側選択ゲートＳＧＤ２）は、ワード線として機能する導電層２１よりもＸ軸方向において後退しており、階段状である。
図１（ｃ）に示すように、例えば、複数のドレイン側選択ゲート（第１ドレイン側選択ゲートＳＧＤ１及び第２ドレイン側選択ゲートＳＧＤ２）の端部のＸ軸方向における位置ｐ４は、メモリ部ＭＰのＸ軸方向における位置ｐＭＰと、ワード線として機能する第３導電層２１ｃのＸ軸方向の位置ｐ３と、の間にある。
図１（ａ）〜図１（ｃ）に示すように、第３導電層２１ｃと電気的に接続されＺ軸方向に延びる第３接続体ＣＰｃが設けられる。さらに、第１ドレイン側選択ゲートＳＧＤ１と接続されＺ軸方向延びる接続体ＣＰｄ１が設けられる。そして、第２ドレイン側選択ゲートＳＧＤ２と接続されＺ軸方向延びる接続体ＣＰｄ２が設けられる。
複数の導電層１２は、例えば、タングステンなどの金属を含む。絶縁層２２は、例えば、酸化シリコンなどを含む。接続体ＣＰは、例えば、銅、及びアルミニウムの少なくともいずれかを含む。これらの材料は、例であり、実施形態において、導電層２１、絶縁層２２及び接続体ＣＰの材料は任意である。
一方、図１（ａ）に示すように、この例では、複数のメモリ部ＭＰのそれぞれは、複数の導電層２１中を第２方向（Ｚ軸方向）に沿って延びる。１つのメモリ部ＭＰは、半導体ボディ５０と、メモリ膜５４と、を含む。半導体ボディ５０は、積層体ＭＬ中をＺ軸方向に延びる。すなわち、半導体ボディ５０は、複数の導電層２１中をＺ軸方向に延びる。半導体ボディ５０は、例えば、シリコンなどを含む。
複数のメモリ部ＭＰは、例えば、第１メモリ部ＭＰ１及び第２メモリ部ＭＰ２などを含む。第１メモリ部ＭＰ１は、例えば、第１ドレイン側選択ゲートＳＧＤ１を含む複数の導電層２１中をＺ軸方向に延びる。第２メモリ部ＭＰ２は、例えば、第２ドレイン側選択ゲートＳＧＤ２を含む複数の導電層２１中をＺ軸方向に延びる。複数の第１メモリ部ＭＰ１と、複数の第２メモリ部ＭＰ２と、が設けられる。
例えば、第１メモリ部ＭＰ１は、第１半導体ボディ５０Ａと、第１メモリ膜５４Ａと、を含む。第２メモリ部ＭＰ２は、第２半導体ボディ５０Ｂと、第２メモリ膜５４Ｂと、を含む。
以下、メモリ部ＭＰの例について説明する。
図２（ａ）〜図２（ｄ）は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図２（ａ）は、図１（ａ）のＡ１−Ａ２線断面図である。図２（ｂ）は、図１（ａ）のＢ１−Ｂ２線断面図である。図２（ｃ）は、第１メモリ部ＭＰ１を例示している。図２（ｄ）は、第２メモリ部ＭＰ２を例示している。
図２（ａ）に示すように、第１メモリ部ＭＰ１の第１半導体ボディ５０Ａは、複数の導電層２１の中を第２方向（Ｚ軸方向）に延びる。第１メモリ部ＭＰ１の第１メモリ膜５４Ａは、第１半導体ボディ５０Ａと、複数の導電層２１と、の間に設けられる。この例では、第１半導体ボディ５０Ａは、パイプ状である。パイプ状の第１半導体ボディ５０Ａの中にコア部５５（例えば絶縁部材）が設けられている。第１半導体ボディ５０Ａは、接続体８２により、例えば、図示しないビット線と電気的に接続される。
図２（ｃ）に示すように、第１メモリ膜５４Ａは、第１メモリ絶縁膜５４ａ、第２メモリ絶縁膜５４ｂ及びメモリ中間部５４ｃを含む。第１メモリ絶縁膜５４ａは、複数の導電層２１（この図は、第１導電層２１ａ）と、第１半導体ボディ５０Ａとの間に設けられる。第２メモリ絶縁膜５４ｂは、第１メモリ絶縁膜５４ａと第１半導体ボディ５０Ａとの間に設けられる。メモリ中間部５４ｃは、第１メモリ絶縁膜５４ａと第２メモリ絶縁膜５４ｂとの間に設けられる。第１メモリ絶縁膜５４ａは、例えば、ブロック絶縁膜として機能する。第２メモリ絶縁膜５４ｂは、例えば、トンネル絶縁膜として機能する。これらの絶縁膜は、例えば酸化シリコンなどを含む。これらの絶縁膜は、酸化アルミニウムなどを含んでも良い。メモリ中間部５４ｃは、例えば、電荷蓄積層として機能する。この場合、メモリ中間部５４ｃは、窒化シリコンなどを含む。メモリ中間部５４ｃは、例えば、フローティングゲートとして機能しても良い。この場合、メモリ中間部５４ｃは、ポリシリコンなどを含む。
図２（ｂ）に示すように、第２メモリ部ＭＰ２において、第２半導体ボディ５０Ｂは、複数の導電層２１の中をＺ軸方向に延びる。第２メモリ部ＭＰ２の第２メモリ膜５４Ｂは、第２半導体ボディ５０Ｂと、複数の導電層２１と、の間に設けられる。図２（ｄ）に示すように、第２メモリ部ＭＰ２の構成は、例えば、第１メモリ部ＭＰ１の構成と同様であるので、説明を省略する。
図２（ａ）及び図２（ｂ）に示すように、階段状の複数の導電層２１の端部により形成される凹部に、絶縁部６６ｉが設けられる。
ワード線として機能する複数の導電層２１と、半導体ボディ５０と、が交差する部分にメモリセルＭＣ（メモリトランジスタ）が形成される（図２（ｃ）及び図２（ｄ）参照）。複数のメモリセルＭＣのそれぞれにおいて、メモリ中間部５４ｃに電荷が蓄えられる。蓄えられた電荷の多寡に応じて、メモリセルＭＣのしきい値電圧が変化する。ドレイン側選択ゲート及びソース側選択ゲートの動作により、複数の半導体ボディ５０のそれぞれが選択される。ワード線となる導電層２１と半導体ボディ５０との間の電位差に応じて、メモリ中間部５４ｃに、電荷が注入され、または、引き出される。これにより、情報の書き込み及び消去が行われる。そして、メモリセルＭＣのしきい値電圧が検出され、情報の読み出しが行われる。記憶される情報は、多値でも良い。
半導体記憶装置１１０において、Ｚ軸方向に並んだ複数のメモリセルＭＣが、１つのメモリストリングを形成する。複数のメモリストリングが、Ｘ−Ｙ平面内に並ぶ。これにより、複数のメモリセルＭＣは、３次元的に並ぶ。
以下、半導体記憶装置１１０の製造方法の例について説明する。
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
図３（ｂ）は、図３（ａ）に示す一部の工程を例示している。
図４（ａ）〜図４（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的斜視図である。
図３（ａ）に示すように、基体１０の上に、積層構造体を形成し（ステップＳ１１０）、さらに、第１階段部を形成する（ステップＳ１２０）。
図４（ａ）に示すように、積層構造体ＭＬｆは、交互に設けられた複数の第１膜６１及び複数の第２膜６２を含む。第１膜６１は、例えば、窒化シリコンを含む。第２膜６２は、例えば、酸化シリコンを含む。第１膜６１は、例えば犠牲層である。第２膜６２は、例えば、絶縁層２２となる。すなわち、以下に説明するように、積層構造体ＭＬｆから積層体ＭＬが形成される。
図４（ａ）に示すように、このような積層構造体ＭＬｆに、第１階段部２５ａが設けられる。第１階段部２５ａは、積層構造体ＭＬｆのうちの上側部分（基体１０から遠い部分）に設けられる。第１階段部２５ａが設けられない下側部分に、テラス部２５ｓが形成される。
第１階段部２５ａは、Ｘ軸方向に沿った複数のステップを含む。例えば、積層構造体ＭＬｆ上の一部にマスク材（図示しない）を設け、そのマスク材を用いた積層構造体ＭＬｆの一部の除去（エッチング）と、マスク材のスリミングと、を繰り返す。これにより、第１階段部２５ａが形成される。
図３（ａ）に示すように、溝を形成する（ステップＳ１３０）。
図４（ｂ）に示すように、積層構造体ＭＬｆに形成される溝ＴＲＣは、積層構造体ＭＬｆのテラス部２５ｓに設けられる。溝ＴＲＣは、積層方向（Ｚ軸方向）と交差する第１方向（Ｘ軸方向）に延びる。溝ＴＲＣは、複数の第１膜６１の１つ、及び、複数の第２膜６２の１つを、積層方向に貫通する。複数の第１膜６１のこの１つは、積層方向において、複数の第２膜６２の上記の１つと接する。
図３（ａ）に示すように、積層構造体ＭＬｆに第２階段部２５ｂを形成する（ステップＳ１４０）。
図４（ｃ）に示すように、第２階段部２５ｂは、Ｘ軸方向及びＹ軸方向の階段形状を有する。
この後、図３（ａ）に示すように、メモリ部ＭＰを形成する（ステップＳ１５０）。例えば、積層構造体ＭＬｆをＺ軸方向に貫通するメモリホールを形成し、メモリホール内に、メモリ膜５４及び半導体ボディ５０を埋め込むことで、メモリ部ＭＰが形成される。
この後、第１スリットＳＴ１（図１（ａ）参照）を形成する（ステップＳ１６０）。第１スリットＳＴ１は、積層体ＭＬとなる積層構造体ＭＬｆを、Ｙ軸方向で分断する。
この後、第２スリットＳＴ２（及び第３スリットＳＴ３）（図１（ａ）参照）を形成する（ステップＳ１７０）。これらのスリットは、積層構造体ＭＬｆの上側部分に含まれる第１膜６１を、Ｙ軸方向で分断する。
この後、第１膜６１を除去する（ステップＳ１８０）。例えば、上記のスリットを介して、複数の第１膜６１をエッチングする。第１膜６１が窒化シリコンを含む場合、エッチャントとして、例えば、リン酸溶液などが用いられる。
この後、第１膜６１が除去されることで形成された空間に、導電材料を導入する。これにより、複数の導電層２１を形成される（ステップＳ１９０）。第２膜６２は、絶縁層２２となる。これにより、積層体ＭＬが形成される。この後、絶縁部６６ｉを形成する。
この後、複数の接続体ＣＰを形成する（ステップＳ２００）。複数の接続体ＣＰのそれぞれは、複数の導電層２１のそれぞれに、電気的に接続される。この後、配線などを形成して、半導体記憶装置１１０が作製される。
以下、上記の溝の形成（ステップＳ１３０）、及び、第２階段部２５ｂの形成（ステップＳ１４０）の例について説明する。
図５（ａ）〜図５（ｄ）及び図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的斜視図である。
図５（ａ）及び図５（ｂ）は、上記の溝の形成（ステップＳ１３０）に対応する。図５（ｃ）、図５（ｄ）、図６（ａ）〜図６（ｃ）、及び、図３（ｂ）は、第２階段部２５ｂの形成（ステップＳ１４０）に対応する。
図５（ａ）に示すように、溝ＴＲＣが形成された積層構造体ＭＬｆの上に溝形成用マスクＭＳＫ０を形成する。溝形成用マスクＭＳＫ０の開口部は、Ｘ軸方向に沿って延びる。溝形成用マスクＭＳＫ０をマスクとして用いて、積層構造体ＭＬｆをエッチングする。
これにより、図５（ｂ）に示すように、積層構造体ＭＬｆの上側部分に含まれる第１膜６１の一部及び第２膜６２の一部が、除去される。これにより、積層構造体ＭＬｆに、Ｘ軸方向に沿って延びる溝ＴＲＣが形成される。
図３（ｂ）及び図５（ｃ）に示すように、溝ＴＲＣが形成された積層構造体ＭＬｆの上に、マスク材ＭＳＫを形成する（ステップＳ１４１）。
図３（ｂ）に示すように、マスク材ＭＳＫをマスクとして用いた積層構造体ＭＬｆの一部の除去（ステップＳ１４２）を行う。さらに、このマスク材ＭＳＫの第１方向（Ｘ軸方向）の端の後退（ステップＳ１４３）を行う。そして、このようなステップＳ１４２及びステップＳ１４３を交互に繰り返す。
例えば、図５（ｄ）に示すように、マスク材ＭＳＫの第１方向（Ｘ軸方向）の端を後退させる。すなわち、マスク材ＭＳＫをスリミングする。そして、端が後退したマスク材ＭＳＫをマスクとして用いて、積層構造体ＭＬｆの一部を除去（エッチング）する。
さらに、図６（ａ）〜図６（ｃ）に示すように、これらのステップを繰り返す。これにより、積層構造体ＭＬｆに第２階段部２５ｂが形成される。
このようにして形成された積層構造体ＭＬｆから積層体ＭＬが形成され、半導体記憶装置１１０が形成される。
図７（ａ）及び図７（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式的平面図である。
図７（ａ）は、半導体記憶装置１１０における、階段部（第１階段部２５ａ及び第２階段部２５ｂ）を例示している。階段部は、積層体ＭＬまたは積層構造体ＭＬｆに設けられる。
図７（ａ）中の数字は、複数の導電層２１のそれぞれのＺ軸方向に沿った位置を示している。「１」は、Ｚ軸方向において基体１０から最も遠い導電層２１（「１番目」の導電層２１）であることを示す。「１番目」の導電層２１は、最も上の導電層２１である。「ｉ」（ｉは、１以上の整数）は、最も上の導電層２１を基準にして、「ｉ番目」の導電層２１であることを示す。「ｉ」が大きいほど、基体１０に近い。
図７（ａ）中において、「ドットパターン」が設けられた領域は、溝ＴＲＣ（図４（ｂ））に対応し、第２階段部２５ｂにおける、Ｙ軸方向の階段の下側に対応する。
図７（ａ）において、４、６、８…６４の数字が与えられた第１の領域（Ｘ軸方向に並ぶ複数の領域）は、２段ずつの段差の階段状である。５、７、９…６５の数字が与えられた第２の領域（Ｘ軸方向に並ぶ複数の領域）も、２段ずつの段差の階段状である。そして、第１の領域と、第２の領域と、がＹ軸方向に並ぶ。これらの第１の領域及び第２の領域は、Ｙ軸方向において並ぶ。これらの領域は、Ｙ軸方向に沿う、１段ずつの段差の階段状である。
図７（ｂ）は、本実施形態に係る別の半導体記憶装置１１１を例示している。
図７（ｂ）に例示する半導体記憶装置１１１においても、４、６、８…３２の数字が与えられた第１の領域（Ｘ軸方向に並ぶ複数の領域）は、２段ずつの段差の階段状である。そして、５、７、９…３３の数字が与えられた第２の領域（Ｘ軸方向に並ぶ複数の領域）も、２段ずつの段差の階段状である。そして、この場合も、第１の領域と、第２の領域と、がＹ軸方向に並び、Ｙ軸方向に沿う、１段ずつの段差の階段が形成される。半導体記憶装置１１１においては、「３５」が付与された領域の右側に、「３４」が付与された領域がある。すなわち、Ｘ軸方向において、３５番目の導電層２１の後に、３４番目（３５番目よりも上）の導電層が登場する。
半導体記憶装置１１１においても、導電層２１のうちの、接続体ＣＰが形成できる２つの領域を、Ｙ軸方向に並べることができる。装置面積の縮小が可能な半導体記憶装置が提供できる。
半導体記憶装置の製造において、上記のスリミング及びエッチングの組み合わせを繰り返して行う場合、繰り返しの回数が過度に多くなると、パターン形成の誤差が大きくなり所望の形状を得ることが困難になる場合がある。このような場合において、スリミング及びエッチングの組み合わせ繰り返し行った後に、別のマスク材ＭＳＫを用いた別の繰り返しを実施しても良い。これにより、多くの積層数の積層構造体ＭＬｆを高い精度で加工できる。例えば、このような方法を適用したときに、半導体記憶装置１１１の上記の構成が得られる。
例えば、積層体ＭＬの積層数が増えると、加工工程における露光時のマージンが不十分となる場合がある。例えば、加工工程における変換差の精度が不十分になる場合もある。このような場合に、階段部の形成のパターンをＹ軸方向に沿って分割することで、例えば、十分なマージンが得られる。例えば、階段部の長さ（Ｘ軸方向の長さ）を縮小し易くなる。
以下、このような半導体記憶装置１１１の例について、説明する。以下の説明において、半導体記憶装置１１０と同様の部分の少なくとも一部については、説明を省略する。
図８（ａ）〜図８（ｃ）は、第１の実施形態に係る別の半導体記憶装置を例示する模式図である。
図８（ａ）及び図８（ｂ）は、斜視図である。図８（ｂ）は、図８（ａ）に示す一部を抜き出して描いている。図８（ｃ）は、平面図である。
図８（ａ）及び図８（ｂ）に示すように、本実施形態に係る半導体記憶装置１１１は、第１導電層２１ｌと、第２導電層２１ｍと、メモリ部ＭＰと、を含む。第３導電層２１ｎ及び第４導電層２１ｏがさらに設けられても良い。第１〜第４導電層２１ｍ〜２１ｏは、例えば、ワード線として機能する。第１〜第４接続体ＣＰｍ〜ＣＰｏがさらに設けられている。第１〜第４接続体ＣＰｍ〜ＣＰｏのそれぞれは、第１〜第４導電層２１ｍ〜２１ｏのそれぞれに電気的に接続されている。
これらの導電層（第１〜第３導電層２１ｌ〜２１ｎ）は、第１方向（Ｘ軸方向）に沿って延びる。第２導電層２１ｍは、第１方向と交差する第２方向（Ｚ軸方向）において、第１導電層２１ｌと離れている。
この例においては、図８（ｂ）に示すように、第２導電層２１ｍに、Ｙ軸方向に沿った凹部が設けられる。例えば、第２導電層２１ｍは、第１〜第３部分領域２１ｍａ〜２１ｍｃを含む。メモリ部ＭＰと、第１部分領域２１ｍａとの間に、第２部分領域２１ｍｂが配置される。第１部分領域２１ｍａと第２部分領域２１ｍｂとの間に、第３部分領域２１ｍｃが配置される。
図８（ｂ）に示すように、第１方向及び第２方向と交差する第３方向（Ｙ軸方向）に沿う第１部分領域２１ｍａの第１長さＬ１は、第３方向（Ｙ軸方向）に沿う第３部分領域２１ｍｃの第３長さＬ３よりも長い。第３方向（Ｙ軸方向）に沿う第２部分領域２１ｍｂの第２長さＬ２は、第３長さＬ３よりも長い。
このように、第２導電層２１ｍに、幅が狭い第３部分領域２１ｍｃが設けられる。このような第２部分領域２１ｍｃが、幅が広い２つの部分領域（第１部分領域２１ｍａ及び第２部分領域２１ｍｂ）の間に設けられる。
幅が狭い第３部分領域２１ｍｃの上に、第３接続体ＣＰｍを設けることが可能である。一方、第１導電層２１ｌは、Ｚ軸方向において、第２導電層２１ｍと重ならない領域を有する。この第２導電層２１ｍと重ならない領域に、第１接続体ＣＰｌを設けることが可能である。
これらの接続体ＣＰの少なくとも２つは、例えば、Ｙ軸方向において互いに重なっても良い。すなわち、これらの接続体ＣＰを設けることが可能な領域は、Ｙ軸方向において重なる。これにより、例えば、接続体ＣＰを設けるための領域（接続領域ＣＲ）のＸ軸方向の長さを短くできる。半導体記憶装置１１１においても、装置面積の縮小が可能な半導体記憶装置が提供できる。
例えば、第１接続体ＣＰｌは、第２方向（Ｚ軸方向）に沿って延び、第１導電層２１ｌと電気的に接続される。図８（ｂ）及び図８（ｃ）に示すように、第１接続体ＣＰｌは、第２導電層２１ｍの第３部分領域２１ｍｃと、Ｙ軸方向において重なる。
例えば、第１接続体ＣＰｌの少なくとも一部は、第１方向（Ｘ軸方向）において、第１部分領域２１ｍａと第２部分領域２１ｍｂとの間にある。
図８（ｂ）及び図８（ｃ）に示すように、第１導電層２１ｌは、第１端部２１Ｅｌを有する。第１部分領域２１ｍａの少なくとも一部は、第１端部２１Ｅｌの少なくとも一部と、第２方向（Ｚ軸方向）において重なる。第１端部２１Ｅｌは、Ｘ軸方向と交差する第１端部側面２１Ｅｌｓを含む。
第２導電層２１ｍの第２部分領域２１ｍｂは、第１導電層２１ｌの一部と、第３導電層２１ｎと、の間に配置されている。第３導電層２１ｎは、第２方向（Ｚ軸方向）において、第１部分領域２１ｍａ及び第３部分領域２１ｍｃと重ならない。
この例においても、第２導電層２１ｍと電気的に接続された第２接続体ＣＰｍが設けられる。第２接続体ＣＰｎは、第２方向（Ｚ軸方向）に沿って延びる。
図８（ｃ）に示すように、第２接続体ＣＰｍの第１方向（Ｘ軸方向）に沿う位置は、第１部分領域２１ｍａの第１方向（Ｘ軸方向）における位置と、第３導電層２１ｎの第１方向（Ｘ軸方向）における位置と、の間にある。この例では、第２接続体ＣＰｍは、Ｚ軸方向において、第３部分領域２１ｍｃと重なる。
一方、例えば、第１導電層２１ｌと第４導電層２１ｏとの間に、第２導電層２１ｍが配置され、第２導電層２１ｍと第４導電層２１ｏとの間に、第３導電層２１ｎが配置される。
第４導電層２１ｏに幅（Ｙ軸方向の長さ）が狭い領域が設けられている。第３導電層２１ｎは、第４導電層２１ｏと重ならない領域を含む。第３導電層２１ｎのこの領域に第３接続体ＣＰｎが設けられる。第４導電層２１ｏと電気的に接続される第４接続体ＣＰｏの少なくとも一部は、Ｙ軸方向において、第３接続体ＣＰｎと並んでも良い。
図８（ｃ）に示すように、第２導電層２１ｍの第２端部２１Ｅｍは、Ｘ軸方向と交差する第２端部側面２１Ｅｍｓを含む。第２端部２１ＥｍのＸ軸方向に沿った位置ｐ２は、第１端部２１ＥｌのＸ軸方向に沿った位置ｐ１と実質的に同じでも良い。例えば、第２端部２１Ｅｍの少なくとも一部は、Ｚ軸方向において、第１端部２１Ｅｌと重なっても良い。
第３導電層２１ｎの第３端部２１Ｅｎは、Ｘ軸方向と交差する第３端部側面２１Ｅｎｓを含む。第４導電層２１ｏの第４端部２１Ｅｏは、Ｘ軸方向と交差する第４端部側面２１Ｅｏｓを含む。第４端部２１Ｅｏの少なくとも一部のＸ軸方向に沿った位置ｐ４は、第３１端部２１ＥｎのＸ軸方向に沿った位置ｐ３と実質的に同じでも良い。
（第２の実施形態）
本実施形態においては、Ｙ軸方向において並ぶ２つのドレイン側選択ゲートの長さが、互いに異なる。
図９（ａ）〜図９（ｃ）は、第２の実施形態に係る半導体記憶装置を例示する模式図である。
図９（ａ）及び図９（ｂ）は、斜視図である。図９（ｂ）は、図９（ａ）に示す一部を抜き出して描いている。図９（ｃ）は、平面図である。
図９（ａ）及び図９（ｂ）に示すように、本実施形態に係る半導体記憶装置１２０は、第１〜第５導電層２１ｐ〜２１ｔと、メモリ部ＭＰ（第１メモリ部ＭＰ１及び第２メモリ部ＭＰ２）と、を含む。第１導電層２１ｐは、例えば、ワード線として機能する。第２導電層２１ｑ及び第３導電層２１ｒが、Ｙ軸方向に並ぶ１組のドレイン側選択ゲートとして機能する。第４導電層２１ｓ及び第５導電層２１ｔが、Ｙ軸方向に並ぶ別の１組のドレイン側選択ゲートとして機能する。第１〜第５接続体ＣＰｐ〜ＣＰｔが設けられる。第１〜第５接続体ＣＰｐ〜ＣＰｔは、第１〜第５導電層２１ｐ〜２１ｔのそれぞれと電気的に接続される。
第１〜第５導電層２１ｐ〜２１ｔは、第１方向（Ｘ軸方向）に延びる。
第２導電層２１ｑは、第１方向と交差する第２方向（Ｚ軸方向）において、第１導電層２１ｐと離れる。第３導電層２１ｒは、第２方向（Ｚ軸方向）において第１導電層２１ｑと離れる。第３導電層２１ｒは、第１方向及び第２方向と交差する第３方向（Ｙ軸方向）において、第２導電層２１ｑと離れている。
第４導電層２１ｓは、第２導電層２１ｑの上に設けられる。すなわち、第２方向（Ｚ軸方向）において、第２導電層２１ｑの一部は、第４導電層２１ｓと、第１導電層２１ｐと、の間に配置される。
第５導電層２１ｔは、第３方向（Ｙ軸方向）において、第４導電層２１ｓと並ぶ。第２方向（Ｚ軸方向）において、第３導電層２１ｒの一部は、第５導電層２１ｔと、第１導電層２１ｐと、の間に配置される。
図９（ａ）及び図９（ｃ）に示すように、第１メモリ部ＭＰ１は、第１方向（Ｘ軸方向）において、第１導電層２１ｐ、第２導電層２１ｑ及び第４導電層２１ｓの少なくともいずれかと交差する。
別のメモリ部ＭＰ（第２メモリ部ＭＰ２）は、第１方向（Ｘ軸方向）において、第１導電層２１ｐ及び第３導電層２１ｒの少なくともいずれかと交差する。第２メモリ部ＭＰ２は、Ｘ軸方向において、第５導電層２１ｔとさらに交差しても良い。
第１〜第５導電層２１ｐ〜２１ｔのそれぞれは、第１〜第５端部２１Ｅｐ〜２１Ｅｔを有する。第１〜第５端部２１Ｅｐ〜２１Ｅｔのそれぞれは、第１〜第５端部側面２１Ｅｐｓ〜２１Ｅｔｓのそれぞれを含む。これらの端部側面は、第１方向（Ｘ軸方向）と交差する。
図９（ｃ）に示すように、第２端部２１Ｅｑの第１方向（Ｘ軸方向）における位置ｐ２は、第１端部２１Ｅｐの第１方向における位置ｐ１と、第４端部２１Ｅｓの第１方向における位置ｐ４と、の間にある。第２端部２１Ｅｑの第１方向における位置ｐ２は、第３端部２１Ｅｒの第１方向における位置ｐ３と、第４端部２１Ｅｓの第１方向における位置ｐ４と、の間にある。
このように、第１導電層２１ｐ、第２導電層２１ｑ及び第４導電層２１ｓは、階段状である。そして、Ｙ軸方向で互いに並ぶ第２導電層２１ｑ及び第３導電層２１ｒにおいて、第２導電層２１ｑの長さは、第３導電層２１ｒの長さよりも短い。すなわち、第２導電層２１ｑの端は、第３導電層２１ｒの端を基準にして後退している。第１導電層２１ｐは、Ｚ軸方向において、第２導電層２１ｑと重ならない領域を有する。
例えば、第１導電層２１ｐに接続される第１接続体ＣＰｐは、第２導電層２１ｐの後退している領域に設けることができる。例えば、第３導電層２１ｒに接続される第３接続体ＣＰｒの少なくとも一部は、第１接続体ＣＰｐと、Ｙ軸方向において重なっても良い。
このように、半導体記憶装置１２０においても、第１導電層２１ｐにおいて第１接続体ＣＰｐを設けることができる領域は、第３導電層２１ｒにおいて第３接続体ＣＰｒを設けることができる領域と、Ｙ軸方向において並ぶことができる。例えば、接続領域ＣＲのＸ軸方向の長さを短くできる。例えば、装置面積の縮小が可能な半導体記憶装置が提供できる。
図９（ｃ）に示すように、第２端部２１Ｅｑの第１方向における位置ｐ２は、第１端部２１Ｅｐの第１方向における位置ｐ１と、第５端部２１Ｅｔの第１方向における位置ｐ５と、の間にある。第２端部２１Ｅｑの第１方向における位置ｐ２は、第３端部２１Ｅｒの第１方向における位置ｐ３と、第５端部２１Ｅｔの第１方向における位置ｐ５と、の間にある。
第２端部２１Ｅｑの第１方向における位置ｐ２は、第３端部２１Ｅｒの第１方向における位置ｐ３と、第１メモリ部ＭＰ１の第１方向における位置ｐＭＰと、の間にある。
図１０は、実施形態に係る半導体記憶装置を例示する模式的斜視図である。
図１０に示すように、半導体記憶装置１３０において、シリコン基板１０ｓの上側部分に、基体１０が設けられ、その上に、積層体ＭＬが設けられている。基体１０は、例えば、半導体層でも良い。積層体ＭＬの下部にソース側選択トランジスタＳＴＳが設けられ、上部にドレイン側選択トランジスタＳＴＤが設けられている。複数の導電層２１の一部が、ソース側選択ゲートＳＧＳとなる。積層体ＭＬ中を複数のピラー状構造体（メモリ部ＭＰ）が延びる。メモリ部ＭＰは、メモリ膜５４及び半導体ボディ５０を含む。半導体ボディ５０は、ビット線ＢＬと電気的に接続される。この図では、２つの積層体ＭＬの間にスリット（第１スリットＳＴ１）が設けられている。第１スリットＳＴ１に、導電部（図示しない）が設けられても良い。この導電部を介して、基体１０がソース線（図示しない）に接続されても良い。
シリコン基板１０ｓにおいて、層間絶縁膜ＩＬＩの上に、基体１０（例えば半導体層）が設けられている。層間絶縁膜ＩＬＩは、例えばシリコン酸化物を含む。シリコン基板１０ｓに、セル下回路ＵＣＣ（例えば周辺回路）が設けられている。セル下回路ＵＣＣは、駆動回路を含む。駆動回路は、例えば、メモリセルＭＣのトランジスタにデータの書き込み、読み出し、及び、消去を行う。セル下回路ＵＣＣは、例えばセンスアンプを含む。
例えば、シリコン基板１０ｓは、絶縁部ＳＴＩ（Shallow Trench Isolation）によって、複数のアクティブエリアに分割されている。１つのアクティブエリアにおいて、ｎ形のトランジスタｎ−Ｔｒ（ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor））が設けられている。別の１つのアクティブエリアに、ｐ形のトランジスタｐ−Ｔｒ（ＭＯＳＦＥＴ）が設けられている。層間絶縁膜ＩＬＩ内に、複数の配線ＩＣＮが、多層で設けられている。さらに、複数の配線ＩＣＮをシリコン基板１０ｓに接続する接続部材ＣＮＴ１が設けられる。さらに、複数の配線ＩＣＮどうしを接続する接続部材ＣＮＴ２が設けられる。
半導体記憶装置１３０においては、メモリセルＭＣの下部にセル下回路ＵＣＣ（例えば周辺回路）が設けられているので、半導体記憶装置１３０の面積を小さくできる。半導体記憶装置１３０において、メモリ領域ＭＲの構成は、上記の任意の実施形態またはその変形が適用できる。
実施形態によれば、装置面積の縮小が可能な半導体記憶装置及びその製造方法を提供する。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる導電層、絶縁層、メモリ部、接続体及び基体などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基体、 １０ｓ…シリコン基板、 １０ｕ…上面、 ２１…第１導電層、 ２１Ｅａ〜２１Ｅｃ…第１〜第３端部、 ２１Ｅａｓ〜２１Ｅｃｓ…第１〜第３端部側面、 ２１Ｅｂａ…一部、 ２１Ｅｂｂ…他部、 ２１Ｅｌ〜２１Ｅｏ…第１〜第４端部、 ２１Ｅｌｓ〜２１Ｅｏｓ…第１〜第４端部側面、 ２１Ｅｐ〜２１Ｅｔ…第１〜第５端部、 ２１Ｅｐｓ〜２１Ｅｔｓ…第１〜第５端部側面、 ２１Ｓｂ…中間側面、 ２１Ｓｂｅ…第１側部側面、 ２１Ｓｂｆ…第２側部側面、 ２１ａ〜２１ｃ…第１〜第３導電層、 ２１ｌ〜２１ｏ…第１〜第４導電層、 ２１ｍａ〜２１ｍｃ…第１〜第３部分領域、 ２１ｐ〜２１ｔ…第１〜第５導電層、 ２２…絶縁層、 ２５ａ、２５ｂ…第１、第２階段部、 ２５ｓ テラス部、 ５０…半導体ボディ、 ５０Ａ、５０Ｂ…第１、第２半導体ボディ、 ５４…メモリ膜、 ５４Ａ、５４Ｂ…第１、第２メモリ膜、 ５４ａ…第１メモリ絶縁膜、 ５４ｂ…第２メモリ絶縁膜、 ５４ｃ…メモリ中間部、 ５５…コア部、 ６１…第１膜、 ６２…第２膜、 ６６ｉ…絶縁部、 ８２…接続体、 １１０、１１１、１２０、１３０…半導体記憶装置、 ＣＮＴ１、ＣＮＴ２…接続部材、 ＣＰ…接続体、 ＣＰａ〜ＣＰｃ…第１〜第３接続体、 ＣＰｄ１、ＣＰｄ２…接続体、 ＣＰｌ〜ＣＰｏ…第１〜第４接続体、 ＣＰｐ〜ＣＰｔ…第１〜第５接続体、 ＣＲ…接続領域、 ＩＣＮ…配線、 ＩＬＩ…層間絶縁膜、 Ｌ１〜Ｌ３…第１〜第３長さ、 ＭＣ…メモリセル、 ＭＬ…積層体、 ＭＬｆ…積層構造体、 ＭＰ…メモリ部、 ＭＰ１、ＭＰ２…メモリ部、 ＭＲ…メモリ領域、 ＭＳＫ…マスク材、 ＭＳＫ０…溝形成用マスク、 ＳＧＤ…ドレイン側選択ゲート、 ＳＧＤ１、ＳＧＤ２…第１、第２ドレイン側選択ゲート、 ＳＧＳ…ソース側選択ゲート、 ＳＴ１〜ＳＴ３…第１〜第３スリット、 ＳＴＤ…ドレイン側選択トランジスタ、 ＳＴＩ…絶縁部、 ＳＴＳ…ソース側選択トランジスタ、 ＴＲＣ…溝、 ＵＣＣ…セル下回路、 ｎ−Ｔｒ、ｐ−Ｔｒ…トランジスタ、 ｐ１〜ｐ５…位置、 ｐ２１、ｐ２２…位置、 ｐＭＰ…位置

Claims (11)

  1. 第１方向に沿って延びる第１〜第３導電層と、
    メモリ部と、
    を備え、
    前記第１方向と交差する第２方向において、前記第２導電層の一部は、前記第１導電層の一部と前記第３導電層との間に設けられ、
    前記第１導電層は、前記第１方向と交差する第１端部側面を含む第１端部を有し、
    前記第２導電層は、前記第１方向と交差する第２端部側面を含む第２端部を有し、
    前記第３導電層は、前記第１方向と交差する第３端部側面を含む第３端部を有し、
    前記第２端部の一部の前記第１方向における位置は、前記第１端部の前記第１方向における位置と、前記第３端部の前記第１方向における位置と、の間にあり、
    前記第２端部の前記一部の前記第１方向における前記位置は、前記第２端部の他部の前記第１方向における位置と、前記第３端部の前記第１方向における前記位置と、の間にある、半導体記憶装置。
  2. 前記第２端部の前記一部の前記第１方向における前記位置は、前記第１端部の前記第１方向における前記位置と、前記メモリ部の前記第１方向における位置と、の間にあり、
    前記第３端部の前記第１方向における前記位置は、前記第２端部の前記一部の前記第１方向における前記位置と、前記メモリ部の前記第１方向における前記位置と、の間にある、請求項１記載の半導体記憶装置。
  3. 前記第２方向に沿って延び前記第１導電層と電気的に接続された第１接続体をさらに備え、
    前記第１接続体の第１方向における位置は、前記第２端部の前記一部の前記第１方向における前記位置と、前記第１端部の前記第１方向における前記位置との間にある、請求項１または２に記載の半導体記憶装置。
  4. 前記第２方向に沿って延び前記第２導電層と電気的に接続された第２接続体をさらに備え、
    前記第２接続体の第１方向における位置は、前記第２端部の前記一部の前記第１方向における前記位置と、前記第１端部の前記第１方向における前記位置との間にある、請求項３記載の半導体記憶装置。
  5. 第１方向に沿って延びる第１導電層と、
    前記第１方向と交差する第２方向において前記第１導電層と離れ前記第１方向に沿って延びる第２導電層と、
    メモリ部と、
    を備え、
    前記第２導電層は、第１〜第３部分領域を含み、
    前記メモリ部と前記第１部分領域との間に、前記第２部分領域が配置され、
    前記第１部分領域と前記第２部分領域との間に前記第３部分領域が配置され、
    前記第１方向及び前記第２方向と交差する第３方向に沿う前記第１部分領域の第１長さは、前記第３方向に沿う前記第３部分領域の第３長さよりも長く、
    前記第３方向に沿う前記第２部分領域の第２長さは、前記第３長さよりも長い、半導体記憶装置。
  6. 前記第２方向に沿って延び前記第１導電層と電気的に接続された第１接続体をさらに含み、
    前記第１接続体は、前記第３部分領域と前記第３方向において重なる、請求項５記載の半導体記憶装置。
  7. 前記第１方向に沿って延びる第３導電層をさらに備え、
    前記第２部分領域は、前記第１導電層の一部と前記第３導電層との間に配置され、
    前記第３導電層は、前記第２方向において、前記第１部分領域及び前記第３部分領域と重ならない、請求項５または６に記載の半導体記憶装置。
  8. 前記第２方向に沿って延び前記第２導電層と電気的に接続された第２接続体をさらに備え、
    前記第２接続体の前記第１方向に沿う位置は、前記第１部分領域の前記第１方向における位置と、前記第３導電層の前記第１方向における位置と、の間にある、請求項７記載の半導体記憶装置。
  9. 第１方向に沿って延びる第１導電層と、
    前記第１方向と交差する第２方向において前記第１導電層と離れ前記第１方向に沿って延びる第２導電層と、
    前記第２方向において前記第１導電層と離れ前記第１方向及び前記第２方向と交差する第３方向において前記第２導電層と離れ前記第１方向に沿って延びる第３導電層と、
    前記第１方向に沿って延びる第４導電層であって、前記第２方向において前記第２導電層の一部は、前記第４導電層と前記第１導電層との間に配置された、前記第４導電層と、
    前記第１方向において、前記第１導電層、前記第２導電層及び前記第４導電層の少なくともいずれかと交差するメモリ部と、
    を備え、
    前記第１導電層は、前記第１方向と交差する第１端部側面を含む第１端部を有し、
    前記第２導電層は、前記第１方向と交差する第２端部側面を含む第２端部を有し、
    前記第３導電層は、前記第１方向と交差する第３端部側面を含む第３端部を有し、
    前記第４導電層は、前記第１方向と交差する第４端部側面を含む第４端部を有し、
    前記第２端部の前記第１方向における位置は、前記第１端部の前記第１方向における位置と、前記第４端部の前記第１方向における位置と、の間にあり、
    前記第２端部の前記第１方向における前記位置は、前記第３端部の前記第１方向における位置と、前記第４端部の前記第１方向における前記位置と、の間にある、半導体記憶装置。
  10. 前記メモリ部は、前記第１導電層の中を前記第２方向に延びる半導体ボディを含む、請求項１〜９のいずれか１つに記載の半導体記憶装置。
  11. 積層方向に交互に設けられた複数の第１膜及び複数の第２膜を含む積層構造体に溝を形成する工程であって、前記溝は、前記積層方向と交差する第１方向に延び、前記複数の第１膜の１つ、及び、前記複数の第２膜の１つを前記積層方向に貫通し、前記複数の第１膜の前記１つは、前記積層方向において前記複数の第２膜の前記１つと接した、前記溝を形成する前記工程と、
    前記溝が形成された前記積層構造体の上にマスク材を形成する工程と、
    前記マスク材をマスクとして用いた前記積層構造体の一部の除去及び前記マスク材の前記第１方向の端の後退を繰り返す工程と、
    を備えた半導体記憶装置の製造方法。
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