JP2022508779A - 三次元メモリデバイスの多分割階段構造を形成するための方法、及び三次元メモリデバイス - Google Patents

三次元メモリデバイスの多分割階段構造を形成するための方法、及び三次元メモリデバイス Download PDF

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Abstract

三次元(3D)メモリデバイスの階段構造を形成するための方法の実施形態が、開示される。一例では、階段構造の第1の複数の階段が、第1のフォトレジストマスクに基づいて形成される。第1の複数の階段のそれぞれは、異なる深さでいくつかの数の分割部分を含む。第1の複数の階段を形成した後、階段構造の第2の複数の階段が、第2のフォトレジストマスクに基づいて形成される。第2の複数の階段のそれぞれは、上記数の分割部分を含む。階段構造は、第1の複数の階段から第2の複数の階段にかけて、3Dメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する。

Description

本開示の実施形態は、三次元(3D)メモリデバイスおよびその製造方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズに縮小されてきている。しかし、メモリセルの最小寸法(feature sizes)が下限に近づくにつれて、プレーナプロセスおよび製造技術は、困難でコストがかかってくるようになってきている。その結果、プレーナ型メモリセルのメモリ密度は、上限に近づいている。
3Dメモリアーキテクチャは、プレーナ型メモリセル内の密度の制限に対処することができる。3Dメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
3Dメモリデバイスの多分割階段構造の製造方法の実施形態が、本明細書に開示されている。
1つの例では、3Dメモリデバイスの階段構造を形成するための方法が、開示される。交互に配置された第1の材料層および第2の材料層を含むスタック構造が、形成される。第1のフォトレジストマスクが、スタック構造の第1の領域内にパターン化される。第1の複数の分割部分が、第1のフォトレジストマスクを第1の方向にトリミングし、かつ第1のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第1の領域内に第1の方向に異なる深さで形成される。第1の複数の分割部分の複数の第1の階段が、スタック構造の第1の領域内に、第1の方向に垂直な第2の方向に形成される。第2のフォトレジストマスクが、複数の第1の階段を形成した後、スタック構造の第2の領域内にパターン化される。第2の複数の分割部分が、第2のフォトレジストマスクを第1の方向にトリミングし、かつ第2のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第2の領域内に第1の方向に異なる深さで形成される。第2の複数の分割部分の複数の第2の階段が、スタック構造の第2の領域内に第2の方向に形成される。
別の例では、3Dメモリデバイスの階段構造を形成するための方法が、開示されている。階段構造の第1の複数の階段が、第1のフォトレジストマスクに基づいて形成される。第1の複数の階段のそれぞれは、異なる深さでいくつかの数の分割部分を含む。第1の複数の階段を形成した後、階段構造の第2の複数の階段が、第2のフォトレジストマスクに基づいて形成される。第2の複数の階段のそれぞれは、上記数の分割部分を含む。階段構造は、第1の複数の階段から第2の複数の階段にかけて、3Dメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する。
さらに別の例では、3Dメモリデバイスは、メモリアレイ構造と、階段構造とを含む。階段構造は、第1の複数の階段と、第2の複数の階段と、少なくとも1つの中間階段とを含む。第1の複数の階段のそれぞれは、第1の方向に異なる深さで第1の数の分割部分を含む。第2の複数の階段は、第1の方向に垂直な第2の方向に、第1の複数の階段よりもメモリアレイ構造から遠くに離れている。第2の複数の階段のそれぞれは、第1の数の分割部分を含む。少なくとも1つの中間階段は、第2の方向に、第1の複数の階段と第2の複数の階段との間にある。少なくとも1つの中間階段のそれぞれは、第1の数よりも少ない第2の数の分割部分を第1の方向に含む。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と一緒になって、本開示の原理を説明し、当業者が本開示を作製し、使用できるようにする役割を果たす。
本開示のいくつかの実施形態による、階段構造を有する典型的な3Dメモリデバイスの概略図である。 本開示のいくつかの実施形態による、3Dメモリデバイスの典型的な階段構造の上面正面斜視図である。 本開示のいくつかの実施形態による、3Dメモリデバイスの別の典型的な階段構造の上面正面斜視図である。 本開示のいくつかの実施形態による、それぞれが3つの分割部分を有する2つの階段分割パターン(SDP)マスクを有する典型的な階段分割スキーム(SDS)を示す図である。 本開示のいくつかの実施形態による、それぞれが3つの分割部分を有する2つのSDPマスクを有する別の典型的なSDSを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な3分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な3分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な3分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な3分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な3分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な3分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、それぞれが4つの分割部分を有する2つのSDPマスクを有する典型的なSDSを示す図である。 本開示のいくつかの実施形態による、それぞれが4つの分割部分を有する2つのSDPマスクを有する別の典型的なSDSを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な4分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な4分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な4分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な4分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、3Dメモリデバイスの典型的な4分割階段構造を形成するための製造プロセスを示す図である。 いくつかの実施形態による、3Dメモリデバイスの典型的な階段構造を形成するための方法のフローチャートである。
本開示の実施形態を添付の図面を参照して説明する。
特有の構成および配置について論じているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
本明細書における「1つの実施形態」、「一実施形態」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、説明する実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が、必ずしもその特定の特徴、構造、または特性を含んでいなくてもよいことを示すことが、留意される。さらに、そのような言い回しは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような機能、構造、または特性を実行することは、当業者の知識の範囲内である。
通常、用語は、少なくとも部分的には文脈内での使用から理解され得る。例えば、本明細書で使用する「1つまたは複数」という用語は、少なくとも部分的には文脈に応じて、任意の特徴、構造、または特性を単数の意味で説明するために使用されてよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「1つ(a)」、「1つ(an)」、または「その(the)」などの用語は、少なくとも部分的には文脈に応じて、単数の用法を伝えるか、または複数の用法を伝えると理解され得る。さらに、「に基づく」という用語は、排他的な要素のセットを伝えることを必ずしも意図しないと理解されてよく、その代わりに、ここでも少なくとも部分的には文脈に応じて、必ずしも明示的に説明していない追加の要素の存在を可能にすることができる。
本開示における「上」、「上方」、および「覆って」の意味は、「の上」が何かの「直接上にある」ことを意味するだけでなく、間に中間特徴または層を有して何かの上にあるという意味も含み、「上方」または「覆って」は、何かの「上方」または何かを「覆って」の意味だけでなく、間に中間特徴または層を有さずに(すなわち何かの上に直接に)何かの上方にあるまたは何かを覆うことを意味するように広範に解釈されるべきであることが容易に理解されるはずである。
さらに、「下」、「下方」、「下側」、「上方」、「上側」などのような空間的に相対的な用語は、説明を容易にするために、1つの要素または特徴と別の要素(複数可)または特徴(複数可)との関係を図に示すように説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられ(90度または他の方向に回転され)てもよく、本明細書で使用する空間的に相対的な記述子も同様に、それに応じて解釈されてもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層が付加される材料を指す。基板自体をパターン化することができる。基板の上部に追加された材料をパターン化することもでき、またはパターン化せずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作製され得る。
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にある若しくは上にある構造の全体を覆って延びることができ、または、下にある若しくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さ未満である厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある水平面の任意の対間に位置することができる。層は、水平方向、垂直方向、および/またはテーパー面に沿って延びることができる。基板は、層であることができ、その中に1つまたは複数の層を含むことができ、および/またはその上、上方、および/またはその下方に1つまたは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、(相互接続線および/またはビアコンタクトが内部に形成される)1つまたは複数の導体およびコンタクト層と、1つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「公称/名目上」という用語は、製品またはプロセスの設計段階中に設定される構成要素またはプロセス動作の特性またはパラメータの所望の値または目標値を、その所望の値より上および/または下の値の範囲を伴って指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の10~30%(例えば、±10%、±20%、または±30%)内で変動する所与の量の値を示すことができる。
本明細書で使用する場合、「3Dメモリデバイス」という用語は、メモリセルトランジスタの垂直に向けられたストリング(本明細書では、NANDメモリストリングなどの「メモリストリング」と呼ばれる)が、メモリストリングが基板に対して垂直方向に延びるように、横方向に向けられた基板上に存在する、半導体デバイスを指す。本明細書で使用する場合、「垂直/垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
一部の3Dメモリデバイスでは、データを記憶するためのメモリセルは、積み重ねられた記憶構造(メモリスタックなど)を介して垂直に積み重ねられる。3Dメモリデバイスは通常、ワードラインのファンアウトなどの目的で、積み重ねられた記憶構造の1つまたは複数の側面に形成された階段構造を含む。より高い記憶容量に対する要求が高まり続けるにつれて、積み重ねられた記憶構造の垂直レベルの数も増大する。多分割階段構造が、一部の3D NANDメモリデバイスにおいて使用されてきおり、このデバイスでは、階段構造の各階段(レベル)は同じ階段を使用して複数のワードラインをファンアウトするための複数の分割部分を有することができ、それによって相互接続レイアウトの複雑化を低減し、階段構造の利用を向上させることができる。
多分割階段構造の製造中、特にエッチングプロセス中に、側壁の問題、例えば、最上部の階段と下部階段との間の幅の不一致が起こる場合がある。この問題は、階段分割パターン(SDP)マスクの設計によってある程度補正され得る。しかし、ウェーハ均一性におけるエッチング速度に関連する問題により、隣接する底部階段間にバイアスが存在し、それによってこれが特定のしきい値範囲を超えると歩留まりが低下する可能性がある。階段構造を製造するために単一のSDPマスクを使用するとバイアスが蓄積される可能性があるため、積み重ねられた記憶構造のレベルが増大し続ける場合、例えば64レベルを超える場合、バイアスの問題は、より深刻になる可能性がある。
本開示による様々な実施形態は、複数のSDPマスクを使用して3Dメモリデバイスの多分割階段構造を形成するための方法を提供する。階段構造を形成する際に従来の単一のSDPマスクを複数のSDPマスクに置き換えることにより、全体のバイアスを複数のSDPマスクに分散することができ、それにより、それぞれ個々のSDPマスク、およびそれによって形成される階段構造へのバイアスの影響を低減することができ、例えば、歩留まりの低下を引き起こす可能性のあるしきい値範囲を超えないようにすることができ、それによって3Dメモリデバイスの歩留まりが向上できる。
図1は、本開示のいくつかの実施形態による、階段構造102を有する典型的な3Dメモリデバイス100の概略図を示す。3Dメモリデバイス100は、中央にメモリアレイ構造104を含み、外側に複数の階段構造102を含むことができる。いくつかの実施形態では、3Dメモリデバイス100は、メモリセルがメモリアレイ構造104内にNANDメモリストリング(図示せず)のアレイの形態で設けられるNANDフラッシュメモリデバイスである。メモリアレイ構造104は、それだけに限定されないが、ゲートラインスリット(GLS)、スルーアレイコンタクト(TAC)、アレイ共通ソース(ACS)などを含むその他の適切な構成要素を含むことができる。
ウェーハ面における2つの直交する方向を示すために、x軸およびy軸が図1に含まれていることに留意されたい。いくつかの実施形態では、x方向は、3Dメモリデバイス100のワードライン方向であり、y方向は、3Dメモリデバイス100のビットライン方向である。図1は、x方向の外側に2つの階段構造102を示しているが、y方向の外側にも追加の階段構造を形成できることが理解される。階段構造102は、ランディング相互接続(例えば、コンタクトを介したワードライン)に使用される機能的階段構造、および/または製造中のエッチングまたは化学機械研磨(CMP)プロセスにおける負荷のバランスをとるために使用されるダミーチャネル穴またはダミー階段構造のいずれかであり得る。
図1に示すように、各階段構造102は、y方向に互いに分離された複数のSDP領域106を含む。以下に詳細に説明するように、階段構造102は、階段構造102の各階段内にy方向に異なる深さで複数の分割部分を含む多分割階段構造であることができる。複数の分割部分は、複数のSDP領域106内に配設され得る。いくつかの実施形態では、分割部分は、SDP領域106内にのみ形成され、各SDP領域106は、分割部分のセットを含む。単一のSDPマスクを使用する従来の3Dメモリデバイスの階段構造と比較して、3Dメモリデバイス100の階段構造102では、以下に詳細に説明するように複数のSDPマスクを使用することにより、2つの隣接するSDP領域106間の距離のバイアスを低減することができる。いくつかの実施形態では、2つの隣接するSDP領域106間の距離は、x方向にほぼ同じである。各SDP領域106は、x方向に、例えば、メモリアレイ構造104から離れて延びることができ、それにより、多数の階段がx方向に形成され得る。いくつかの実施形態では、x方向の階段の数は、64、96、128、160、192、224、256などのように、64以上である。
図2Aは、本開示のいくつかの実施形態による、3Dメモリデバイスの典型的な階段構造200の上面正面斜視図を示す。階段構造200は、基板(図示せず)上にスタック構造201を含むことができ、この基板は、シリコン(例えば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレータ(SOI)、またはその他の適切な材料を含むことができる。スタック構造201は、交互に配置された第1の材料層、および第1の材料層とは異なる第2の材料層を含むことができる。第1の材料層および第2の材料層は、垂直方向に交互になることができる。いくつかの実施形態では、スタック構造201は、z方向に垂直に積み重ねられた複数の材料層対を含むことができ、そのそれぞれは、第1の材料層および第2の材料層を含む。スタック構造201内の材料層対の数(例えば、32、64、96、または128)は、3Dメモリデバイス内のメモリセルの数を決定することができる。
いくつかの実施形態では、スタック構造201は、NANDメモリストリングがその中に貫通して形成される積み重ねられた記憶構造である。第1の材料層のそれぞれは、導体層を含み、第2の材料層のそれぞれは、誘電体層を含む。いくつかの実施形態では、各導体層は、メモリアレイ構造内のゲートライン、およびワードラインのファンアウトのために階段構造200で終わるワードラインとして機能することができる。導体層は、それだけに限定されないが、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、多結晶シリコン(ポリシリコン)、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。誘電体層は、それだけに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電体材料を含むことができる。いくつかの実施形態では、導体層は、タングステンなどの金属を含み、誘電体層は、酸化ケイ素を含む。
階段構造200内の構成要素の空間的関係をさらに説明するために、x軸、y軸、およびz軸が図2Aに含まれていることに留意されたい。3Dメモリデバイスの基板は、x-y平面内に横方向に延びる2つの側面、すなわち階段構造200を形成することができるウェーハの前側にある上面、およびウェーハの前側の反対側の裏側にある底面を含む。z軸は、x軸とy軸の両方に垂直である。本明細書で使用する場合、3Dメモリデバイスの1つの構成要素(例えば、層またはデバイス)が別の構成要素(例えば、層またはデバイス)の「上」、「上方」、または「下方」であるかどうかは、基板が3Dメモリデバイスのz方向における最低平面内に配置されたときに、3Dメモリデバイスの基板に対してz方向(x-y平面に垂直な垂直方向)に決定される。空間的関係を説明するための同じ概念が、本開示全体を通じて適用される。
階段構造200のスタック構造201は、周辺領域202と、周辺領域202よりもメモリアレイ構造(図示せず)から遠く離れた階段領域204とを含むことができる。いくつかの実施形態では、周辺領域202は、分割部分のないいくつかの階段を含む。すなわち、周辺領域202内の各階段では、z方向の深さは、名目上、y方向に沿って同じである。いくつかの実施形態では、周辺領域202内の階段の少なくともいくつかは、トップセレクトゲート(TSG)を形成するために使用される。階段領域204は、周辺領域202内の階段からx方向にある距離を離して分離され得る。いくつかの実施形態では、階段領域204は、以下に詳細に説明するように2つの異なるSDPマスクを使用して階段の2つのセット210および212をその後形成するようにx方向に配置された、2つの階段領域206および208を含む。階段領域204内の領域の数は、図2Aに示すように2つに限定されず、他の実施形態では2つより大きくなり得ることが理解される。
階段構造200の各階段(「レベル」として示される)は、1つまたは複数の材料層の対を含むことができる。いくつかの実施形態では、各階段の上部の材料層は、垂直方向に相互接続するための導体層である。いくつかの実施形態では、階段構造200のそれぞれ2つの隣接する階段は、z方向に名目上同じ距離およびx方向に名目上同じ距離だけオフセットされている。したがって、各オフセットは、z方向に、3Dメモリデバイスのコンタクトを介してワードラインと相互接続するための「ランディングエリア」を形成することができる。図2Aに示すように、第1の階段のセット210は、第1の階段領域206内に配設され、第2の階段のセット212は、第2の階段領域208内に配設され、中間階段214は、x方向における第1の階段のセット210と第2の階段のセット212との間に配設される。第1および第2の階段のセット210および212ならびに中間階段214を形成することにより、階段構造200は、第1の階段のセット210から第2の階段のセット212にかけて(x方向に)、3Dメモリデバイスのメモリアレイ構造から離れて下向きに(z方向に)傾斜する。いくつかの実施形態では、第1の階段のセット210および第2のセット212の総数は、64、96、128、160、192、224、256などのように、64以上である。
図2Aに示すように、階段構造200は、3分割階段構造であり得る。この中で、第1の階段のセット210および第2のセット212の各階段は、y方向に異なる深さで3つの分割部分を含む。いくつかの実施形態では、第1の階段のセット210内の各階段は、y方向に異なる深さで3つの分割部分216A、216B、および216Cを含み、第2の階段のセット212内の各階段もまた、y方向に異なる深さで3つの分割部分218A、218B、および218Cを含む。すなわち、第1および第2の階段のセット210および212は、階段ごとにその数の分割部分を含む。中間階段214は、2つの分割部分220Aおよび220Bを含むことができる。すなわち、いくつかの実施形態によれば、中間階段214は、階段ごとに、第1の階段のセット210および第2のセット212よりも少ない分割部分を有する。以下で詳細に説明するように、少ない分割部分を有する中間階段214の形成は、第1および第2の階段のセット210および212をそれぞれ形成する2つのSDPマスクが、x方向にどのように位置合わせされるか(例えば、第1および第2の階段領域206および208が、x方向に分離しているか、当接しているか、または重なり合っているかどうか)に依存し得る。いくつかの実施形態では、第2の階段領域208がx方向に第1の階段領域206に当接し、2つのSDPマスクのエッジが接触するとき、第1の階段のセット210と第2の階段のセット212との間の中間階段214は、第1および第2の階段のセット210および212より少ない数の分割部分を有する。
図2Aに示すように、階段構造200は、y方向に互いに分離された2つのSDP領域222Aおよび222Bを含むことができる。いくつかの実施形態によれば、各SDP領域222Aまたは222Bは、階段の複数の分割部分、例えば、第1の階段のセット210の216A~216C、第2の階段のセット212の218A~218C、ならびに中間階段214の220Aおよび220Bを含む。いくつかの実施形態では、SDP領域222Aおよび222Bは、x、y、および/またはz方向に名目上同じ寸法を有する。いくつかの実施形態では、2つのSDPマスクを使用して2つの階段領域206および208内に2つの別個のステップで階段構造200の多分割階段を製造することにより、2つのSDP領域222Aおよび222B間のy方向の距離のバイアスは、上記で説明したようないくつかの既知の3Dメモリデバイスと比較して減少し得る。いくつかの実施形態では、2つのSDP領域222Aおよび222B間の距離は、x方向においてほぼ同じである。例えば、第1の階段のセット210の頂部階段における2つのSDP領域222Aと222Bとの間の距離は、第1の階段のセット210内の底部階段における距離とほぼ同じであり得る。同様に、第2の階段のセット212内の頂部階段における2つのSDP領域222Aと222Bとの間の距離は、第2の階段のセット212内の底部階段における距離とほぼ同じであり得る。第1の階段のセット210内の頂部階段における2つのSDP領域222Aと222Bとの間の距離は、第2の階段のセット212の底部階段における距離とほぼ同じであり得る。
複数のSDPマスクがx方向にどのように位置合わせされているか(例えば、隣接する階段領域が、x方向に分離されているか、当接しているか、または重複しているか)に応じて、1つまたは複数の中間階段は、階段領域204内の他の階段のものと同じ数の分割を有することが、理解される。図2Bは、本開示のいくつかの実施形態による、3Dメモリデバイスの別の典型的な階段構造230の上面正面斜視図を示す。図2Aで上記に説明した階段構造200と同様に、階段構造230は、多分割階段構造の例を表しており、この多分割階段構造は、2つの異なるSDPマスクを使用して2つの階段のセット210および212をその後形成するようにx方向に配置された2つの階段領域206および208を有する。第2の階段領域208が第1の階段領域206に当接する、図2Aの上記で説明する階段構造200とは異なり、第2の階段領域208は、図2Bのx方向に第1の階段領域206と重複する。結果として、第1の階段のセット210と第2の階段のセット212との間の中間階段224は、3つの分割部分220A、220B、および220Cを含み、これは、第1の階段のセット210および第2の階段のセット212と同じ分割数である。いくつかの実施形態では、x方向の中間階段224の寸法は、第1および第2の階段のセット210および212の各階段の寸法よりも大きい。階段構造200および230の両方における同様の構造(例えば、材料、製造プロセス、機能など)の詳細は、以下で繰り返されない場合があることが理解される。
図3Aは、本開示のいくつかの実施形態による、それぞれが3つの分割部分を有する2つのSDPマスクを有する典型的な階段分割スキーム(SDS)を示す。図3Bは、本開示のいくつかの実施形態による、それぞれが3つの分割部分を有する2つのSDPマスクを有する別の典型的なSDSを示す図である。図4A~図4Fは、本開示の様々な実施形態による、3Dメモリデバイスの典型的な3分割階段構造を形成するための製造プロセスを示す図である。図7は、いくつかの実施形態による、3Dメモリデバイスの典型的な階段構造を形成するための方法700のフローチャートである。図4A~図4Fに示す階段構造の例は、図2A~図2Bに示す階段構造200および230を含む。図3A~図3B、図4A~図4F、および図7を一緒に説明する。方法700に示す工程は網羅的ではなく、他の工程も同様に図示する工程のいずれかの前、後、または間で実行できることが理解される。さらに、工程のいくつかは、同時に、または図7に示すものとは異なる順序で実行され得る。
図7を参照すれば、方法700は、工程702で開始し、ここでは、交互に配置された第1の材料層および第2の材料層を含むスタック構造が形成される。いくつかの実施形態では、スタック構造は誘電体スタックであり、第1の材料層のそれぞれは、(「犠牲層」としても知られる)第1の誘電体層を含み、第2の材料層のそれぞれは、第1の誘電体層とは異なる第2の誘電体層を含む。交互に配置された第1の誘電体層および第2の誘電体層は、基板上に交互に堆積することができる。
図4Aを参照すると、(「犠牲層」としても知られる)第1の誘電体層および第2の誘電体層の複数の対(本明細書ではまとめて「誘電体層対」と呼ばれる)を含むスタック構造402が、シリコン基板(図示せず)上に形成される。すなわち、スタック構造402は、いくつかの実施形態によれば、交互に配置された犠牲層および誘電体層を含む。誘電体層および犠牲層は、シリコン基板上に交互に堆積されて、スタック構造402を形成することができる。いくつかの実施形態では、各誘電体層は、酸化ケイ素の層を含み、各犠牲層は、窒化ケイ素の層を含む。スタック構造402は、それだけに限定されないが、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、またはそれらの任意の組み合わせを含む1つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態では、スタック構造は、メモリスタックであり、第1の材料層のそれぞれは、導体層を含み、第2の材料層のそれぞれは、誘電体層を含む。交互に配置された導体層および誘電体層は、誘電体スタック内の犠牲層を導体層で置き換えるゲート置換プロセスによって形成され得る。すなわち、階段構造は、誘電体スタックまたはメモリスタック上でのゲート置換プロセスの前または後のいずれかで形成され得る。
図4Aを参照すれば、スタック構造402は、導体層および誘電体層の複数の対(本明細書ではまとめて「導体/誘電体層対」と呼ばれる)を含むことができる。すなわち、スタック構造402は、いくつかの実施形態によれば、交互に配置された導体層および誘電体層を含む。いくつかの実施形態では、各誘電体層は、酸化ケイ素の層を含み、各導体層は、タングステンなどの金属の層、またはポリシリコンなどの半導体の層を含む。いくつかの実施形態では、メモリスタック構造402を形成するために、スタック構造402を貫通するスリット開口部(図示せず)を形成することができ、スリット開口部を通してエッチング液を施与することによって誘電体スタック内の犠牲層をエッチングして複数の横方向くぼみを形成することができ、それだけに限定されないが、CVD、PVD、ALD、またはその任意の組み合わせを含む1つまたは複数の薄膜堆積プロセスを使用して、横方向くぼみ内に導体層を堆積させることができる。
3Dメモリデバイスの階段構造を形成するために、最初に、異なる深さのいくつかの数の分割部分をそれぞれが含む階段構造の第1の複数の階段を、第1のフォトレジストマスクに基づいて形成することができる。方法700は、図7に示すように、工程704に進み、ここでは、第1のフォトレジストマスクが、スタック構造の第1の領域内にパターン化される。第1のフォトレジストマスクは、第1の方向に互いに分離された複数の第1のパターンを含む。
図3Aに示すように、第1のSDPマスク302は、第1のフォトレジストマスクを形成するためのフォトレジストマスクまたはリソグラフィマスクであることができる。第1のSDPマスク302は、いくつかの実施形態によれば、y方向に互いに分離された2つのパターン304Aおよび304Bを含む。各パターン304Aまたは304Bは、名目上矩形形状を有することができる。第1のSDPマスク302はまた、x方向にパターン304Aおよび304Bから分離された周辺パターン306を含むことができる。図3Aの実線は、スタック構造の下を覆うフォトレジスト層の境界を示している。
図4Aに示すように、第1のSDPマスク302と同じパターンを有する第1のフォトレジストマスクが、スタック構造402の第1の階段領域404内にパターン化される。第1の階段領域404は、スタック構造402の上面の一部、例えば、約半分だけであることができる。第1の階段領域404が、スタック構造402の上面の任意の部分を占めることができることが理解される。各パターン304Aまたは304Bは、SDP領域410Aおよび410Bのそれぞれの1つに対応することができる。パターン304Aまたは304Bの実線は、SDP領域410Aおよび410Bのそれぞれの1つにおける分割部分406Bの外側境界に対応する。いくつかの実施形態では、第1のフォトレジストマスクは、スピンコーティングを使用してスタック構造402の上面にフォトレジスト層をコーティングし、コーティングされたフォトレジスト層を、フォトリソグラフィおよび現像を使用して第1のSDPマスク302に基づいてパターン化することによって形成される。パターン化された第1のフォトレジストマスクは、スタック構造402の露出部分をエッチングするためのエッチングマスクとして使用され得る。
方法700は、図7に示すように、工程706に進み、ここでは、第1の複数の分割部分が、第1のフォトレジストマスクを第1の方向にトリミングし、かつ第1のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第1の領域内に第1の方向に異なる深さで形成される。第1の複数の分割部分を形成するために、第1のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ得る。第1のフォトレジストマスクはトリミングされて、第1のフォトレジストマスクによって覆われていないスタック構造の部分を拡大することができる。トリミングされた第1のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ得る。トリミングおよびエッチングのサイクルは、第1の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第1のフォトレジストマスクは、第1の方向と第1の方向に垂直な第2の方向の両方にトリミングされる。
図3Aに示すように、パターン304Aおよび304Bならびに周辺パターン306(実線で表す)を有する第1のSDPマスク302は、第1のエッチングマスクとして使用され得る。図4Aに示すように、(分割部分406Aに対応する)第1のエッチングマスクによって覆われていないスタック構造402の一部は、ウェットエッチングおよび/またはドライエッチングプロセスを使用して階段の深さだけエッチングされる。任意の適切なエッチング液(例えば、ウェットエッチングおよび/またはドライエッチングのもの)を使用して、露出部分内のスタック構造402の特定の厚さ(例えば、階段の深さ)を除去することができる。周辺パターン306によって覆われていないスタック構造402の周辺領域412も同様に、階段の深さだけエッチングされ得る。エッチングされる厚さ(例えば、階段の深さ)は、エッチング速度および/またはエッチング時間によって制御され得る。いくつかの実施形態では、階段の深さは、名目上、材料層の対(例えば、誘電体層の対または導体/誘電体層の対)の厚さと同じである。いくつかの実施形態では、階段の深さは、材料層対の厚さの倍数であることが理解される。
図3Aに示すように、第1のSDPマスク302は、トリミングされ得る(例えば、漸進的かつ内側にエッチングされる)。パターン304Aおよび304Bおよび周辺パターン306の破線は、スタック構造の下を覆うトリミングされたフォトレジスト層の境界を示している。パターン304Aおよび304Bのそれぞれは、その矩形形状に基づいて、x方向とy方向の両方にトリミングされ得る。周辺パターン306は、スタック構造402の全寸法をy方向に延びるため、x方向にのみトリミングされ得る。トリミングされたパターン304Aおよび304Bならびにトリミングされた周辺パターン306(破線で表される)を有する第1のSDPマスク302は、第2のエッチングマスクとして使用され得る。
図4Aに示すように、第1のフォトレジストマスク内のトリミングされるフォトレジスト層の量は、トリミング速度および/またはトリミング時間によって制御することができ、結果として生じる階段の寸法に直接関連する(例えば、決定要因である)ことができる。第1のフォトレジストマスクのトリムは、任意の適切なエッチングプロセス、例えば、等方性ドライエッチングまたはウェットエッチングを使用して実行され得る。第1のフォトレジストマスクのトリムは、第1のフォトレジストマスクによって覆われていないスタック構造402の部分を拡大させることができる。スタック構造402の拡大された覆われていない部分は、トリミングされた第1のフォトレジストマスクを第2のエッチングマスクとして使用して再度エッチングされて、各SDP領域410Aまたは410B内に異なる深さで3つの分割部分406A、406B、および406Cを形成することができる。任意の適切なエッチング液(例えば、ウェットエッチングおよび/またはドライエッチングのもの)を使用して、拡大された露出部分内のスタック構造402の特定の厚さ(例えば、階段の深さ)を除去することができる。トリミングされた周辺パターン306によって覆われていないスタック構造402の周辺領域412も同様に、階段の深さだけエッチングされ得る。エッチングされる厚さ(例えば、階段の深さ)は、エッチング速度および/またはエッチング時間によって制御され得る。いくつかの実施形態では、エッチングされる厚さは、名目上、前のエッチングステップでのエッチングされた厚さと同じである。結果として、隣接する分割部分406A~406C間の深さオフセットは、名目上同じである。いくつかの実施形態では、エッチングされる厚さは、異なるエッチングステップで異なり、それにより、深さオフセットもまた、隣接する分割部分406A~406C間で異なることが理解される。フォトレジストマスクのトリムプロセスとそれに続くスタック構造のエッチングプロセスは、本明細書ではトリムエッチングサイクルと呼ばれる。トリムエッチングサイクルの数は、第1の階段領域404内に形成される分割部分の数を決定することができる。いくつかの実施形態では、各SDP領域410Aまたは410B内の3つの分割部分406A~406Cは、エッチングプロセスに続く1回のトリムエッチングサイクルによって形成される。
方法700は、図7に示すように、工程708に進み、ここでは、第1の複数の分割部分の複数の第1の階段が、スタック構造の第1の領域内に、第1の方向に垂直な第2の方向に形成される。図3Aに示すように、複数のトリムエッチングサイクル308が、周辺パターン306から離れるx方向に実行されて、第1の分割部分の第1の階段のセットを形成することができる。
図4Aに示すように、分割部分406A~406Cの第1の階段のセット408は、周辺領域412およびメモリアレイ構造(図示せず)から離れるx方向に形成される。第1の階段のセット408の各階段は、2つのSDP領域410Aおよび410B内に3つの分割部分406A~406Cを含む。第1の階段のセット408は、上記で詳細に説明したように、複数のトリムエッチングサイクルによって形成され得る。第1の階段のセット408の数は、トリムエッチングサイクルの数によって決定され得る。第1の階段のセット408の各階段の寸法は、(例えば、x方向の寸法を決定する)各サイクルにおいて(第1のフォトレジストマスクとは異なる)トリミングされるフォトレジスト層の量によって、また、(例えば、z方向の深さを決定する)各サイクルにおけるエッチングされる厚さによって決定され得る。いくつかの実施形態では、各サイクルにおいてトリミングされるフォトレジスト層の量は、名目上同じであるため、第1の階段のセット408の各階段のx方向の寸法は、名目上同じである。いくつかの実施形態では、各サイクルにおいてエッチングされる厚さは名目上同じであるため、第1の階段のセット408の各階段の深さは、名目上同じである。
3Dメモリデバイスの階段構造を形成するために、第1の複数の階段を形成した後、それぞれが分割部分を含む階段構造の第2の複数の階段が、第2のフォトレジストマスクに基づいて形成され得る。階段構造は、第1の複数の階段から第2の複数の階段にかけて、3Dメモリデバイスのメモリアレイ構造から離れて下向きに傾斜することができる。方法700は、図7に示すように、工程710に進み、ここでは、第2のフォトレジストマスクが、複数の第1の階段を形成した後、スタック構造の第2の領域内にパターン化される。いくつかの実施形態では、スタック構造の第1の領域は、スタック構造の第2の領域よりも3Dメモリデバイスのメモリアレイ構造に近い。1つの例では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域から分離されている。別の例では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域に当接している。さらに別の例では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域と重複する。いくつかの実施形態では、第2のフォトレジストマスクは、第1の方向に互いに分離された複数の第2のパターンを含む。
図3Aに示すように、第2のSDPマスク310は、第2のフォトレジストマスクを形成するためのフォトレジストマスクまたはリソグラフィマスクであることができる。第2のSDPマスク310は、いくつかの実施形態によれば、y方向に互いに分離された2つのパターン312Aおよび312Bを含む。各パターン312Aまたは312Bは、一方の側が他方の側に接続された名目上矩形の形状を有することができる。図3Aの実線は、スタック構造の下を覆うフォトレジスト層の境界を示している。第2のSDPマスク310を使用して第2のフォトレジストマスクをパターン化するとき、第2のSDPマスク310のパターン312Aおよび312Bは、それぞれ第1のSDPマスク302のパターン304Aおよび304Bとy方向に位置合わせされ得る。
図4Bに示すように、第2のSDPマスク310と同じパターンを有する第2のフォトレジストマスクが、スタック構造402の第2の階段領域414内にパターン化される。いくつかの実施形態によれば、第1の階段領域404は、第2の階段領域414よりも周辺領域412およびメモリアレイ構造(図示せず)に近い。第2の階段領域414は、スタック構造402の上面の一部、例えば、約半分だけであることができる。第2の階段領域414が、スタック構造402の上面の任意の部分を占めることができることが理解される。図4Bに示すように、いくつかの実施形態によれば、第2の階段領域414は、x方向に第1の階段領域404に当接する。各パターン312Aまたは312Bは、SDP領域410Aおよび410Bのそれぞれの1つに対応することができる。パターン312Aまたは312Bの実線は、SDP領域410Aおよび410Bのそれぞれの1つにおける分割部分416Bの外側境界に対応する。いくつかの実施形態では、第2のフォトレジストマスクは、スピンコーティングを使用してスタック構造402の上面にフォトレジスト層をコーティングし、コーティングされたフォトレジスト層を、フォトリソグラフィおよび現像を使用して第2のSDPマスク310に基づいてパターン化することによって形成される。パターン化された第2のフォトレジストマスクは、スタック構造402の露出部分をエッチングするためのエッチングマスクとして使用され得る。
方法700は、図7に示すように、工程712に進み、ここでは、第2の複数の分割部分が、第2のフォトレジストマスクを第1の方向にトリミングし、かつ第2のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第2の領域内に第1の方向に異なる深さで形成される。第2の複数の分割部分を形成するために、第2のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ得る。第2のフォトレジストマスクはトリミングされて、第2のフォトレジストマスクによって覆われていないスタック構造の部分を拡大することができる。トリミングされた第2のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ得る。トリミングおよびエッチングのサイクルは、第2の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第2のフォトレジストマスクは、第1の方向と、第1の方向に垂直な第2の方向の両方にトリミングされる。いくつかの実施形態では、第2の複数の分割部分の数は、第1の複数の分割部分の数と同じである。
図3Aに示すように、パターン312Aおよび312B(実線で表す)を有する第2のSDPマスク310は、第1のエッチングマスクとして使用され得る。図4Bに示すように、(分割部分416Aに対応する)第1のエッチングマスクによって覆われていないスタック構造402の一部は、ウェットエッチングおよび/またはドライエッチングプロセスを使用して階段の深さだけエッチングされる。いくつかの実施形態では、エッチングされる厚さ(例えば、階段の深さ)は、名目上、材料層の対(例えば、誘電体層の対または導体/誘電体層の対)の厚さと同じである。いくつかの実施形態では、階段の深さは、材料層対の厚さの倍数であることが理解される。
図3Aに示すように、第2のSDPマスク310は、トリミングされ得る(例えば、漸進的かつ内側にエッチングされる)。パターン312Aおよび312Bの破線は、スタック構造の下を覆うトリミングされたフォトレジスト層の境界を示している。パターン312Aおよび312Bのそれぞれは、その矩形形状に基づいて、x方向とy方向の両方にトリミングされ得る。図3Aに示すように、いくつかの実施形態によれば、周辺パターン306およびメモリアレイ構造(図示せず)に向かうx方向のトリミングされたパターン312Aおよび312Bの境界314は、第1のSDPマスク302に当接する。すなわち、第2のSDPマスク310は、x方向に第1のSDPマスク302に接触するように位置合わせされ得る。(破線で表す)トリミングされたパターン312Aおよび312Bを有する第2のSDPマスク310は、第2のエッチングマスクとして使用され得る。
図4Bに示すように、第2のフォトレジストマスク内のトリミングされるフォトレジスト層の量は、トリミング速度および/またはトリミング時間によって制御することができ、結果として生じる階段の寸法に直接関連する(例えば、決定要因である)ことができる。第2のフォトレジストマスクのトリムは、任意の適切なエッチングプロセス、例えば、等方性ドライエッチングまたはウェットエッチングを使用して実行され得る。第2のフォトレジストマスクのトリムは、第2のフォトレジストマスクによって覆われていないスタック構造402の部分を拡大させることができる。スタック構造402の拡大された覆われていない部分は、トリミングされた第2のフォトレジストマスクを第2のエッチングマスクとして使用して再度エッチングされて、各SDP領域410Aまたは410B内に異なる深さで3つの分割部分416A、416B、および416Cを形成することができる。図3Aおよび4Bに示すように、いくつかの実施形態によれば、第2の階段領域414は、第1の階段領域404に当接し、第2のSDPマスク310の境界314は、トリミング後に第1のSDPマスク302に当接する。その結果、中間階段422が、第1の階段のセット408(3つの分割部分406A~406C)内の分割よりも少ない分割(2つの分割部分418Aおよび418B)を備えて形成される。
いくつかの実施形態では、エッチングされる厚さは、名目上、前のエッチングステップでのエッチングされた厚さと同じである。結果として、隣接する分割部分416A~416C間の深さオフセットは、名目上同じである。いくつかの実施形態では、エッチングされる厚さは、異なるエッチングステップで異なり、それにより、深さオフセットもまた、隣接する分割部分416A~416C間で異なることが理解される。トリムエッチングサイクルの数は、第2の階段領域414内に形成される分割部分の数を決定することができる。いくつかの実施形態では、各SDP領域410Aまたは410B内の3つの分割部分416A~416Cは、エッチングプロセスに続く1回のトリムエッチングサイクルによって形成される。第2の階段領域414内の分割部分416A~416Cの数は、第1の階段領域404内の分割部分406A~406Cの数と同じであることができる。
方法700は、図7に示すように、工程714に進み、ここでは、第2の複数の分割部分の第2の複数の階段が、スタック構造の第2の領域内に第2の方向に形成される。図3Aに示すように、複数のトリムエッチングサイクル316は、周辺パターン306から離れるx方向に実行されて、第2の分割部分の第2の階段のセットを形成することができる。
図4Cに示すように、分割部分416A~416Cの第2の階段のセット420が、周辺領域412およびメモリアレイ構造(図示せず)から離れるx方向に形成される。第2の階段のセット420の各階段は、2つのSDP領域410Aおよび410B内に3つの分割部分416A~416Cを含む。第2の階段のセット420は、上記で詳細に説明したように、複数のトリムエッチングサイクルによって形成され得る。第2の階段のセット420の数は、トリムエッチングサイクルの数によって決定され得る。第2の階段のセット420の各階段の寸法は、(例えば、x方向の寸法を決定する)各サイクルにおいて(第2のフォトレジストマスクとは異なる)トリミングされるフォトレジスト層の量によって、また、(例えば、z方向の深さを決定する)各サイクルにおいてエッチングされる厚さによって決定され得る。いくつかの実施形態では、各サイクルにおいてトリミングされるフォトレジスト層の量は名目上同じであるため、x方向の第2の階段のセット420の各階段の寸法は、名目上同じである。いくつかの実施形態では、各サイクルにおいてエッチングされる厚さは名目上同じであるため、第2の階段のセット420の各階段の深さは名目上同じである。
図4Cに示すように、階段構造がそれによって形成され、この階段構造は、第1の階段のセット408から第2の階段のセット420にかけて、周辺領域412および3Dメモリデバイスのメモリアレイ構造(図示せず)から離れて下向きに傾斜する。第1の階段のセット408および第2の階段のセット420の各階段は、同じ数(3つ)の分割部分を含む。続いて、上記で詳細に説明したように2つのSDPマスク302および310を使用して階段の2つのセット408および420を形成することにより、2つのSDP領域410Aおよび410B間のy方向の距離のバイアスを、いくつかの既知の3Dメモリデバイスと比較して低減することができる。
図4Cに示すように、第2の階段領域414は第1の階段領域404に当接するので、階段構造は、第1および第2の階段のセット408および420(3つ)より少ない分割部分(2つ)を有する中間階段422を、第1の階段のセット408と第2の階段のセット420との間に含む。x方向における第1および第2の階段領域404および414の相対位置、ならびに第1のSDPマスク302に対する第2のSDPマスク310の位置合わせを変更することにより、中間階段のプロファイルを変更することもできる。例えば、図3Bに示すように、いくつかの実施形態によれば、周辺パターン306に向かうx方向の第2のSDPマスク310のトリミングされていないパターン312Aおよび312Bの(実線で表す)境界は、第1のSDPマスク302に当接し、周辺パターン306に向かうx方向のトリミングされたパターン312Aおよび312Bの(破線で表す)境界318は、第1のSDPマスク302と重複する。すなわち、第2のSDPマスク310は、トリミング後、x方向に第1のSDPマスク302と重複するように位置合わせされ得る。
図4Dに示すように、図3Bに示す第2のSDPマスク310は、第2の階段領域414内に第2のフォトレジストマスクをパターン化するために使用され得る。エッチングプロセスに続く1回のトリムエッチングサイクルの後、3つの分割部分416A、416B、および416Cが、第2の階段領域414内に形成され得る。第2の階段領域414が第1の階段領域404に当接する図4Bの例とは異なり、図4Dでは、第1および第2のSDPマスク302および310が図3Bに示すようにx方向に位置合わせされる方法により、第2の階段領域414は、第1の階段領域404と重複する。結果として、中間階段422が2つの分割部分418Aおよび418Bを含む図4Bの例とは異なり、図4Dでは、中間階段424は、エッチングプロセスに続く1回のトリムエッチングサイクル後に3つの分割部分418A、418B、および418Cを含む。図4Eに示すように、図4Cの例と同様に、分割部分416A~416Cの第2の階段のセット420が、複数のトリムエッチングサイクルによって形成され得る。分割部分の数(3つ)は、いくつかの実施形態によれば、第1の階段のセット408および第2のセット420ならびに中間階段424のそれぞれについて同じである。
いくつかの実施形態では、第1および第2のSDPマスク302および310をさらに重複させる(例えば、第2のSDPマスク310を第1のSDPマスク302に向かってさらに移動させる)ことによって、中間階段のプロファイルをさらに変更することができる。例えば、図4Fに示すように、図4Dの例と比較して、第2の階段領域414を第1の階段領域404とより大きく重複させることができ、それにより、2つの中間階段426が形成され得る。各中間階段426は、図4Eの中間階段424の寸法よりもx方向に小さい寸法を有することができる。いくつかの実施形態では、第2の階段領域414は、第1の階段領域404から分離され、第2のSDPマスク310は、トリミングの前後に第1のSDPマスク302から分離されることがさらに理解される。中間階段のプロファイルは、それに応じて変更することができる。
図2A~図2B、図3A~図3B、および図4A~図4Fは、各SDP領域内に異なる深さで3つの分割部分を含む3分割階段構造の例を示しているが、多分割階段構造およびその製造方法は3分割に限定されないことが理解される。例えば、図5A~図5Bは、それぞれが4つの分割部分を有する2つのSDPマスクを有する典型的なSDSを示し、図6A~図6Eは、本開示の様々な実施形態による、3Dメモリデバイスの典型的な4分割階段構造を形成するための製造プロセスを示す。
図5Aに示すように、図3Aの例と同様に、第1のSDPマスク502は、y方向に互いに分離された2つのパターン504Aおよび504Bと、周辺パターン506とを含み、第2のSDPマスク510は、y方向に互いに分離された2つのパターン512Aおよび512Bを含む。図3Aに示すように1回のトリムエッチングサイクルを実行する代わりに、第1および第2のSDPマスク502および510に基づいて2回のトリムエッチングサイクルを実行して、トリミングされたパターン504A、504B、512A、および512B、ならびにトリミングされた周辺パターン506(破線で表す)を形成することができる。図5Aに示すように、いくつかの実施形態によれば、2回のトリムエッチングサイクルの後、周辺パターン506に向かうx方向の第2のSDPマスク510のトリミングされたパターン512Aおよび512Bの境界514は、第1のSDPマスク502のパターン504Aおよび504Bに当接する。
図4A~図4Cと同様の図6A~図6Cに示すように、第1および第2のSDPマスク502および510は、第1のフォトレジストマスクおよび第2のフォトレジストマスクを、スタック構造602の第1の階段領域604および第2の階段領域614それぞれ内にパターン化するために使用される。いくつかの実施形態によれば、第1の階段領域604は、第2の階段領域614に当接する。第1の階段領域604において、4つの分割部分606A、606B、606C、および606Dが、第1のフォトレジストマスクをy方向にトリミングし、かつ第1のフォトレジストマスクによって覆われていないスタック構造602の部分をエッチングする2回のサイクルによって、第1および第2のSDP領域610Aおよび610Bのそれぞれ内に異なる高さで形成され得る。いくつかの実施形態によれば、周辺領域612内の4つの階段もまた、2回のトリムエッチングサイクルによって形成される。次に、4つの分割部分606A~606Dの第1の階段のセット608が、複数のトリムエッチングサイクルによって、第1の階段領域604内にx方向に形成され得る。4つの分割部分606A~606Dを有する第1の階段のセット608の形成後、第2の階段領域614において、4つの分割部分616A、616B、616C、および616Dが、第2のフォトレジストマスクをy方向にトリミングし、かつ第2のフォトレジストマスクによって覆われていないスタック構造602の別の部分をエッチングする2回のサイクルによって、第1および第2のSDP領域610Aおよび610Bのそれぞれ内に異なる高さで形成され得る。次に、4つの分割部分616A~616Dの第2の階段のセット620が、複数のトリムエッチングサイクルによって、第2の階段領域614内にx方向に形成され得る。第2の階段領域614が第1の階段領域604に当接するので、x方向において第1の階段のセット608と第2の階段のセット620との間にある中間階段622が、第1の階段のセット608および第2のセット620のそれぞれにおける分割部分の数(4つ)より少ない数(3つ)の分割部分618A、618C、および618Cを備えて形成され得る。
図5Bに示すように、いくつかの実施形態では、例えば、第2のSDPマスク510を第1のSDPマスク502に向かってさらに移動させることによって、第1および第2のSDPマスク502および510は重複され得る。図5Bに示すように、いくつかの実施形態によれば、周辺パターン506に向かうx方向の第2のSDPマスク510のトリミングされていないパターン512Aおよび512Bの境界は、第1のSDPマスク502に当接し、(2回のトリムエッチングサイクルの後の)第2のSDPマスク510のトリミングされたパターン512Aおよび512Bの境界518は、第1のSDPマスク502と重複する。その結果、中間階段のプロファイルをさらに変更することができる。例えば、図6Dに示すように、第2の階段領域614を第1の階段領域604と重複させることができ、それによって2つの中間階段624を形成することができ、そのそれぞれは、エッチングプロセスに続く2回のトリムエッチングサイクル後に、4つの分割部分618A、618B、618C、および618Dを含む。図6Eに示すように、第1および第2の階段のセット608および620ならびに中間階段624を有する階段構造を形成することができ、そのそれぞれは、第1および第2のSDP領域610Aおよび610Bのそれぞれ内に4つの分割部分を含む。
本開示の1つの態様によれば、3Dメモリデバイスの階段構造を形成するための方法が開示される。交互に配置された第1の材料層および第2の材料層を含むスタック構造が、形成される。第1のフォトレジストマスクが、スタック構造の第1の領域内にパターン化される。第1の複数の分割部分が、第1のフォトレジストマスクを第1の方向にトリミングし、かつ第1のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第1の領域内に第1の方向に異なる深さで形成される。第1の複数の分割部分の複数の第1の階段が、スタック構造の第1の領域内に、第1の方向に垂直な第2の方向に形成される。第2のフォトレジストマスクが、複数の第1の階段を形成した後、スタック構造の第2の領域内にパターン化される。第2の複数の分割部分が、第2のフォトレジストマスクを第1の方向にトリミングし、かつ第2のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第2の領域内に第1の方向に異なる深さで形成される。第2の複数の分割部分の複数の第2の階段が、スタック構造の第2の領域内に第2の方向に形成される。
いくつかの実施形態では、第1のフォトレジストマスクは、第1の方向に互いに分離された複数の第1のパターンを含む。
いくつかの実施形態では、第1の複数の分割部分を形成するために、第1のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ、第1のフォトレジストマスクはトリミングされて、第1のフォトレジストによって覆われていないスタック構造の部分を拡大する。トリミングされた第1のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ、トリミングおよびエッチングのサイクルは、第1の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第1のフォトレジストマスクは、第1の方向と第2の方向の両方にトリミングされる。
いくつかの実施形態では、スタック構造の第1の領域は、スタック構造の第2の領域よりも3Dメモリデバイスのメモリアレイ構造に近い。
いくつかの実施形態では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域から分離されている。いくつかの実施形態では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域に当接している。いくつかの実施形態では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域と重複する。
いくつかの実施形態では、第2のフォトレジストマスクは、第1の方向に互いに分離された複数の第2のパターンを含む。
いくつかの実施形態では、第2の複数の分割部分を形成するために、第2のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ、第2のフォトレジストマスクはトリミングされて、第2のフォトレジストによって覆われていないスタック構造の部分を拡大する。トリミングされた第2のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ、トリミングおよびエッチングのサイクルは、第2の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第2のフォトレジストマスクは、第1の方向と第2の方向の両方にトリミングされる。いくつかの実施形態では、第2の複数の分割部分の数は、第1の複数の分割部分の数と同じである。
いくつかの実施形態では、第1の材料層のそれぞれは、導体層を含み、第2の材料層のそれぞれは、誘電体層を含む。いくつかの実施形態では、第1の材料層のそれぞれは、第1の誘電体層を含み、第2の材料層のそれぞれは、第1の誘電体層とは異なる第2の誘電体層を含む。
本開示の別の態様によれば、3Dメモリデバイスの階段構造を形成するための方法が、開示される。階段構造の第1の複数の階段が、第1のフォトレジストマスクに基づいて形成される。第1の複数の階段のそれぞれは、異なる深さでいくつかの数の分割部分を含む。第1の複数の階段を形成した後、階段構造の第2の複数の階段が、第2のフォトレジストマスクに基づいて形成される。第2の複数の階段のそれぞれは、上記数の分割部分を含む。階段構造は、第1の複数の階段から第2の複数の階段にかけて、3Dメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する。
いくつかの実施形態では、第1の複数の階段を形成するために、第1のフォトレジストマスクは、交互に配置された第1の材料層および第2の材料層を含むスタック構造の第1の領域内にパターン化され、分割部分は、第1のフォトレジストマスクを第1の方向にトリミングし、かつ第1のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第1の領域内に第1の方向に異なる深さで形成され、複数の第1の階段は、スタック構造の第1の領域内に、第1の方向に垂直な第2の方向に形成される。
いくつかの実施形態では、第2の複数の階段を形成するために、第2のフォトレジストマスクは、スタック構造の第2の領域内にパターン化され、分割部分は、第2のフォトレジストマスクを第1の方向にトリミングし、かつ第2のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第2の領域内に第1の方向に異なる深さで形成され、複数の第2の階段は、スタック構造の第2の領域内に第2の方向に形成される。
いくつかの実施形態では、分割部分を形成するために、第1または第2のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ、第1または第2のフォトレジストマスクはトリミングされて、第1または第2のフォトレジストによって覆われていないスタック構造の部分を拡大する。トリミングされた第1または第2のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ、トリミングおよびエッチングのサイクルは、分割部分の数に基づいて繰り返される。いくつかの実施形態では、第1または第2のフォトレジストマスクは、第1方向と第2の方向の両方にトリミングされる。
いくつかの実施形態では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域から分離されている。いくつかの実施形態では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域に当接している。いくつかの実施形態では、スタック構造の第2の領域は、第2の方向にスタック構造の第1の領域と重複する。
いくつかの実施形態では、第1の材料層のそれぞれは、導体層を含み、第2の材料層のそれぞれは、誘電体層を含む。いくつかの実施形態では、第1の材料層のそれぞれは、第1の誘電体層を含み、第2の材料層のそれぞれは、第1の誘電体層とは異なる第2の誘電体層を含む。
本開示のさらに別の態様によれば、3Dメモリデバイスは、メモリアレイ構造および階段構造を含む。階段構造は、第1の複数の階段と、第2の複数の階段と、少なくとも1つの中間階段とを含む。第1の複数の階段のそれぞれは、第1の方向に異なる深さで第1の数の分割部分を含む。第2の複数の階段は、第1の方向に垂直な第2の方向に、第1の複数の階段よりもメモリアレイ構造から遠くに離れている。第2の複数の階段のそれぞれは、第1の数の分割部分を含む。少なくとも1つの中間階段は、第2の方向において、第1の複数の階段と第2の複数の階段との間にある。少なくとも1つの中間階段のそれぞれは、第1の数よりも少ない第2の数の分割部分を第1の方向において含む。
いくつかの実施形態では、第1の数は3であり、第2の数は2である。いくつかの実施形態では、第1の数は4であり、第2の数は2または3である。
いくつかの実施形態では、第1および第2の複数の階段の分割部分は、第1の方向に互いに分離された複数の領域に配設されている。
いくつかの実施形態では、複数の領域のうちの隣接する2つの間の距離は、第2の方向にほぼ同じである。
いくつかの実施形態では、第1および第2の複数の階段の総数は、64以上である。
特有の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、当業者の知識を適用することにより、本開示の全般的な概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途に合わせて容易に変更および/または適応させることができる。したがって、そのような適応および変更は、本明細書に提示する教示およびガイダンスに基づいて、開示する実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の言い回しまたは用語は、説明を目的とするものであり、限定ではないため、本明細書の用語または言い回しが、教示およびガイダンスに照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、明記する特徴およびそれらの関係の実装を示す機能的構成ブロックを用いて上記で説明してきた。これらの機能的構成ブロックの境界は、説明の便宜上、本明細書では任意に定義されている。明記する特徴およびその関係が適切に実行される限り、代替的な境界を定義することができる。
概要および要約の項は、本発明者が企図する本開示の、すべてではないが1つまたは複数の典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲をいずれの形においても限定することを意図しない。
本開示の広がりおよび範囲は、上記で説明した典型的な実施形態のいずれによっても限定されるべきではなく、特許請求の範囲およびそれらの均等物に従ってのみ定義されなければならない。

Claims (30)

  1. 三次元(3D)メモリデバイスの階段構造を形成するための方法であって、
    交互に配置された第1の材料層および第2の材料層を含むスタック構造を形成することと、
    前記スタック構造の第1の領域内に第1のフォトレジストマスクをパターン化することと、
    前記第1のフォトレジストマスクを第1の方向にトリミングし、かつ前記第1のフォトレジストマスクによって覆われていない前記スタック構造の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第1の領域内に前記第1の方向に異なる深さで第1の複数の分割部分を形成することと、
    前記スタック構造の前記第1の領域内に、前記第1の方向に垂直な第2の方向に前記第1の複数の分割部分の複数の第1の階段を形成することと、
    前記複数の第1の階段を形成した後、前記スタック構造の第2の領域内に第2のフォトレジストマスクをパターン化することと、
    前記第2のフォトレジストマスクを前記第1の方向にトリミングし、かつ前記第2のフォトレジストマスクによって覆われていない前記スタック構造の別の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第2の領域内に前記第1の方向に異なる深さで第2の複数の分割部分を形成することと、
    前記スタック構造の前記第2の領域内に前記第2の方向に前記第2の複数の分割部分の複数の第2の階段を形成することとを含む、方法。
  2. 前記第1のフォトレジストマスクが、前記第1の方向に互いに分離された複数の第1のパターンを含む、請求項1に記載の方法。
  3. 前記第1の複数の分割部分を形成することが
    前記第1のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を階段の深さだけエッチングすることと、
    前記第1のフォトレジストマスクをトリミングして、前記第1のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を拡大することと、
    前記トリミングされた第1のフォトレジストマスクによって覆われていない前記スタック構造の前記拡大された部分を前記階段の深さだけエッチングすることと、
    前記第1の複数の分割部分の数に基づいて、トリミングおよびエッチングの前記サイクルを繰り返すこととを含む、請求項1または2に記載の方法。
  4. 前記第1のフォトレジストマスクが、前記第1の方向と前記第2の方向の両方にトリミングされる、請求項3に記載の方法。
  5. 前記スタック構造の前記第1の領域が、前記スタック構造の前記第2の領域よりも前記3Dメモリデバイスのメモリアレイ構造に近い、請求項1から4のいずれか一項に記載の方法。
  6. 前記スタック構造の前記第2の領域が、前記第2の方向に前記スタック構造の前記第1の領域から分離されている、請求項1から5のいずれか一項に記載の方法。
  7. 前記スタック構造の前記第2の領域が、前記第2の方向に前記スタック構造の前記第1の領域に当接する、請求項1から5のいずれか一項に記載の方法。
  8. 前記スタック構造の前記第2の領域が、前記第2の方向に前記スタック構造の前記第1の領域と重複する、請求項1から5のいずれか一項に記載の方法。
  9. 前記第2のフォトレジストマスクが、前記第1の方向に互いに分離された複数の第2のパターンを含む、請求項1から8のいずれか一項に記載の方法。
  10. 前記第2の複数の分割部分を形成することが、
    前記第2のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を前記階段の深さだけエッチングすることと、
    前記第2のフォトレジストマスクをトリミングして、前記第2のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を拡大することと、
    前記トリミングされた第2のフォトレジストマスクによって覆われていない前記スタック構造の前記拡大された部分を前記階段の深さだけエッチングすることと、
    前記第2の複数の分割部分の数に基づいて、トリミングおよびエッチングの前記サイクルを繰り返すこととを含む、請求項3または4に記載の方法。
  11. 前記第2のフォトレジストマスクが、前記第1の方向と第2の方向の両方にトリミングされる、請求項10に記載の方法。
  12. 前記第2の複数の分割部分の数が、前記第1の複数の分割部分の数と同じである、請求項10に記載の方法。
  13. 前記第1の材料層のそれぞれが導体層を含み、前記第2の材料層のそれぞれが誘電体層を含む、請求項1から12のいずれか一項に記載の方法。
  14. 前記第1の材料層のそれぞれが第1の誘電体層を含み、前記第2の材料層のそれぞれが前記第1の誘電体層とは異なる第2の誘電体層を含む、請求項1から12のいずれか一項に記載の方法。
  15. 三次元(3D)メモリデバイスの階段構造を形成するための方法であって、
    第1のフォトレジストマスクに基づいて前記階段構造において異なる深さでいくつかの数の分割部分を含む第1の複数の階段を形成することと、
    前記第1の複数の階段を形成した後、第2のフォトレジストマスクに基づいて前記階段構造において前記いくつかの数の分割部分を含む第2の複数の階段を形成することとを含み、
    前記階段構造は、前記第1の複数の階段から前記第2の複数の階段にかけて、前記3Dメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する、方法。
  16. 前記第1の複数の階段を形成することが、
    交互に配置された第1の材料層および第2の材料層を含むスタック構造の第1の領域内に前記第1のフォトレジストマスクをパターン化することと、
    前記第1のフォトレジストマスクを第1の方向にトリミングし、かつ前記第1のフォトレジストマスクによって覆われていない前記スタック構造の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第1の領域内に前記第1の方向に異なる深さで前記分割部分を形成することと、
    前記スタック構造の前記第1の領域内に、前記第1の方向に垂直な第2の方向に前記複数の第1の階段を形成することとを含む、請求項15に記載の方法。
  17. 前記第2の複数の階段を形成することが、
    前記第2のフォトレジストマスクを前記スタック構造の第2の領域内にパターン化することと、
    前記第2のフォトレジストマスクを前記第1の方向にトリミングし、かつ前記第2のフォトレジストマスクによって覆われていない前記スタック構造の別の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第2の領域内に前記第1の方向に異なる深さで前記分割部分を形成することと、
    前記スタック構造の前記第2の領域内に前記第2の方向に前記複数の第2の階段を形成することとを含む、請求項16に記載の方法。
  18. 前記分割部分を形成することが、
    前記第1または第2のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を階段の深さだけエッチングすることと、
    前記第1または第2のフォトレジストマスクをトリミングして、前記第1または第2のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を拡大することと、
    前記トリミングされた第1または第2のフォトレジストマスクによって覆われていない前記スタック構造の前記拡大された部分を前記階段の深さだけエッチングすることと、
    前記分割部分の数に基づいて、トリミングおよびエッチングの前記サイクルを繰り返すこととを含む、請求項16または17に記載の方法。
  19. 前記第1または第2のフォトレジストマスクが、前記第1の方向と第2の方向の両方にトリミングされる、請求項18に記載の方法。
  20. 前記スタック構造の前記第2の領域が、前記第2の方向に前記スタック構造の前記第1の領域から分離されている、請求項16から19のいずれか一項に記載の方法。
  21. 前記スタック構造の前記第2の領域が、前記第2の方向に前記スタック構造の前記第1の領域に当接する、請求項16から19のいずれか一項に記載の方法。
  22. 前記スタック構造の前記第2の領域が、前記第2の方向に前記スタック構造の前記第1の領域と重複する、請求項16から19のいずれか一項に記載の方法。
  23. 前記第1の材料層のそれぞれが導体層を含み、前記第2の材料層のそれぞれが誘電体層を含む、請求項16から22のいずれか一項に記載の方法。
  24. 前記第1の材料層のそれぞれが第1の誘電体層を含み、前記第2の材料層のそれぞれが前記第1の誘電体層とは異なる第2の誘電体層を含む、請求項16から22のいずれか一項に記載の方法。
  25. 三次元(3D)メモリデバイスであって、
    メモリアレイ構造と、
    第1の方向に異なる深さで第1の数の分割部分を含む、第1の複数の階段と、
    前記第1の方向に垂直な第2の方向に、前記第1の複数の階段よりも前記メモリアレイ構造から遠く離れており、前記第1の数の前記分割部分を含む、第2の複数の階段と、
    前記第2の方向に、前記第1の複数の階段と前記第2の複数の階段との間にあり、前記第1の数よりも少ない第2の数の分割部分を前記第1の方向に含む、少なくとも1つの中間階段とを含む、階段構造とを備える、三次元(3D)メモリデバイス。
  26. 前記第1の数が3であり、前記第2の数が2である、請求項25に記載の3Dメモリデバイス。
  27. 前記第1の数が4であり、前記第2の数が2または3である、請求項25に記載の3Dメモリデバイス。
  28. 前記第1および第2の複数の階段の前記分割部分が、前記第1の方向に互いに分離された複数の領域内に配設されている、請求項25から27のいずれか一項に記載の3Dメモリデバイス。
  29. 前記複数の領域のうちの隣接する2つの間の距離が、前記第2の方向においてほぼ同じである、請求項28に記載の3Dメモリデバイス。
  30. 前記第1および第2の複数の階段の総数が、64以上である、請求項25から29のいずれか一項に記載の3Dメモリデバイス。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020077587A1 (en) * 2018-10-18 2020-04-23 Yangtze Memory Technologies Co., Ltd. Methods for forming multi-division staircase structure of three-dimensional memory device
CN109941962B (zh) * 2019-03-28 2021-06-01 南京大学 一种电学连接高密度坡面台阶纳米线的方法
US20220149073A1 (en) * 2019-04-04 2022-05-12 Samsung Electronics Co., Ltd. Three-dimensional flash memory and method for manufacturing same
KR20240006088A (ko) * 2019-08-23 2024-01-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 메모리 디바이스
JP2022540024A (ja) * 2020-03-23 2022-09-14 長江存儲科技有限責任公司 三次元メモリデバイス
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
KR20210152471A (ko) * 2020-06-05 2021-12-15 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조와 그 형성 방법
US11800704B2 (en) 2020-09-02 2023-10-24 Macronix International Co., Ltd. Memory device and manufacturing method for the same
TWI772875B (zh) * 2020-09-02 2022-08-01 旺宏電子股份有限公司 記憶體裝置及其製造方法
US11961801B2 (en) 2021-07-12 2024-04-16 Micron Technology, Inc. Integrated circuitry, memory circuitry comprising strings of memory cells, and method of forming integrated circuitry

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US20140057429A1 (en) * 2012-08-27 2014-02-27 Samsung Electronics Co., Ltd. Method of Forming a Step Pattern Structure
US20150228623A1 (en) * 2014-02-13 2015-08-13 Jung-Ik Oh Staircase-shaped connection structures of three-dimensional semiconductor devices and methods of forming the same
US20170033117A1 (en) * 2015-07-31 2017-02-02 SK Hynix Inc. Semiconductor device and method of manufacturing the same
JP2017112363A (ja) * 2015-12-17 2017-06-22 三星電子株式会社Samsung Electronics Co.,Ltd. 垂直型メモリ素子
US20170200676A1 (en) * 2016-01-08 2017-07-13 Da Woon JEONG Three-dimensional (3d) semiconductor memory devices and methods of manufacturing the same
JP2018049966A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体記憶装置及びその製造方法
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7662721B2 (en) * 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN103928395B (zh) * 2013-01-16 2017-05-03 旺宏电子股份有限公司 三维叠层半导体装置及其制造方法
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
CN104392962B (zh) 2014-04-28 2017-06-13 中国科学院微电子研究所 三维半导体器件制造方法
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
EP3262680B1 (en) * 2015-06-15 2019-08-21 SanDisk Technologies LLC Passive devices for integration with three-dimensional memory devices
KR102492979B1 (ko) * 2015-12-11 2023-01-31 삼성전자주식회사 수직형 메모리 장치
KR102649372B1 (ko) 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102635843B1 (ko) * 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106409769A (zh) * 2016-07-04 2017-02-15 武汉新芯集成电路制造有限公司 一种形成梯形结构的存储堆栈的方法
KR102508918B1 (ko) * 2016-12-22 2023-03-10 삼성전자주식회사 수직형 반도체 소자
KR102342552B1 (ko) * 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
CN108711572B (zh) * 2018-06-29 2023-12-08 长江存储科技有限责任公司 三维存储器及其制造方法
KR102624633B1 (ko) * 2018-08-09 2024-01-12 삼성전자주식회사 수직형 메모리 장치
WO2020077587A1 (en) * 2018-10-18 2020-04-23 Yangtze Memory Technologies Co., Ltd. Methods for forming multi-division staircase structure of three-dimensional memory device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US20140057429A1 (en) * 2012-08-27 2014-02-27 Samsung Electronics Co., Ltd. Method of Forming a Step Pattern Structure
US20150228623A1 (en) * 2014-02-13 2015-08-13 Jung-Ik Oh Staircase-shaped connection structures of three-dimensional semiconductor devices and methods of forming the same
US20170033117A1 (en) * 2015-07-31 2017-02-02 SK Hynix Inc. Semiconductor device and method of manufacturing the same
JP2017112363A (ja) * 2015-12-17 2017-06-22 三星電子株式会社Samsung Electronics Co.,Ltd. 垂直型メモリ素子
US20170200676A1 (en) * 2016-01-08 2017-07-13 Da Woon JEONG Three-dimensional (3d) semiconductor memory devices and methods of manufacturing the same
JP2018049966A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体記憶装置及びその製造方法
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法

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