JP2022508779A - 三次元メモリデバイスの多分割階段構造を形成するための方法、及び三次元メモリデバイス - Google Patents

三次元メモリデバイスの多分割階段構造を形成するための方法、及び三次元メモリデバイス Download PDF

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Abstract

三次元（３Ｄ）メモリデバイスの階段構造を形成するための方法の実施形態が、開示される。一例では、階段構造の第１の複数の階段が、第１のフォトレジストマスクに基づいて形成される。第１の複数の階段のそれぞれは、異なる深さでいくつかの数の分割部分を含む。第１の複数の階段を形成した後、階段構造の第２の複数の階段が、第２のフォトレジストマスクに基づいて形成される。第２の複数の階段のそれぞれは、上記数の分割部分を含む。階段構造は、第１の複数の階段から第２の複数の階段にかけて、３Ｄメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズに縮小されてきている。しかし、メモリセルの最小寸法（feature sizes）が下限に近づくにつれて、プレーナプロセスおよび製造技術は、困難でコストがかかってくるようになってきている。その結果、プレーナ型メモリセルのメモリ密度は、上限に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセル内の密度の制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスの多分割階段構造の製造方法の実施形態が、本明細書に開示されている。
１つの例では、３Ｄメモリデバイスの階段構造を形成するための方法が、開示される。交互に配置された第１の材料層および第２の材料層を含むスタック構造が、形成される。第１のフォトレジストマスクが、スタック構造の第１の領域内にパターン化される。第１の複数の分割部分が、第１のフォトレジストマスクを第１の方向にトリミングし、かつ第１のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第１の領域内に第１の方向に異なる深さで形成される。第１の複数の分割部分の複数の第１の階段が、スタック構造の第１の領域内に、第１の方向に垂直な第２の方向に形成される。第２のフォトレジストマスクが、複数の第１の階段を形成した後、スタック構造の第２の領域内にパターン化される。第２の複数の分割部分が、第２のフォトレジストマスクを第１の方向にトリミングし、かつ第２のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第２の領域内に第１の方向に異なる深さで形成される。第２の複数の分割部分の複数の第２の階段が、スタック構造の第２の領域内に第２の方向に形成される。
別の例では、３Ｄメモリデバイスの階段構造を形成するための方法が、開示されている。階段構造の第１の複数の階段が、第１のフォトレジストマスクに基づいて形成される。第１の複数の階段のそれぞれは、異なる深さでいくつかの数の分割部分を含む。第１の複数の階段を形成した後、階段構造の第２の複数の階段が、第２のフォトレジストマスクに基づいて形成される。第２の複数の階段のそれぞれは、上記数の分割部分を含む。階段構造は、第１の複数の階段から第２の複数の階段にかけて、３Ｄメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する。
さらに別の例では、３Ｄメモリデバイスは、メモリアレイ構造と、階段構造とを含む。階段構造は、第１の複数の階段と、第２の複数の階段と、少なくとも１つの中間階段とを含む。第１の複数の階段のそれぞれは、第１の方向に異なる深さで第１の数の分割部分を含む。第２の複数の階段は、第１の方向に垂直な第２の方向に、第１の複数の階段よりもメモリアレイ構造から遠くに離れている。第２の複数の階段のそれぞれは、第１の数の分割部分を含む。少なくとも１つの中間階段は、第２の方向に、第１の複数の階段と第２の複数の階段との間にある。少なくとも１つの中間階段のそれぞれは、第１の数よりも少ない第２の数の分割部分を第１の方向に含む。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と一緒になって、本開示の原理を説明し、当業者が本開示を作製し、使用できるようにする役割を果たす。
本開示のいくつかの実施形態による、階段構造を有する典型的な３Ｄメモリデバイスの概略図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの典型的な階段構造の上面正面斜視図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの別の典型的な階段構造の上面正面斜視図である。 本開示のいくつかの実施形態による、それぞれが３つの分割部分を有する２つの階段分割パターン（ＳＤＰ）マスクを有する典型的な階段分割スキーム（ＳＤＳ）を示す図である。 本開示のいくつかの実施形態による、それぞれが３つの分割部分を有する２つのＳＤＰマスクを有する別の典型的なＳＤＳを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な３分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な３分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な３分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な３分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な３分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な３分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、それぞれが４つの分割部分を有する２つのＳＤＰマスクを有する典型的なＳＤＳを示す図である。 本開示のいくつかの実施形態による、それぞれが４つの分割部分を有する２つのＳＤＰマスクを有する別の典型的なＳＤＳを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な４分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な４分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な４分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な４分割階段構造を形成するための製造プロセスを示す図である。 本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な４分割階段構造を形成するための製造プロセスを示す図である。 いくつかの実施形態による、３Ｄメモリデバイスの典型的な階段構造を形成するための方法のフローチャートである。
本開示の実施形態を添付の図面を参照して説明する。
特有の構成および配置について論じているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
本明細書における「１つの実施形態」、「一実施形態」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、説明する実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が、必ずしもその特定の特徴、構造、または特性を含んでいなくてもよいことを示すことが、留意される。さらに、そのような言い回しは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような機能、構造、または特性を実行することは、当業者の知識の範囲内である。
通常、用語は、少なくとも部分的には文脈内での使用から理解され得る。例えば、本明細書で使用する「１つまたは複数」という用語は、少なくとも部分的には文脈に応じて、任意の特徴、構造、または特性を単数の意味で説明するために使用されてよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つ（ａ）」、「１つ（ａｎ）」、または「その（ｔｈｅ）」などの用語は、少なくとも部分的には文脈に応じて、単数の用法を伝えるか、または複数の用法を伝えると理解され得る。さらに、「に基づく」という用語は、排他的な要素のセットを伝えることを必ずしも意図しないと理解されてよく、その代わりに、ここでも少なくとも部分的には文脈に応じて、必ずしも明示的に説明していない追加の要素の存在を可能にすることができる。
本開示における「上」、「上方」、および「覆って」の意味は、「の上」が何かの「直接上にある」ことを意味するだけでなく、間に中間特徴または層を有して何かの上にあるという意味も含み、「上方」または「覆って」は、何かの「上方」または何かを「覆って」の意味だけでなく、間に中間特徴または層を有さずに（すなわち何かの上に直接に）何かの上方にあるまたは何かを覆うことを意味するように広範に解釈されるべきであることが容易に理解されるはずである。
さらに、「下」、「下方」、「下側」、「上方」、「上側」などのような空間的に相対的な用語は、説明を容易にするために、１つの要素または特徴と別の要素（複数可）または特徴（複数可）との関係を図に示すように説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられ（９０度または他の方向に回転され）てもよく、本明細書で使用する空間的に相対的な記述子も同様に、それに応じて解釈されてもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層が付加される材料を指す。基板自体をパターン化することができる。基板の上部に追加された材料をパターン化することもでき、またはパターン化せずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作製され得る。
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にある若しくは上にある構造の全体を覆って延びることができ、または、下にある若しくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さ未満である厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある水平面の任意の対間に位置することができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延びることができる。基板は、層であることができ、その中に１つまたは複数の層を含むことができ、および／またはその上、上方、および／またはその下方に１つまたは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、（相互接続線および／またはビアコンタクトが内部に形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「公称／名目上」という用語は、製品またはプロセスの設計段階中に設定される構成要素またはプロセス動作の特性またはパラメータの所望の値または目標値を、その所望の値より上および／または下の値の範囲を伴って指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、±１０％、±２０％、または±３０％）内で変動する所与の量の値を示すことができる。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリセルトランジスタの垂直に向けられたストリング（本明細書では、ＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）が、メモリストリングが基板に対して垂直方向に延びるように、横方向に向けられた基板上に存在する、半導体デバイスを指す。本明細書で使用する場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
一部の３Ｄメモリデバイスでは、データを記憶するためのメモリセルは、積み重ねられた記憶構造（メモリスタックなど）を介して垂直に積み重ねられる。３Ｄメモリデバイスは通常、ワードラインのファンアウトなどの目的で、積み重ねられた記憶構造の１つまたは複数の側面に形成された階段構造を含む。より高い記憶容量に対する要求が高まり続けるにつれて、積み重ねられた記憶構造の垂直レベルの数も増大する。多分割階段構造が、一部の３Ｄ ＮＡＮＤメモリデバイスにおいて使用されてきおり、このデバイスでは、階段構造の各階段（レベル）は同じ階段を使用して複数のワードラインをファンアウトするための複数の分割部分を有することができ、それによって相互接続レイアウトの複雑化を低減し、階段構造の利用を向上させることができる。
多分割階段構造の製造中、特にエッチングプロセス中に、側壁の問題、例えば、最上部の階段と下部階段との間の幅の不一致が起こる場合がある。この問題は、階段分割パターン（ＳＤＰ）マスクの設計によってある程度補正され得る。しかし、ウェーハ均一性におけるエッチング速度に関連する問題により、隣接する底部階段間にバイアスが存在し、それによってこれが特定のしきい値範囲を超えると歩留まりが低下する可能性がある。階段構造を製造するために単一のＳＤＰマスクを使用するとバイアスが蓄積される可能性があるため、積み重ねられた記憶構造のレベルが増大し続ける場合、例えば６４レベルを超える場合、バイアスの問題は、より深刻になる可能性がある。
本開示による様々な実施形態は、複数のＳＤＰマスクを使用して３Ｄメモリデバイスの多分割階段構造を形成するための方法を提供する。階段構造を形成する際に従来の単一のＳＤＰマスクを複数のＳＤＰマスクに置き換えることにより、全体のバイアスを複数のＳＤＰマスクに分散することができ、それにより、それぞれ個々のＳＤＰマスク、およびそれによって形成される階段構造へのバイアスの影響を低減することができ、例えば、歩留まりの低下を引き起こす可能性のあるしきい値範囲を超えないようにすることができ、それによって３Ｄメモリデバイスの歩留まりが向上できる。
図１は、本開示のいくつかの実施形態による、階段構造１０２を有する典型的な３Ｄメモリデバイス１００の概略図を示す。３Ｄメモリデバイス１００は、中央にメモリアレイ構造１０４を含み、外側に複数の階段構造１０２を含むことができる。いくつかの実施形態では、３Ｄメモリデバイス１００は、メモリセルがメモリアレイ構造１０４内にＮＡＮＤメモリストリング（図示せず）のアレイの形態で設けられるＮＡＮＤフラッシュメモリデバイスである。メモリアレイ構造１０４は、それだけに限定されないが、ゲートラインスリット（ＧＬＳ）、スルーアレイコンタクト（ＴＡＣ）、アレイ共通ソース（ＡＣＳ）などを含むその他の適切な構成要素を含むことができる。
ウェーハ面における２つの直交する方向を示すために、ｘ軸およびｙ軸が図１に含まれていることに留意されたい。いくつかの実施形態では、ｘ方向は、３Ｄメモリデバイス１００のワードライン方向であり、ｙ方向は、３Ｄメモリデバイス１００のビットライン方向である。図１は、ｘ方向の外側に２つの階段構造１０２を示しているが、ｙ方向の外側にも追加の階段構造を形成できることが理解される。階段構造１０２は、ランディング相互接続（例えば、コンタクトを介したワードライン）に使用される機能的階段構造、および／または製造中のエッチングまたは化学機械研磨（ＣＭＰ）プロセスにおける負荷のバランスをとるために使用されるダミーチャネル穴またはダミー階段構造のいずれかであり得る。
図１に示すように、各階段構造１０２は、ｙ方向に互いに分離された複数のＳＤＰ領域１０６を含む。以下に詳細に説明するように、階段構造１０２は、階段構造１０２の各階段内にｙ方向に異なる深さで複数の分割部分を含む多分割階段構造であることができる。複数の分割部分は、複数のＳＤＰ領域１０６内に配設され得る。いくつかの実施形態では、分割部分は、ＳＤＰ領域１０６内にのみ形成され、各ＳＤＰ領域１０６は、分割部分のセットを含む。単一のＳＤＰマスクを使用する従来の３Ｄメモリデバイスの階段構造と比較して、３Ｄメモリデバイス１００の階段構造１０２では、以下に詳細に説明するように複数のＳＤＰマスクを使用することにより、２つの隣接するＳＤＰ領域１０６間の距離のバイアスを低減することができる。いくつかの実施形態では、２つの隣接するＳＤＰ領域１０６間の距離は、ｘ方向にほぼ同じである。各ＳＤＰ領域１０６は、ｘ方向に、例えば、メモリアレイ構造１０４から離れて延びることができ、それにより、多数の階段がｘ方向に形成され得る。いくつかの実施形態では、ｘ方向の階段の数は、６４、９６、１２８、１６０、１９２、２２４、２５６などのように、６４以上である。
図２Ａは、本開示のいくつかの実施形態による、３Ｄメモリデバイスの典型的な階段構造２００の上面正面斜視図を示す。階段構造２００は、基板（図示せず）上にスタック構造２０１を含むことができ、この基板は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、またはその他の適切な材料を含むことができる。スタック構造２０１は、交互に配置された第１の材料層、および第１の材料層とは異なる第２の材料層を含むことができる。第１の材料層および第２の材料層は、垂直方向に交互になることができる。いくつかの実施形態では、スタック構造２０１は、ｚ方向に垂直に積み重ねられた複数の材料層対を含むことができ、そのそれぞれは、第１の材料層および第２の材料層を含む。スタック構造２０１内の材料層対の数（例えば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス内のメモリセルの数を決定することができる。
いくつかの実施形態では、スタック構造２０１は、ＮＡＮＤメモリストリングがその中に貫通して形成される積み重ねられた記憶構造である。第１の材料層のそれぞれは、導体層を含み、第２の材料層のそれぞれは、誘電体層を含む。いくつかの実施形態では、各導体層は、メモリアレイ構造内のゲートライン、およびワードラインのファンアウトのために階段構造２００で終わるワードラインとして機能することができる。導体層は、それだけに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。誘電体層は、それだけに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電体材料を含むことができる。いくつかの実施形態では、導体層は、タングステンなどの金属を含み、誘電体層は、酸化ケイ素を含む。
階段構造２００内の構成要素の空間的関係をさらに説明するために、ｘ軸、ｙ軸、およびｚ軸が図２Ａに含まれていることに留意されたい。３Ｄメモリデバイスの基板は、ｘ－ｙ平面内に横方向に延びる２つの側面、すなわち階段構造２００を形成することができるウェーハの前側にある上面、およびウェーハの前側の反対側の裏側にある底面を含む。ｚ軸は、ｘ軸とｙ軸の両方に垂直である。本明細書で使用する場合、３Ｄメモリデバイスの１つの構成要素（例えば、層またはデバイス）が別の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」であるかどうかは、基板が３Ｄメモリデバイスのｚ方向における最低平面内に配置されたときに、３Ｄメモリデバイスの基板に対してｚ方向（ｘ－ｙ平面に垂直な垂直方向）に決定される。空間的関係を説明するための同じ概念が、本開示全体を通じて適用される。
階段構造２００のスタック構造２０１は、周辺領域２０２と、周辺領域２０２よりもメモリアレイ構造（図示せず）から遠く離れた階段領域２０４とを含むことができる。いくつかの実施形態では、周辺領域２０２は、分割部分のないいくつかの階段を含む。すなわち、周辺領域２０２内の各階段では、ｚ方向の深さは、名目上、ｙ方向に沿って同じである。いくつかの実施形態では、周辺領域２０２内の階段の少なくともいくつかは、トップセレクトゲート（ＴＳＧ）を形成するために使用される。階段領域２０４は、周辺領域２０２内の階段からｘ方向にある距離を離して分離され得る。いくつかの実施形態では、階段領域２０４は、以下に詳細に説明するように２つの異なるＳＤＰマスクを使用して階段の２つのセット２１０および２１２をその後形成するようにｘ方向に配置された、２つの階段領域２０６および２０８を含む。階段領域２０４内の領域の数は、図２Ａに示すように２つに限定されず、他の実施形態では２つより大きくなり得ることが理解される。
階段構造２００の各階段（「レベル」として示される）は、１つまたは複数の材料層の対を含むことができる。いくつかの実施形態では、各階段の上部の材料層は、垂直方向に相互接続するための導体層である。いくつかの実施形態では、階段構造２００のそれぞれ２つの隣接する階段は、ｚ方向に名目上同じ距離およびｘ方向に名目上同じ距離だけオフセットされている。したがって、各オフセットは、ｚ方向に、３Ｄメモリデバイスのコンタクトを介してワードラインと相互接続するための「ランディングエリア」を形成することができる。図２Ａに示すように、第１の階段のセット２１０は、第１の階段領域２０６内に配設され、第２の階段のセット２１２は、第２の階段領域２０８内に配設され、中間階段２１４は、ｘ方向における第１の階段のセット２１０と第２の階段のセット２１２との間に配設される。第１および第２の階段のセット２１０および２１２ならびに中間階段２１４を形成することにより、階段構造２００は、第１の階段のセット２１０から第２の階段のセット２１２にかけて（ｘ方向に）、３Ｄメモリデバイスのメモリアレイ構造から離れて下向きに（ｚ方向に）傾斜する。いくつかの実施形態では、第１の階段のセット２１０および第２のセット２１２の総数は、６４、９６、１２８、１６０、１９２、２２４、２５６などのように、６４以上である。
図２Ａに示すように、階段構造２００は、３分割階段構造であり得る。この中で、第１の階段のセット２１０および第２のセット２１２の各階段は、ｙ方向に異なる深さで３つの分割部分を含む。いくつかの実施形態では、第１の階段のセット２１０内の各階段は、ｙ方向に異なる深さで３つの分割部分２１６Ａ、２１６Ｂ、および２１６Ｃを含み、第２の階段のセット２１２内の各階段もまた、ｙ方向に異なる深さで３つの分割部分２１８Ａ、２１８Ｂ、および２１８Ｃを含む。すなわち、第１および第２の階段のセット２１０および２１２は、階段ごとにその数の分割部分を含む。中間階段２１４は、２つの分割部分２２０Ａおよび２２０Ｂを含むことができる。すなわち、いくつかの実施形態によれば、中間階段２１４は、階段ごとに、第１の階段のセット２１０および第２のセット２１２よりも少ない分割部分を有する。以下で詳細に説明するように、少ない分割部分を有する中間階段２１４の形成は、第１および第２の階段のセット２１０および２１２をそれぞれ形成する２つのＳＤＰマスクが、ｘ方向にどのように位置合わせされるか（例えば、第１および第２の階段領域２０６および２０８が、ｘ方向に分離しているか、当接しているか、または重なり合っているかどうか）に依存し得る。いくつかの実施形態では、第２の階段領域２０８がｘ方向に第１の階段領域２０６に当接し、２つのＳＤＰマスクのエッジが接触するとき、第１の階段のセット２１０と第２の階段のセット２１２との間の中間階段２１４は、第１および第２の階段のセット２１０および２１２より少ない数の分割部分を有する。
図２Ａに示すように、階段構造２００は、ｙ方向に互いに分離された２つのＳＤＰ領域２２２Ａおよび２２２Ｂを含むことができる。いくつかの実施形態によれば、各ＳＤＰ領域２２２Ａまたは２２２Ｂは、階段の複数の分割部分、例えば、第１の階段のセット２１０の２１６Ａ～２１６Ｃ、第２の階段のセット２１２の２１８Ａ～２１８Ｃ、ならびに中間階段２１４の２２０Ａおよび２２０Ｂを含む。いくつかの実施形態では、ＳＤＰ領域２２２Ａおよび２２２Ｂは、ｘ、ｙ、および／またはｚ方向に名目上同じ寸法を有する。いくつかの実施形態では、２つのＳＤＰマスクを使用して２つの階段領域２０６および２０８内に２つの別個のステップで階段構造２００の多分割階段を製造することにより、２つのＳＤＰ領域２２２Ａおよび２２２Ｂ間のｙ方向の距離のバイアスは、上記で説明したようないくつかの既知の３Ｄメモリデバイスと比較して減少し得る。いくつかの実施形態では、２つのＳＤＰ領域２２２Ａおよび２２２Ｂ間の距離は、ｘ方向においてほぼ同じである。例えば、第１の階段のセット２１０の頂部階段における２つのＳＤＰ領域２２２Ａと２２２Ｂとの間の距離は、第１の階段のセット２１０内の底部階段における距離とほぼ同じであり得る。同様に、第２の階段のセット２１２内の頂部階段における２つのＳＤＰ領域２２２Ａと２２２Ｂとの間の距離は、第２の階段のセット２１２内の底部階段における距離とほぼ同じであり得る。第１の階段のセット２１０内の頂部階段における２つのＳＤＰ領域２２２Ａと２２２Ｂとの間の距離は、第２の階段のセット２１２の底部階段における距離とほぼ同じであり得る。
複数のＳＤＰマスクがｘ方向にどのように位置合わせされているか（例えば、隣接する階段領域が、ｘ方向に分離されているか、当接しているか、または重複しているか）に応じて、１つまたは複数の中間階段は、階段領域２０４内の他の階段のものと同じ数の分割を有することが、理解される。図２Ｂは、本開示のいくつかの実施形態による、３Ｄメモリデバイスの別の典型的な階段構造２３０の上面正面斜視図を示す。図２Ａで上記に説明した階段構造２００と同様に、階段構造２３０は、多分割階段構造の例を表しており、この多分割階段構造は、２つの異なるＳＤＰマスクを使用して２つの階段のセット２１０および２１２をその後形成するようにｘ方向に配置された２つの階段領域２０６および２０８を有する。第２の階段領域２０８が第１の階段領域２０６に当接する、図２Ａの上記で説明する階段構造２００とは異なり、第２の階段領域２０８は、図２Ｂのｘ方向に第１の階段領域２０６と重複する。結果として、第１の階段のセット２１０と第２の階段のセット２１２との間の中間階段２２４は、３つの分割部分２２０Ａ、２２０Ｂ、および２２０Ｃを含み、これは、第１の階段のセット２１０および第２の階段のセット２１２と同じ分割数である。いくつかの実施形態では、ｘ方向の中間階段２２４の寸法は、第１および第２の階段のセット２１０および２１２の各階段の寸法よりも大きい。階段構造２００および２３０の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下で繰り返されない場合があることが理解される。
図３Ａは、本開示のいくつかの実施形態による、それぞれが３つの分割部分を有する２つのＳＤＰマスクを有する典型的な階段分割スキーム（ＳＤＳ）を示す。図３Ｂは、本開示のいくつかの実施形態による、それぞれが３つの分割部分を有する２つのＳＤＰマスクを有する別の典型的なＳＤＳを示す図である。図４Ａ～図４Ｆは、本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な３分割階段構造を形成するための製造プロセスを示す図である。図７は、いくつかの実施形態による、３Ｄメモリデバイスの典型的な階段構造を形成するための方法７００のフローチャートである。図４Ａ～図４Ｆに示す階段構造の例は、図２Ａ～図２Ｂに示す階段構造２００および２３０を含む。図３Ａ～図３Ｂ、図４Ａ～図４Ｆ、および図７を一緒に説明する。方法７００に示す工程は網羅的ではなく、他の工程も同様に図示する工程のいずれかの前、後、または間で実行できることが理解される。さらに、工程のいくつかは、同時に、または図７に示すものとは異なる順序で実行され得る。
図７を参照すれば、方法７００は、工程７０２で開始し、ここでは、交互に配置された第１の材料層および第２の材料層を含むスタック構造が形成される。いくつかの実施形態では、スタック構造は誘電体スタックであり、第１の材料層のそれぞれは、（「犠牲層」としても知られる）第１の誘電体層を含み、第２の材料層のそれぞれは、第１の誘電体層とは異なる第２の誘電体層を含む。交互に配置された第１の誘電体層および第２の誘電体層は、基板上に交互に堆積することができる。
図４Ａを参照すると、（「犠牲層」としても知られる）第１の誘電体層および第２の誘電体層の複数の対（本明細書ではまとめて「誘電体層対」と呼ばれる）を含むスタック構造４０２が、シリコン基板（図示せず）上に形成される。すなわち、スタック構造４０２は、いくつかの実施形態によれば、交互に配置された犠牲層および誘電体層を含む。誘電体層および犠牲層は、シリコン基板上に交互に堆積されて、スタック構造４０２を形成することができる。いくつかの実施形態では、各誘電体層は、酸化ケイ素の層を含み、各犠牲層は、窒化ケイ素の層を含む。スタック構造４０２は、それだけに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態では、スタック構造は、メモリスタックであり、第１の材料層のそれぞれは、導体層を含み、第２の材料層のそれぞれは、誘電体層を含む。交互に配置された導体層および誘電体層は、誘電体スタック内の犠牲層を導体層で置き換えるゲート置換プロセスによって形成され得る。すなわち、階段構造は、誘電体スタックまたはメモリスタック上でのゲート置換プロセスの前または後のいずれかで形成され得る。
図４Ａを参照すれば、スタック構造４０２は、導体層および誘電体層の複数の対（本明細書ではまとめて「導体／誘電体層対」と呼ばれる）を含むことができる。すなわち、スタック構造４０２は、いくつかの実施形態によれば、交互に配置された導体層および誘電体層を含む。いくつかの実施形態では、各誘電体層は、酸化ケイ素の層を含み、各導体層は、タングステンなどの金属の層、またはポリシリコンなどの半導体の層を含む。いくつかの実施形態では、メモリスタック構造４０２を形成するために、スタック構造４０２を貫通するスリット開口部（図示せず）を形成することができ、スリット開口部を通してエッチング液を施与することによって誘電体スタック内の犠牲層をエッチングして複数の横方向くぼみを形成することができ、それだけに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはその任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスを使用して、横方向くぼみ内に導体層を堆積させることができる。
３Ｄメモリデバイスの階段構造を形成するために、最初に、異なる深さのいくつかの数の分割部分をそれぞれが含む階段構造の第１の複数の階段を、第１のフォトレジストマスクに基づいて形成することができる。方法７００は、図７に示すように、工程７０４に進み、ここでは、第１のフォトレジストマスクが、スタック構造の第１の領域内にパターン化される。第１のフォトレジストマスクは、第１の方向に互いに分離された複数の第１のパターンを含む。
図３Ａに示すように、第１のＳＤＰマスク３０２は、第１のフォトレジストマスクを形成するためのフォトレジストマスクまたはリソグラフィマスクであることができる。第１のＳＤＰマスク３０２は、いくつかの実施形態によれば、ｙ方向に互いに分離された２つのパターン３０４Ａおよび３０４Ｂを含む。各パターン３０４Ａまたは３０４Ｂは、名目上矩形形状を有することができる。第１のＳＤＰマスク３０２はまた、ｘ方向にパターン３０４Ａおよび３０４Ｂから分離された周辺パターン３０６を含むことができる。図３Ａの実線は、スタック構造の下を覆うフォトレジスト層の境界を示している。
図４Ａに示すように、第１のＳＤＰマスク３０２と同じパターンを有する第１のフォトレジストマスクが、スタック構造４０２の第１の階段領域４０４内にパターン化される。第１の階段領域４０４は、スタック構造４０２の上面の一部、例えば、約半分だけであることができる。第１の階段領域４０４が、スタック構造４０２の上面の任意の部分を占めることができることが理解される。各パターン３０４Ａまたは３０４Ｂは、ＳＤＰ領域４１０Ａおよび４１０Ｂのそれぞれの１つに対応することができる。パターン３０４Ａまたは３０４Ｂの実線は、ＳＤＰ領域４１０Ａおよび４１０Ｂのそれぞれの１つにおける分割部分４０６Ｂの外側境界に対応する。いくつかの実施形態では、第１のフォトレジストマスクは、スピンコーティングを使用してスタック構造４０２の上面にフォトレジスト層をコーティングし、コーティングされたフォトレジスト層を、フォトリソグラフィおよび現像を使用して第１のＳＤＰマスク３０２に基づいてパターン化することによって形成される。パターン化された第１のフォトレジストマスクは、スタック構造４０２の露出部分をエッチングするためのエッチングマスクとして使用され得る。
方法７００は、図７に示すように、工程７０６に進み、ここでは、第１の複数の分割部分が、第１のフォトレジストマスクを第１の方向にトリミングし、かつ第１のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第１の領域内に第１の方向に異なる深さで形成される。第１の複数の分割部分を形成するために、第１のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ得る。第１のフォトレジストマスクはトリミングされて、第１のフォトレジストマスクによって覆われていないスタック構造の部分を拡大することができる。トリミングされた第１のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ得る。トリミングおよびエッチングのサイクルは、第１の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第１のフォトレジストマスクは、第１の方向と第１の方向に垂直な第２の方向の両方にトリミングされる。
図３Ａに示すように、パターン３０４Ａおよび３０４Ｂならびに周辺パターン３０６（実線で表す）を有する第１のＳＤＰマスク３０２は、第１のエッチングマスクとして使用され得る。図４Ａに示すように、（分割部分４０６Ａに対応する）第１のエッチングマスクによって覆われていないスタック構造４０２の一部は、ウェットエッチングおよび／またはドライエッチングプロセスを使用して階段の深さだけエッチングされる。任意の適切なエッチング液（例えば、ウェットエッチングおよび／またはドライエッチングのもの）を使用して、露出部分内のスタック構造４０２の特定の厚さ（例えば、階段の深さ）を除去することができる。周辺パターン３０６によって覆われていないスタック構造４０２の周辺領域４１２も同様に、階段の深さだけエッチングされ得る。エッチングされる厚さ（例えば、階段の深さ）は、エッチング速度および／またはエッチング時間によって制御され得る。いくつかの実施形態では、階段の深さは、名目上、材料層の対（例えば、誘電体層の対または導体／誘電体層の対）の厚さと同じである。いくつかの実施形態では、階段の深さは、材料層対の厚さの倍数であることが理解される。
図３Ａに示すように、第１のＳＤＰマスク３０２は、トリミングされ得る（例えば、漸進的かつ内側にエッチングされる）。パターン３０４Ａおよび３０４Ｂおよび周辺パターン３０６の破線は、スタック構造の下を覆うトリミングされたフォトレジスト層の境界を示している。パターン３０４Ａおよび３０４Ｂのそれぞれは、その矩形形状に基づいて、ｘ方向とｙ方向の両方にトリミングされ得る。周辺パターン３０６は、スタック構造４０２の全寸法をｙ方向に延びるため、ｘ方向にのみトリミングされ得る。トリミングされたパターン３０４Ａおよび３０４Ｂならびにトリミングされた周辺パターン３０６（破線で表される）を有する第１のＳＤＰマスク３０２は、第２のエッチングマスクとして使用され得る。
図４Ａに示すように、第１のフォトレジストマスク内のトリミングされるフォトレジスト層の量は、トリミング速度および／またはトリミング時間によって制御することができ、結果として生じる階段の寸法に直接関連する（例えば、決定要因である）ことができる。第１のフォトレジストマスクのトリムは、任意の適切なエッチングプロセス、例えば、等方性ドライエッチングまたはウェットエッチングを使用して実行され得る。第１のフォトレジストマスクのトリムは、第１のフォトレジストマスクによって覆われていないスタック構造４０２の部分を拡大させることができる。スタック構造４０２の拡大された覆われていない部分は、トリミングされた第１のフォトレジストマスクを第２のエッチングマスクとして使用して再度エッチングされて、各ＳＤＰ領域４１０Ａまたは４１０Ｂ内に異なる深さで３つの分割部分４０６Ａ、４０６Ｂ、および４０６Ｃを形成することができる。任意の適切なエッチング液（例えば、ウェットエッチングおよび／またはドライエッチングのもの）を使用して、拡大された露出部分内のスタック構造４０２の特定の厚さ（例えば、階段の深さ）を除去することができる。トリミングされた周辺パターン３０６によって覆われていないスタック構造４０２の周辺領域４１２も同様に、階段の深さだけエッチングされ得る。エッチングされる厚さ（例えば、階段の深さ）は、エッチング速度および／またはエッチング時間によって制御され得る。いくつかの実施形態では、エッチングされる厚さは、名目上、前のエッチングステップでのエッチングされた厚さと同じである。結果として、隣接する分割部分４０６Ａ～４０６Ｃ間の深さオフセットは、名目上同じである。いくつかの実施形態では、エッチングされる厚さは、異なるエッチングステップで異なり、それにより、深さオフセットもまた、隣接する分割部分４０６Ａ～４０６Ｃ間で異なることが理解される。フォトレジストマスクのトリムプロセスとそれに続くスタック構造のエッチングプロセスは、本明細書ではトリムエッチングサイクルと呼ばれる。トリムエッチングサイクルの数は、第１の階段領域４０４内に形成される分割部分の数を決定することができる。いくつかの実施形態では、各ＳＤＰ領域４１０Ａまたは４１０Ｂ内の３つの分割部分４０６Ａ～４０６Ｃは、エッチングプロセスに続く１回のトリムエッチングサイクルによって形成される。
方法７００は、図７に示すように、工程７０８に進み、ここでは、第１の複数の分割部分の複数の第１の階段が、スタック構造の第１の領域内に、第１の方向に垂直な第２の方向に形成される。図３Ａに示すように、複数のトリムエッチングサイクル３０８が、周辺パターン３０６から離れるｘ方向に実行されて、第１の分割部分の第１の階段のセットを形成することができる。
図４Ａに示すように、分割部分４０６Ａ～４０６Ｃの第１の階段のセット４０８は、周辺領域４１２およびメモリアレイ構造（図示せず）から離れるｘ方向に形成される。第１の階段のセット４０８の各階段は、２つのＳＤＰ領域４１０Ａおよび４１０Ｂ内に３つの分割部分４０６Ａ～４０６Ｃを含む。第１の階段のセット４０８は、上記で詳細に説明したように、複数のトリムエッチングサイクルによって形成され得る。第１の階段のセット４０８の数は、トリムエッチングサイクルの数によって決定され得る。第１の階段のセット４０８の各階段の寸法は、（例えば、ｘ方向の寸法を決定する）各サイクルにおいて（第１のフォトレジストマスクとは異なる）トリミングされるフォトレジスト層の量によって、また、（例えば、ｚ方向の深さを決定する）各サイクルにおけるエッチングされる厚さによって決定され得る。いくつかの実施形態では、各サイクルにおいてトリミングされるフォトレジスト層の量は、名目上同じであるため、第１の階段のセット４０８の各階段のｘ方向の寸法は、名目上同じである。いくつかの実施形態では、各サイクルにおいてエッチングされる厚さは名目上同じであるため、第１の階段のセット４０８の各階段の深さは、名目上同じである。
３Ｄメモリデバイスの階段構造を形成するために、第１の複数の階段を形成した後、それぞれが分割部分を含む階段構造の第２の複数の階段が、第２のフォトレジストマスクに基づいて形成され得る。階段構造は、第１の複数の階段から第２の複数の階段にかけて、３Ｄメモリデバイスのメモリアレイ構造から離れて下向きに傾斜することができる。方法７００は、図７に示すように、工程７１０に進み、ここでは、第２のフォトレジストマスクが、複数の第１の階段を形成した後、スタック構造の第２の領域内にパターン化される。いくつかの実施形態では、スタック構造の第１の領域は、スタック構造の第２の領域よりも３Ｄメモリデバイスのメモリアレイ構造に近い。１つの例では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域から分離されている。別の例では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域に当接している。さらに別の例では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域と重複する。いくつかの実施形態では、第２のフォトレジストマスクは、第１の方向に互いに分離された複数の第２のパターンを含む。
図３Ａに示すように、第２のＳＤＰマスク３１０は、第２のフォトレジストマスクを形成するためのフォトレジストマスクまたはリソグラフィマスクであることができる。第２のＳＤＰマスク３１０は、いくつかの実施形態によれば、ｙ方向に互いに分離された２つのパターン３１２Ａおよび３１２Ｂを含む。各パターン３１２Ａまたは３１２Ｂは、一方の側が他方の側に接続された名目上矩形の形状を有することができる。図３Ａの実線は、スタック構造の下を覆うフォトレジスト層の境界を示している。第２のＳＤＰマスク３１０を使用して第２のフォトレジストマスクをパターン化するとき、第２のＳＤＰマスク３１０のパターン３１２Ａおよび３１２Ｂは、それぞれ第１のＳＤＰマスク３０２のパターン３０４Ａおよび３０４Ｂとｙ方向に位置合わせされ得る。
図４Ｂに示すように、第２のＳＤＰマスク３１０と同じパターンを有する第２のフォトレジストマスクが、スタック構造４０２の第２の階段領域４１４内にパターン化される。いくつかの実施形態によれば、第１の階段領域４０４は、第２の階段領域４１４よりも周辺領域４１２およびメモリアレイ構造（図示せず）に近い。第２の階段領域４１４は、スタック構造４０２の上面の一部、例えば、約半分だけであることができる。第２の階段領域４１４が、スタック構造４０２の上面の任意の部分を占めることができることが理解される。図４Ｂに示すように、いくつかの実施形態によれば、第２の階段領域４１４は、ｘ方向に第１の階段領域４０４に当接する。各パターン３１２Ａまたは３１２Ｂは、ＳＤＰ領域４１０Ａおよび４１０Ｂのそれぞれの１つに対応することができる。パターン３１２Ａまたは３１２Ｂの実線は、ＳＤＰ領域４１０Ａおよび４１０Ｂのそれぞれの１つにおける分割部分４１６Ｂの外側境界に対応する。いくつかの実施形態では、第２のフォトレジストマスクは、スピンコーティングを使用してスタック構造４０２の上面にフォトレジスト層をコーティングし、コーティングされたフォトレジスト層を、フォトリソグラフィおよび現像を使用して第２のＳＤＰマスク３１０に基づいてパターン化することによって形成される。パターン化された第２のフォトレジストマスクは、スタック構造４０２の露出部分をエッチングするためのエッチングマスクとして使用され得る。
方法７００は、図７に示すように、工程７１２に進み、ここでは、第２の複数の分割部分が、第２のフォトレジストマスクを第１の方向にトリミングし、かつ第２のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第２の領域内に第１の方向に異なる深さで形成される。第２の複数の分割部分を形成するために、第２のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ得る。第２のフォトレジストマスクはトリミングされて、第２のフォトレジストマスクによって覆われていないスタック構造の部分を拡大することができる。トリミングされた第２のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ得る。トリミングおよびエッチングのサイクルは、第２の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第２のフォトレジストマスクは、第１の方向と、第１の方向に垂直な第２の方向の両方にトリミングされる。いくつかの実施形態では、第２の複数の分割部分の数は、第１の複数の分割部分の数と同じである。
図３Ａに示すように、パターン３１２Ａおよび３１２Ｂ（実線で表す）を有する第２のＳＤＰマスク３１０は、第１のエッチングマスクとして使用され得る。図４Ｂに示すように、（分割部分４１６Ａに対応する）第１のエッチングマスクによって覆われていないスタック構造４０２の一部は、ウェットエッチングおよび／またはドライエッチングプロセスを使用して階段の深さだけエッチングされる。いくつかの実施形態では、エッチングされる厚さ（例えば、階段の深さ）は、名目上、材料層の対（例えば、誘電体層の対または導体／誘電体層の対）の厚さと同じである。いくつかの実施形態では、階段の深さは、材料層対の厚さの倍数であることが理解される。
図３Ａに示すように、第２のＳＤＰマスク３１０は、トリミングされ得る（例えば、漸進的かつ内側にエッチングされる）。パターン３１２Ａおよび３１２Ｂの破線は、スタック構造の下を覆うトリミングされたフォトレジスト層の境界を示している。パターン３１２Ａおよび３１２Ｂのそれぞれは、その矩形形状に基づいて、ｘ方向とｙ方向の両方にトリミングされ得る。図３Ａに示すように、いくつかの実施形態によれば、周辺パターン３０６およびメモリアレイ構造（図示せず）に向かうｘ方向のトリミングされたパターン３１２Ａおよび３１２Ｂの境界３１４は、第１のＳＤＰマスク３０２に当接する。すなわち、第２のＳＤＰマスク３１０は、ｘ方向に第１のＳＤＰマスク３０２に接触するように位置合わせされ得る。（破線で表す）トリミングされたパターン３１２Ａおよび３１２Ｂを有する第２のＳＤＰマスク３１０は、第２のエッチングマスクとして使用され得る。
図４Ｂに示すように、第２のフォトレジストマスク内のトリミングされるフォトレジスト層の量は、トリミング速度および／またはトリミング時間によって制御することができ、結果として生じる階段の寸法に直接関連する（例えば、決定要因である）ことができる。第２のフォトレジストマスクのトリムは、任意の適切なエッチングプロセス、例えば、等方性ドライエッチングまたはウェットエッチングを使用して実行され得る。第２のフォトレジストマスクのトリムは、第２のフォトレジストマスクによって覆われていないスタック構造４０２の部分を拡大させることができる。スタック構造４０２の拡大された覆われていない部分は、トリミングされた第２のフォトレジストマスクを第２のエッチングマスクとして使用して再度エッチングされて、各ＳＤＰ領域４１０Ａまたは４１０Ｂ内に異なる深さで３つの分割部分４１６Ａ、４１６Ｂ、および４１６Ｃを形成することができる。図３Ａおよび４Ｂに示すように、いくつかの実施形態によれば、第２の階段領域４１４は、第１の階段領域４０４に当接し、第２のＳＤＰマスク３１０の境界３１４は、トリミング後に第１のＳＤＰマスク３０２に当接する。その結果、中間階段４２２が、第１の階段のセット４０８（３つの分割部分４０６Ａ～４０６Ｃ）内の分割よりも少ない分割（２つの分割部分４１８Ａおよび４１８Ｂ）を備えて形成される。
いくつかの実施形態では、エッチングされる厚さは、名目上、前のエッチングステップでのエッチングされた厚さと同じである。結果として、隣接する分割部分４１６Ａ～４１６Ｃ間の深さオフセットは、名目上同じである。いくつかの実施形態では、エッチングされる厚さは、異なるエッチングステップで異なり、それにより、深さオフセットもまた、隣接する分割部分４１６Ａ～４１６Ｃ間で異なることが理解される。トリムエッチングサイクルの数は、第２の階段領域４１４内に形成される分割部分の数を決定することができる。いくつかの実施形態では、各ＳＤＰ領域４１０Ａまたは４１０Ｂ内の３つの分割部分４１６Ａ～４１６Ｃは、エッチングプロセスに続く１回のトリムエッチングサイクルによって形成される。第２の階段領域４１４内の分割部分４１６Ａ～４１６Ｃの数は、第１の階段領域４０４内の分割部分４０６Ａ～４０６Ｃの数と同じであることができる。
方法７００は、図７に示すように、工程７１４に進み、ここでは、第２の複数の分割部分の第２の複数の階段が、スタック構造の第２の領域内に第２の方向に形成される。図３Ａに示すように、複数のトリムエッチングサイクル３１６は、周辺パターン３０６から離れるｘ方向に実行されて、第２の分割部分の第２の階段のセットを形成することができる。
図４Ｃに示すように、分割部分４１６Ａ～４１６Ｃの第２の階段のセット４２０が、周辺領域４１２およびメモリアレイ構造（図示せず）から離れるｘ方向に形成される。第２の階段のセット４２０の各階段は、２つのＳＤＰ領域４１０Ａおよび４１０Ｂ内に３つの分割部分４１６Ａ～４１６Ｃを含む。第２の階段のセット４２０は、上記で詳細に説明したように、複数のトリムエッチングサイクルによって形成され得る。第２の階段のセット４２０の数は、トリムエッチングサイクルの数によって決定され得る。第２の階段のセット４２０の各階段の寸法は、（例えば、ｘ方向の寸法を決定する）各サイクルにおいて（第２のフォトレジストマスクとは異なる）トリミングされるフォトレジスト層の量によって、また、（例えば、ｚ方向の深さを決定する）各サイクルにおいてエッチングされる厚さによって決定され得る。いくつかの実施形態では、各サイクルにおいてトリミングされるフォトレジスト層の量は名目上同じであるため、ｘ方向の第２の階段のセット４２０の各階段の寸法は、名目上同じである。いくつかの実施形態では、各サイクルにおいてエッチングされる厚さは名目上同じであるため、第２の階段のセット４２０の各階段の深さは名目上同じである。
図４Ｃに示すように、階段構造がそれによって形成され、この階段構造は、第１の階段のセット４０８から第２の階段のセット４２０にかけて、周辺領域４１２および３Ｄメモリデバイスのメモリアレイ構造（図示せず）から離れて下向きに傾斜する。第１の階段のセット４０８および第２の階段のセット４２０の各階段は、同じ数（３つ）の分割部分を含む。続いて、上記で詳細に説明したように２つのＳＤＰマスク３０２および３１０を使用して階段の２つのセット４０８および４２０を形成することにより、２つのＳＤＰ領域４１０Ａおよび４１０Ｂ間のｙ方向の距離のバイアスを、いくつかの既知の３Ｄメモリデバイスと比較して低減することができる。
図４Ｃに示すように、第２の階段領域４１４は第１の階段領域４０４に当接するので、階段構造は、第１および第２の階段のセット４０８および４２０（３つ）より少ない分割部分（２つ）を有する中間階段４２２を、第１の階段のセット４０８と第２の階段のセット４２０との間に含む。ｘ方向における第１および第２の階段領域４０４および４１４の相対位置、ならびに第１のＳＤＰマスク３０２に対する第２のＳＤＰマスク３１０の位置合わせを変更することにより、中間階段のプロファイルを変更することもできる。例えば、図３Ｂに示すように、いくつかの実施形態によれば、周辺パターン３０６に向かうｘ方向の第２のＳＤＰマスク３１０のトリミングされていないパターン３１２Ａおよび３１２Ｂの（実線で表す）境界は、第１のＳＤＰマスク３０２に当接し、周辺パターン３０６に向かうｘ方向のトリミングされたパターン３１２Ａおよび３１２Ｂの（破線で表す）境界３１８は、第１のＳＤＰマスク３０２と重複する。すなわち、第２のＳＤＰマスク３１０は、トリミング後、ｘ方向に第１のＳＤＰマスク３０２と重複するように位置合わせされ得る。
図４Ｄに示すように、図３Ｂに示す第２のＳＤＰマスク３１０は、第２の階段領域４１４内に第２のフォトレジストマスクをパターン化するために使用され得る。エッチングプロセスに続く１回のトリムエッチングサイクルの後、３つの分割部分４１６Ａ、４１６Ｂ、および４１６Ｃが、第２の階段領域４１４内に形成され得る。第２の階段領域４１４が第１の階段領域４０４に当接する図４Ｂの例とは異なり、図４Ｄでは、第１および第２のＳＤＰマスク３０２および３１０が図３Ｂに示すようにｘ方向に位置合わせされる方法により、第２の階段領域４１４は、第１の階段領域４０４と重複する。結果として、中間階段４２２が２つの分割部分４１８Ａおよび４１８Ｂを含む図４Ｂの例とは異なり、図４Ｄでは、中間階段４２４は、エッチングプロセスに続く１回のトリムエッチングサイクル後に３つの分割部分４１８Ａ、４１８Ｂ、および４１８Ｃを含む。図４Ｅに示すように、図４Ｃの例と同様に、分割部分４１６Ａ～４１６Ｃの第２の階段のセット４２０が、複数のトリムエッチングサイクルによって形成され得る。分割部分の数（３つ）は、いくつかの実施形態によれば、第１の階段のセット４０８および第２のセット４２０ならびに中間階段４２４のそれぞれについて同じである。
いくつかの実施形態では、第１および第２のＳＤＰマスク３０２および３１０をさらに重複させる（例えば、第２のＳＤＰマスク３１０を第１のＳＤＰマスク３０２に向かってさらに移動させる）ことによって、中間階段のプロファイルをさらに変更することができる。例えば、図４Ｆに示すように、図４Ｄの例と比較して、第２の階段領域４１４を第１の階段領域４０４とより大きく重複させることができ、それにより、２つの中間階段４２６が形成され得る。各中間階段４２６は、図４Ｅの中間階段４２４の寸法よりもｘ方向に小さい寸法を有することができる。いくつかの実施形態では、第２の階段領域４１４は、第１の階段領域４０４から分離され、第２のＳＤＰマスク３１０は、トリミングの前後に第１のＳＤＰマスク３０２から分離されることがさらに理解される。中間階段のプロファイルは、それに応じて変更することができる。
図２Ａ～図２Ｂ、図３Ａ～図３Ｂ、および図４Ａ～図４Ｆは、各ＳＤＰ領域内に異なる深さで３つの分割部分を含む３分割階段構造の例を示しているが、多分割階段構造およびその製造方法は３分割に限定されないことが理解される。例えば、図５Ａ～図５Ｂは、それぞれが４つの分割部分を有する２つのＳＤＰマスクを有する典型的なＳＤＳを示し、図６Ａ～図６Ｅは、本開示の様々な実施形態による、３Ｄメモリデバイスの典型的な４分割階段構造を形成するための製造プロセスを示す。
図５Ａに示すように、図３Ａの例と同様に、第１のＳＤＰマスク５０２は、ｙ方向に互いに分離された２つのパターン５０４Ａおよび５０４Ｂと、周辺パターン５０６とを含み、第２のＳＤＰマスク５１０は、ｙ方向に互いに分離された２つのパターン５１２Ａおよび５１２Ｂを含む。図３Ａに示すように１回のトリムエッチングサイクルを実行する代わりに、第１および第２のＳＤＰマスク５０２および５１０に基づいて２回のトリムエッチングサイクルを実行して、トリミングされたパターン５０４Ａ、５０４Ｂ、５１２Ａ、および５１２Ｂ、ならびにトリミングされた周辺パターン５０６（破線で表す）を形成することができる。図５Ａに示すように、いくつかの実施形態によれば、２回のトリムエッチングサイクルの後、周辺パターン５０６に向かうｘ方向の第２のＳＤＰマスク５１０のトリミングされたパターン５１２Ａおよび５１２Ｂの境界５１４は、第１のＳＤＰマスク５０２のパターン５０４Ａおよび５０４Ｂに当接する。
図４Ａ～図４Ｃと同様の図６Ａ～図６Ｃに示すように、第１および第２のＳＤＰマスク５０２および５１０は、第１のフォトレジストマスクおよび第２のフォトレジストマスクを、スタック構造６０２の第１の階段領域６０４および第２の階段領域６１４それぞれ内にパターン化するために使用される。いくつかの実施形態によれば、第１の階段領域６０４は、第２の階段領域６１４に当接する。第１の階段領域６０４において、４つの分割部分６０６Ａ、６０６Ｂ、６０６Ｃ、および６０６Ｄが、第１のフォトレジストマスクをｙ方向にトリミングし、かつ第１のフォトレジストマスクによって覆われていないスタック構造６０２の部分をエッチングする２回のサイクルによって、第１および第２のＳＤＰ領域６１０Ａおよび６１０Ｂのそれぞれ内に異なる高さで形成され得る。いくつかの実施形態によれば、周辺領域６１２内の４つの階段もまた、２回のトリムエッチングサイクルによって形成される。次に、４つの分割部分６０６Ａ～６０６Ｄの第１の階段のセット６０８が、複数のトリムエッチングサイクルによって、第１の階段領域６０４内にｘ方向に形成され得る。４つの分割部分６０６Ａ～６０６Ｄを有する第１の階段のセット６０８の形成後、第２の階段領域６１４において、４つの分割部分６１６Ａ、６１６Ｂ、６１６Ｃ、および６１６Ｄが、第２のフォトレジストマスクをｙ方向にトリミングし、かつ第２のフォトレジストマスクによって覆われていないスタック構造６０２の別の部分をエッチングする２回のサイクルによって、第１および第２のＳＤＰ領域６１０Ａおよび６１０Ｂのそれぞれ内に異なる高さで形成され得る。次に、４つの分割部分６１６Ａ～６１６Ｄの第２の階段のセット６２０が、複数のトリムエッチングサイクルによって、第２の階段領域６１４内にｘ方向に形成され得る。第２の階段領域６１４が第１の階段領域６０４に当接するので、ｘ方向において第１の階段のセット６０８と第２の階段のセット６２０との間にある中間階段６２２が、第１の階段のセット６０８および第２のセット６２０のそれぞれにおける分割部分の数（４つ）より少ない数（３つ）の分割部分６１８Ａ、６１８Ｃ、および６１８Ｃを備えて形成され得る。
図５Ｂに示すように、いくつかの実施形態では、例えば、第２のＳＤＰマスク５１０を第１のＳＤＰマスク５０２に向かってさらに移動させることによって、第１および第２のＳＤＰマスク５０２および５１０は重複され得る。図５Ｂに示すように、いくつかの実施形態によれば、周辺パターン５０６に向かうｘ方向の第２のＳＤＰマスク５１０のトリミングされていないパターン５１２Ａおよび５１２Ｂの境界は、第１のＳＤＰマスク５０２に当接し、（２回のトリムエッチングサイクルの後の）第２のＳＤＰマスク５１０のトリミングされたパターン５１２Ａおよび５１２Ｂの境界５１８は、第１のＳＤＰマスク５０２と重複する。その結果、中間階段のプロファイルをさらに変更することができる。例えば、図６Ｄに示すように、第２の階段領域６１４を第１の階段領域６０４と重複させることができ、それによって２つの中間階段６２４を形成することができ、そのそれぞれは、エッチングプロセスに続く２回のトリムエッチングサイクル後に、４つの分割部分６１８Ａ、６１８Ｂ、６１８Ｃ、および６１８Ｄを含む。図６Ｅに示すように、第１および第２の階段のセット６０８および６２０ならびに中間階段６２４を有する階段構造を形成することができ、そのそれぞれは、第１および第２のＳＤＰ領域６１０Ａおよび６１０Ｂのそれぞれ内に４つの分割部分を含む。
本開示の１つの態様によれば、３Ｄメモリデバイスの階段構造を形成するための方法が開示される。交互に配置された第１の材料層および第２の材料層を含むスタック構造が、形成される。第１のフォトレジストマスクが、スタック構造の第１の領域内にパターン化される。第１の複数の分割部分が、第１のフォトレジストマスクを第１の方向にトリミングし、かつ第１のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第１の領域内に第１の方向に異なる深さで形成される。第１の複数の分割部分の複数の第１の階段が、スタック構造の第１の領域内に、第１の方向に垂直な第２の方向に形成される。第２のフォトレジストマスクが、複数の第１の階段を形成した後、スタック構造の第２の領域内にパターン化される。第２の複数の分割部分が、第２のフォトレジストマスクを第１の方向にトリミングし、かつ第２のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第２の領域内に第１の方向に異なる深さで形成される。第２の複数の分割部分の複数の第２の階段が、スタック構造の第２の領域内に第２の方向に形成される。
いくつかの実施形態では、第１のフォトレジストマスクは、第１の方向に互いに分離された複数の第１のパターンを含む。
いくつかの実施形態では、第１の複数の分割部分を形成するために、第１のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ、第１のフォトレジストマスクはトリミングされて、第１のフォトレジストによって覆われていないスタック構造の部分を拡大する。トリミングされた第１のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ、トリミングおよびエッチングのサイクルは、第１の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第１のフォトレジストマスクは、第１の方向と第２の方向の両方にトリミングされる。
いくつかの実施形態では、スタック構造の第１の領域は、スタック構造の第２の領域よりも３Ｄメモリデバイスのメモリアレイ構造に近い。
いくつかの実施形態では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域から分離されている。いくつかの実施形態では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域に当接している。いくつかの実施形態では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域と重複する。
いくつかの実施形態では、第２のフォトレジストマスクは、第１の方向に互いに分離された複数の第２のパターンを含む。
いくつかの実施形態では、第２の複数の分割部分を形成するために、第２のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ、第２のフォトレジストマスクはトリミングされて、第２のフォトレジストによって覆われていないスタック構造の部分を拡大する。トリミングされた第２のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ、トリミングおよびエッチングのサイクルは、第２の複数の分割部分の数に基づいて繰り返される。いくつかの実施形態では、第２のフォトレジストマスクは、第１の方向と第２の方向の両方にトリミングされる。いくつかの実施形態では、第２の複数の分割部分の数は、第１の複数の分割部分の数と同じである。
いくつかの実施形態では、第１の材料層のそれぞれは、導体層を含み、第２の材料層のそれぞれは、誘電体層を含む。いくつかの実施形態では、第１の材料層のそれぞれは、第１の誘電体層を含み、第２の材料層のそれぞれは、第１の誘電体層とは異なる第２の誘電体層を含む。
本開示の別の態様によれば、３Ｄメモリデバイスの階段構造を形成するための方法が、開示される。階段構造の第１の複数の階段が、第１のフォトレジストマスクに基づいて形成される。第１の複数の階段のそれぞれは、異なる深さでいくつかの数の分割部分を含む。第１の複数の階段を形成した後、階段構造の第２の複数の階段が、第２のフォトレジストマスクに基づいて形成される。第２の複数の階段のそれぞれは、上記数の分割部分を含む。階段構造は、第１の複数の階段から第２の複数の階段にかけて、３Ｄメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する。
いくつかの実施形態では、第１の複数の階段を形成するために、第１のフォトレジストマスクは、交互に配置された第１の材料層および第２の材料層を含むスタック構造の第１の領域内にパターン化され、分割部分は、第１のフォトレジストマスクを第１の方向にトリミングし、かつ第１のフォトレジストマスクによって覆われていないスタック構造の部分をエッチングする複数のサイクルによって、スタック構造の第１の領域内に第１の方向に異なる深さで形成され、複数の第１の階段は、スタック構造の第１の領域内に、第１の方向に垂直な第２の方向に形成される。
いくつかの実施形態では、第２の複数の階段を形成するために、第２のフォトレジストマスクは、スタック構造の第２の領域内にパターン化され、分割部分は、第２のフォトレジストマスクを第１の方向にトリミングし、かつ第２のフォトレジストマスクによって覆われていないスタック構造の別の部分をエッチングする複数のサイクルによって、スタック構造の第２の領域内に第１の方向に異なる深さで形成され、複数の第２の階段は、スタック構造の第２の領域内に第２の方向に形成される。
いくつかの実施形態では、分割部分を形成するために、第１または第２のフォトレジストマスクによって覆われていないスタック構造の部分は、階段の深さだけエッチングされ、第１または第２のフォトレジストマスクはトリミングされて、第１または第２のフォトレジストによって覆われていないスタック構造の部分を拡大する。トリミングされた第１または第２のフォトレジストマスクによって覆われていないスタック構造の拡大された部分は、階段の深さだけエッチングされ、トリミングおよびエッチングのサイクルは、分割部分の数に基づいて繰り返される。いくつかの実施形態では、第１または第２のフォトレジストマスクは、第１方向と第２の方向の両方にトリミングされる。
いくつかの実施形態では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域から分離されている。いくつかの実施形態では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域に当接している。いくつかの実施形態では、スタック構造の第２の領域は、第２の方向にスタック構造の第１の領域と重複する。
いくつかの実施形態では、第１の材料層のそれぞれは、導体層を含み、第２の材料層のそれぞれは、誘電体層を含む。いくつかの実施形態では、第１の材料層のそれぞれは、第１の誘電体層を含み、第２の材料層のそれぞれは、第１の誘電体層とは異なる第２の誘電体層を含む。
本開示のさらに別の態様によれば、３Ｄメモリデバイスは、メモリアレイ構造および階段構造を含む。階段構造は、第１の複数の階段と、第２の複数の階段と、少なくとも１つの中間階段とを含む。第１の複数の階段のそれぞれは、第１の方向に異なる深さで第１の数の分割部分を含む。第２の複数の階段は、第１の方向に垂直な第２の方向に、第１の複数の階段よりもメモリアレイ構造から遠くに離れている。第２の複数の階段のそれぞれは、第１の数の分割部分を含む。少なくとも１つの中間階段は、第２の方向において、第１の複数の階段と第２の複数の階段との間にある。少なくとも１つの中間階段のそれぞれは、第１の数よりも少ない第２の数の分割部分を第１の方向において含む。
いくつかの実施形態では、第１の数は３であり、第２の数は２である。いくつかの実施形態では、第１の数は４であり、第２の数は２または３である。
いくつかの実施形態では、第１および第２の複数の階段の分割部分は、第１の方向に互いに分離された複数の領域に配設されている。
いくつかの実施形態では、複数の領域のうちの隣接する２つの間の距離は、第２の方向にほぼ同じである。
いくつかの実施形態では、第１および第２の複数の階段の総数は、６４以上である。
特有の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、当業者の知識を適用することにより、本開示の全般的な概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途に合わせて容易に変更および／または適応させることができる。したがって、そのような適応および変更は、本明細書に提示する教示およびガイダンスに基づいて、開示する実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の言い回しまたは用語は、説明を目的とするものであり、限定ではないため、本明細書の用語または言い回しが、教示およびガイダンスに照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、明記する特徴およびそれらの関係の実装を示す機能的構成ブロックを用いて上記で説明してきた。これらの機能的構成ブロックの境界は、説明の便宜上、本明細書では任意に定義されている。明記する特徴およびその関係が適切に実行される限り、代替的な境界を定義することができる。
概要および要約の項は、本発明者が企図する本開示の、すべてではないが１つまたは複数の典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲をいずれの形においても限定することを意図しない。
本開示の広がりおよび範囲は、上記で説明した典型的な実施形態のいずれによっても限定されるべきではなく、特許請求の範囲およびそれらの均等物に従ってのみ定義されなければならない。

Claims (30)

  1. 三次元（３Ｄ）メモリデバイスの階段構造を形成するための方法であって、
    交互に配置された第１の材料層および第２の材料層を含むスタック構造を形成することと、
    前記スタック構造の第１の領域内に第１のフォトレジストマスクをパターン化することと、
    前記第１のフォトレジストマスクを第１の方向にトリミングし、かつ前記第１のフォトレジストマスクによって覆われていない前記スタック構造の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第１の領域内に前記第１の方向に異なる深さで第１の複数の分割部分を形成することと、
    前記スタック構造の前記第１の領域内に、前記第１の方向に垂直な第２の方向に前記第１の複数の分割部分の複数の第１の階段を形成することと、
    前記複数の第１の階段を形成した後、前記スタック構造の第２の領域内に第２のフォトレジストマスクをパターン化することと、
    前記第２のフォトレジストマスクを前記第１の方向にトリミングし、かつ前記第２のフォトレジストマスクによって覆われていない前記スタック構造の別の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第２の領域内に前記第１の方向に異なる深さで第２の複数の分割部分を形成することと、
    前記スタック構造の前記第２の領域内に前記第２の方向に前記第２の複数の分割部分の複数の第２の階段を形成することとを含む、方法。
  2. 前記第１のフォトレジストマスクが、前記第１の方向に互いに分離された複数の第１のパターンを含む、請求項１に記載の方法。
  3. 前記第１の複数の分割部分を形成することが
    前記第１のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を階段の深さだけエッチングすることと、
    前記第１のフォトレジストマスクをトリミングして、前記第１のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を拡大することと、
    前記トリミングされた第１のフォトレジストマスクによって覆われていない前記スタック構造の前記拡大された部分を前記階段の深さだけエッチングすることと、
    前記第１の複数の分割部分の数に基づいて、トリミングおよびエッチングの前記サイクルを繰り返すこととを含む、請求項１または２に記載の方法。
  4. 前記第１のフォトレジストマスクが、前記第１の方向と前記第２の方向の両方にトリミングされる、請求項３に記載の方法。
  5. 前記スタック構造の前記第１の領域が、前記スタック構造の前記第２の領域よりも前記３Ｄメモリデバイスのメモリアレイ構造に近い、請求項１から４のいずれか一項に記載の方法。
  6. 前記スタック構造の前記第２の領域が、前記第２の方向に前記スタック構造の前記第１の領域から分離されている、請求項１から５のいずれか一項に記載の方法。
  7. 前記スタック構造の前記第２の領域が、前記第２の方向に前記スタック構造の前記第１の領域に当接する、請求項１から５のいずれか一項に記載の方法。
  8. 前記スタック構造の前記第２の領域が、前記第２の方向に前記スタック構造の前記第１の領域と重複する、請求項１から５のいずれか一項に記載の方法。
  9. 前記第２のフォトレジストマスクが、前記第１の方向に互いに分離された複数の第２のパターンを含む、請求項１から８のいずれか一項に記載の方法。
  10. 前記第２の複数の分割部分を形成することが、
    前記第２のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を前記階段の深さだけエッチングすることと、
    前記第２のフォトレジストマスクをトリミングして、前記第２のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を拡大することと、
    前記トリミングされた第２のフォトレジストマスクによって覆われていない前記スタック構造の前記拡大された部分を前記階段の深さだけエッチングすることと、
    前記第２の複数の分割部分の数に基づいて、トリミングおよびエッチングの前記サイクルを繰り返すこととを含む、請求項３または４に記載の方法。
  11. 前記第２のフォトレジストマスクが、前記第１の方向と第２の方向の両方にトリミングされる、請求項１０に記載の方法。
  12. 前記第２の複数の分割部分の数が、前記第１の複数の分割部分の数と同じである、請求項１０に記載の方法。
  13. 前記第１の材料層のそれぞれが導体層を含み、前記第２の材料層のそれぞれが誘電体層を含む、請求項１から１２のいずれか一項に記載の方法。
  14. 前記第１の材料層のそれぞれが第１の誘電体層を含み、前記第２の材料層のそれぞれが前記第１の誘電体層とは異なる第２の誘電体層を含む、請求項１から１２のいずれか一項に記載の方法。
  15. 三次元（３Ｄ）メモリデバイスの階段構造を形成するための方法であって、
    第１のフォトレジストマスクに基づいて前記階段構造において異なる深さでいくつかの数の分割部分を含む第１の複数の階段を形成することと、
    前記第１の複数の階段を形成した後、第２のフォトレジストマスクに基づいて前記階段構造において前記いくつかの数の分割部分を含む第２の複数の階段を形成することとを含み、
    前記階段構造は、前記第１の複数の階段から前記第２の複数の階段にかけて、前記３Ｄメモリデバイスのメモリアレイ構造から離れて下向きに傾斜する、方法。
  16. 前記第１の複数の階段を形成することが、
    交互に配置された第１の材料層および第２の材料層を含むスタック構造の第１の領域内に前記第１のフォトレジストマスクをパターン化することと、
    前記第１のフォトレジストマスクを第１の方向にトリミングし、かつ前記第１のフォトレジストマスクによって覆われていない前記スタック構造の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第１の領域内に前記第１の方向に異なる深さで前記分割部分を形成することと、
    前記スタック構造の前記第１の領域内に、前記第１の方向に垂直な第２の方向に前記複数の第１の階段を形成することとを含む、請求項１５に記載の方法。
  17. 前記第２の複数の階段を形成することが、
    前記第２のフォトレジストマスクを前記スタック構造の第２の領域内にパターン化することと、
    前記第２のフォトレジストマスクを前記第１の方向にトリミングし、かつ前記第２のフォトレジストマスクによって覆われていない前記スタック構造の別の部分をエッチングする複数のサイクルによって、前記スタック構造の前記第２の領域内に前記第１の方向に異なる深さで前記分割部分を形成することと、
    前記スタック構造の前記第２の領域内に前記第２の方向に前記複数の第２の階段を形成することとを含む、請求項１６に記載の方法。
  18. 前記分割部分を形成することが、
    前記第１または第２のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を階段の深さだけエッチングすることと、
    前記第１または第２のフォトレジストマスクをトリミングして、前記第１または第２のフォトレジストマスクによって覆われていない前記スタック構造の前記部分を拡大することと、
    前記トリミングされた第１または第２のフォトレジストマスクによって覆われていない前記スタック構造の前記拡大された部分を前記階段の深さだけエッチングすることと、
    前記分割部分の数に基づいて、トリミングおよびエッチングの前記サイクルを繰り返すこととを含む、請求項１６または１７に記載の方法。
  19. 前記第１または第２のフォトレジストマスクが、前記第１の方向と第２の方向の両方にトリミングされる、請求項１８に記載の方法。
  20. 前記スタック構造の前記第２の領域が、前記第２の方向に前記スタック構造の前記第１の領域から分離されている、請求項１６から１９のいずれか一項に記載の方法。
  21. 前記スタック構造の前記第２の領域が、前記第２の方向に前記スタック構造の前記第１の領域に当接する、請求項１６から１９のいずれか一項に記載の方法。
  22. 前記スタック構造の前記第２の領域が、前記第２の方向に前記スタック構造の前記第１の領域と重複する、請求項１６から１９のいずれか一項に記載の方法。
  23. 前記第１の材料層のそれぞれが導体層を含み、前記第２の材料層のそれぞれが誘電体層を含む、請求項１６から２２のいずれか一項に記載の方法。
  24. 前記第１の材料層のそれぞれが第１の誘電体層を含み、前記第２の材料層のそれぞれが前記第１の誘電体層とは異なる第２の誘電体層を含む、請求項１６から２２のいずれか一項に記載の方法。
  25. 三次元（３Ｄ）メモリデバイスであって、
    メモリアレイ構造と、
    第１の方向に異なる深さで第１の数の分割部分を含む、第１の複数の階段と、
    前記第１の方向に垂直な第２の方向に、前記第１の複数の階段よりも前記メモリアレイ構造から遠く離れており、前記第１の数の前記分割部分を含む、第２の複数の階段と、
    前記第２の方向に、前記第１の複数の階段と前記第２の複数の階段との間にあり、前記第１の数よりも少ない第２の数の分割部分を前記第１の方向に含む、少なくとも１つの中間階段とを含む、階段構造とを備える、三次元（３Ｄ）メモリデバイス。
  26. 前記第１の数が３であり、前記第２の数が２である、請求項２５に記載の３Ｄメモリデバイス。
  27. 前記第１の数が４であり、前記第２の数が２または３である、請求項２５に記載の３Ｄメモリデバイス。
  28. 前記第１および第２の複数の階段の前記分割部分が、前記第１の方向に互いに分離された複数の領域内に配設されている、請求項２５から２７のいずれか一項に記載の３Ｄメモリデバイス。
  29. 前記複数の領域のうちの隣接する２つの間の距離が、前記第２の方向においてほぼ同じである、請求項２８に記載の３Ｄメモリデバイス。
  30. 前記第１および第２の複数の階段の総数が、６４以上である、請求項２５から２９のいずれか一項に記載の３Ｄメモリデバイス。
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