JP2017112363A - 垂直型メモリ素子 - Google Patents

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Abstract

【課題】より安定した構造のキャパシターを含む半導体素子を提供する。【解決手段】垂直型メモリ素子は、基板の上面から垂直な第１方向に互いに離隔しながら積層された複数のゲートラインを含むゲートライン構造物を備え、ゲートラインを貫通する垂直チャンネル構造物を備える。ゲートラインの各端部から延長される複数の延長ゲートラインを備える。複数の第１階段層を含み、複数の第１階段層のそれぞれは基板から第ｎ−１層の延長ゲートラインと基板から第ｎ層の延長ゲートラインを含（ｎは、２以上の偶数）む第１階段パターン構造物と、第１階段パターン構造物の一側壁に接触して複数の第２階段層を含み、複数の第２階段層それぞれは基板から第ｎ−１層の延長ゲートライン及び基板から第ｎ層の延長ゲートラインを含む第２階段パターン構造物を含む。第ｎ層の延長ゲートラインは第２方向の端部でリセス部位を含み、リセス部位による第ｎ−１層の延長ゲートラインの露出部の面積は各層別にそれぞれ異なる。【選択図】図１

Description

本発明は、垂直型メモリ素子に関し、より詳しくは垂直方向に積層されたゲートラインを含む垂直型メモリ素子に関する。
メモリ素子の高集積化のために３次元に垂直配列されたメモリセルを備える垂直型メモリ素子が提案されている。垂直型メモリ素子は各メモリセルが垂直方向に積層された構造を有するので、垂直方向に積層された各セルに電気信号を印加しなければならない。したがって、セルに電気信号を印加するためのパッド構造物が要求される。
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、垂直型メモリ素子を提供することにある。
上記目的を達成するためになされた本発明の一態様による垂直型メモリ素子は、基板の上面に対して垂直な第１方向に沿って互いに離隔して前記基板上に積層されて前記基板の上面に対して水平な第２方向に延長された複数のゲートラインを含むゲートライン構造物と、前記複数のゲートラインを前記第１方向に貫通する垂直チャンネル構造物と、前記複数のゲートラインの各々の端部から前記第２方向にそれぞれ延長された複数の延長ゲートラインと、複数の第１階段層を含む第１階段パターン構造物と、前記第１階段パターン構造物の一側壁に接触して複数の第２階段層を含む第２階段パターン構造物と、を備え、前記複数の第１階段層は、前記基板の上面から順に第ｎ−１層の延長ゲートラインと第ｎ層の延長ゲートライン（ｎは、２以上の偶数）とを含み、前記複数の第２階段層は、前記基板の上面から順に第ｎ−１層の延長ゲートラインと第ｎ層の延長ゲートラインとを含み、前記第ｎ層の延長ゲートラインが前記第２方向の端部にリセス部を含み、前記第ｎ−１層の延長ゲートラインが前記第ｎ−１層の延長ゲートラインの直上に位置する前記第ｎ層の延長ゲートラインのリセス部によって露出される露出部を含み、前記第２階段パターン構造物の前記第ｎ−１層の延長ゲートラインの前記露出部の面積は各層別にそれぞれ異なることを特徴とする。
上記目的を達成するためになされた本発明の他の態様による垂直型メモリ素子は、基板の上面に対して垂直な第１方向に沿って互いに離隔して前記基板上に積層されて前記基板の上面に対して水平な第２方向に延長された複数のゲートラインを含むゲートライン構造物と、前記複数のゲートラインを前記第１方向に貫通する垂直チャンネル構造物と、前記複数のゲートラインの各々の端部から前記第２方向にそれぞれ延長された複数の延長ゲートラインを含む第１階段パターン構造物と、前記第１階段パターン構造物の一側壁に直接接触して前記複数のゲートラインの各々の端部から前記第２方向にそれぞれ延長された複数の延長ゲートラインを含む第２階段パターン構造物と、を備え、前記第１階段パターン構造物は、前記複数の延長ゲートラインを含む複数の第１階段層を含み、前記複数の第１階段層の各々が前記第２方向の端部に第ｎ層の延長ゲートライン（ｎは、２以上の数）の上部を含む前記第１パッド領域を含み、前記第２階段パターン構造物は、前記複数の延長ゲートラインを含む複数の第２階段層を含み、前記複数の第２階段層の各々が前記第２方向の端部に第ｎ−１層延長ゲートラインの上部を含む第２パッド領域を含み、前記第２パッド領域は、前記第１階段パターン構造物と第２階段パターン構造物とが接する頂点部位に丸みを帯びたコーナーを有し、前記丸みを帯びたコーナーが前記各第２パッド領域の縁部から第２方向に離隔することを特徴とする。
上記目的を達成するためになされた本発明のさらに他の態様による垂直型メモリ素子は、基板上に複数のゲートライン及び複数の階段層を備え、前記複数のゲートラインは、前記基板の上面に対して垂直な第１方向に沿って前記基板上に積層されて各ゲートラインが前記基板の上面に対して水平な第２方向に延長され、前記複数の階段層は、各階段層が前記基板上に積層されて第１の延長ゲートライン及び第２の延長ゲートラインを含み、前記第１の延長ゲートライン及び第２の延長ゲートラインは、前記ゲートラインの縁部から延長され、前記第２の延長ゲートラインは、リセス部を含み、前記リセス部が前記第２の延長ゲートラインの一部位で前記第２方向に直交する第３方向に延長されて前記第２の延長ゲートラインの直下の前記第１の延長ゲートラインのパッド領域を露出させ、第１群の第１の延長ゲートラインは、前記基板と第２群の第１の延長ゲートラインとの間に位置し、前記第１群の第１の延長ゲートラインの第１パッド領域が前記第３方向に第１幅を有する端部を含み、前記第２群の第１の延長ゲートラインの第２パッド領域が前記第３方向に前記第１幅より小さな第２幅を有する端部を含むことを特徴とする。
本発明によれば、第１及び第２階段パターン構造物が接するコーナー部位に丸みを付けることができる。したがって、コーナー部位でのボイド発生が減少するので、ボイドによる不良を減少させることができる。
本発明の一実施形態による垂直型メモリ素子の斜視図である。 本発明の一実施形態による垂直型メモリ素子の斜視図である。 本発明の一実施形態による垂直型メモリ素子の平面図である。 図３に示す平面図のＩ−Ｉ’ラインに沿って第１方向に切断した断面図である。 図３に示す平面図のＩＩ−ＩＩ’ラインに沿って第１方向に切断した断面図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための平面図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための平面図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための平面図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための平面図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子の製造方法を説明するための平面図である。 本実施形態による垂直型メモリ素子の斜視図である。 本実施形態による垂直型メモリ素子の平面図である。 図２１及び２２に示す垂直型メモリ素子の製造方法を説明するための斜視図である。 本実施形態による垂直型メモリ素子を示す平面図である。 図２４に示す平面図のＩ−Ｉ’ラインに沿って第１方向に切断した断面図である。 図２４に示す平面図のＩＩ−ＩＩ’ラインに沿って第１方向に切断した断面図である。 図２４に示す平面図のＩＩＩ−ＩＩＩ’ラインに沿って第１方向に切断した断面図である断面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための斜視図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための斜視図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための断面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための断面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための断面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための平面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための断面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための断面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための断面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための平面図である。 図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための平面図である。 本実施形態による垂直型メモリ素子を示す斜視図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１〜図５は、本発明の一実施形態による垂直型メモリ素子を示す斜視図、平面図、及び断面図である。
具体的に、図１及び図２は、本発明の一実施形態による垂直型メモリ素子の斜視図であり、図３は、本発明の一実施形態による垂直型メモリ素子の平面図である。図４は、図３に示す平面図のＩ−Ｉ’ラインに沿って第１方向に切断した断面図であり、図５は、図３に示す平面図のＩＩ−ＩＩ’ラインに沿って第１方向に切断した断面図である。
以下、基板の上面から垂直に突出する方向を第１方向と定義する。基板の上面に平行して、互いに交差する２方向を各々第２方向及び第３方向と定義する。例えば、第２方向と第３方向とは直交する。図面上に矢印で表示された方向及びその反対方向は、同一方向として説明する。上述した方向に対する定義は、以後、全ての図面で同様に適用される。説明の便宜のために、図１〜図３では一部の絶縁膜の図示が省略され、図１及び図２ではコンタクトプラグが省略されている。
図１〜図５を参照すると、基板１００は、メモリセルが形成されるセル領域（Ａ）と、セルを連結するための配線が形成される配線領域（Ｂ）とを含む。配線領域（Ｂ）は、セル領域（Ａ）の両側縁部に位置する。
垂直型メモリ素子は、垂直チャンネル構造物１３２及びゲートライン構造物１５０を備える。垂直チャンネル構造物１３２は、基板１００の上面から第１方向に突出して延長される。ゲートライン構造物１５０は、垂直チャンネル構造物１３２を覆い被せて第１方向に沿って積層されるゲートライン（１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、１１６ｅ、１１６ｆ、１１６ｇ、１１６ｈ）を含む。ゲートライン１１６は、第２方向に延長される。
ゲートライン構造物１５０の第２方向の端部に接触して、第１及び第２階段パターン構造物（１５２、１５４）が含まれる。ゲートライン構造物１５０及び垂直チャンネル構造物１３２は、セル領域に位置し、第１及び第２階段パターン構造物（１５２、１５４）は配線領域に位置する。
基板１００は、例えばシリコン、ゲルマニウムのような半導体物質を含む。他の実施形態において、基板１００は単結晶シリコンを含む。基板１００上にはパッド絶縁膜１０２が備えられる。
垂直チャンネル構造物１３２は、チャンネル１７２と、トンネル絶縁膜、電荷格納膜、及びブロッキング誘電膜を含む構造物１７４と、埋め込み絶縁パターン１７６とを含む。垂直チャンネル構造物１３２は、ゲートライン構造物１５０を貫通して、第１方向に延長される。
チャンネル１７２は、中空のシリンダー（ｃｙｌｉｎｄｅｒ）形状またはカップ（ｃｕｐ）形状を有する。チャンネルは、ポリシリコンまたは単結晶シリコンを含む。
埋め込み絶縁パターン１７６は、チャンネルの内部空間に備えられる。埋め込み絶縁パターン１７６は、ピラー（ｐｉｌｌａｒ）形状を有する。埋め込み絶縁パターン１７６は、シリコン酸化物のような絶縁物質を含む。一実施形態において、チャンネル１７２が、ピラーまたは内部が満たされた円柱形状を有する場合、埋め込み絶縁パターン１７６を省略できる。
トンネル絶縁膜、電荷格納膜、及びブロッキング誘電膜を含む構造物１７４は、チャンネル１７２の外側壁上に順に積層される。構造物１７４は、チャンネル１７２の外側壁を覆い被せるように形成される。トンネル絶縁膜は、シリコン酸化物のような酸化物を含む。電荷格納膜はシリコン窒化物を含む。ブロッキング誘電膜は、シリコン酸化物、ハフニウム酸化物、またはアルミニウム酸化物のような金属酸化物を含む。
本実施形態において、基板１００の上面と垂直チャンネル構造物１３２との間には、半導体パターン１７０がさらに含まれる。半導体パターン１７０は、基板１００の上面に接触する。半導体パターン１７０は、ピラー形状を有し、半導体パターン１７０の上面に垂直チャンネル構造物１３２が形成される。
チャンネル１７２と、トンネル絶縁膜、電荷格納膜、及びブロッキング誘電膜を含む構造物１７４と、埋め込み絶縁パターン１７６との上にはパッドパターン１７８が形成される。パッドパターン１７８は、例えば、垂直型メモリ素子のビットラインに電気的に連結される。
ゲートライン構造物１５０は、ゲートライン１１６及び絶縁膜１０６が交互に積層された構造を有する。
ゲートライン１１６は、グラウンド選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）、ワードライン（ｗｏｒｄ ｌｉｎｅ）、及びストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）を含む。例えば、最下層のゲートライン１１６ａは、ＧＳＬに提供され、最上層のゲートライン１１６ｈは、ＳＳＬに提供される。ＧＳＬ及びＳＳＬの間のゲートライン（１１６ｂ〜１１６ｇ）は、ワードラインに提供される。
第１及び第２階段パターン構造物（１５２、１５４）は、一側壁部位が互いに直接接触する。第１及び第２階段パターン構造物（１５２、１５４）は、各層のゲートライン１１６の第２方向の端部に接触する延長ゲートライン（１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈ）、及び延長ゲートライン１１８の第１方向の間に配置される絶縁膜１０６を含む。ゲートライン構造物１５０及びゲートライン構造物１５０に接触する第１及び第２階段パターン構造物（１５２、１５４）は、実質的に１つの構造体に形成され、ゲート構造物１５６に提供される。本実施形態において、ゲートライン１１６の１つ（例えば、１１６ａ）と延長ゲートライン１１８の１つ（例えば、１１８ａ）は、図４及び図５に示すように１つの構造物に形成される。
第１及び第２階段パターン構造物（１５２、１５４）に含まれる延長ゲートライン１１８及び絶縁膜１０６は、第１方向に沿って上部に行くほど第２方向への長さが減少する形状を有する。即ち、第１及び第２階段パターン構造物（１５２、１５４）は、上部に比べて下部の延長ゲートライン１１８及び絶縁膜１０６が第２方向にさらに突出する形状を有する。したがって、第１及び第２階段パターン構造物（１５２、１５４）は、各々階段形状を有する。
ゲートライン１１６及び延長ゲートライン１１８は、同一物質で形成される。ゲートライン１１６及び延長ゲートライン１１８は、例えば、タングステンのような金属、金属シリサイド、及び／又は金属窒化物を含む。本実施形態において、ゲートライン１１６及び延長ゲートライン１１８は、タングステンを含む。
絶縁膜１０６は、シリコン酸化物を含む。
第１階段パターン構造物１５２の各階段層には、２層の延長ゲートライン１１８が含まれる。したがって、本実施形態において、第１階段パターン構造物１５２には、ゲートライン１１６の積層数の１／２個の階段層が含まれる。例えば、ゲートライン１１６が８層に形成された場合、第１階段パターン構造物１５２には４層の階段層が含まれる。
第１階段パターン構造物１５２の各階段層の上部には、第ｎ層の延長ゲートライン（ｎは、２以上の偶数）が位置する。即ち、第ｎ層の延長ゲートライン（例えば、１１８ｂ、１１８ｄ、１１８ｆ、１１８ｈ）の上部面において第２方向に突出した部位は、第１コンタクトプラグ１６０ａが接触するためのパッド領域になる。したがって、偶数層に形成されたゲートライン（１１６ｂ、１１６ｄ、１１６ｆ、１１６ｈ）は、第１階段パターン構造物１５２の各パッド領域に接触する第１コンタクトプラグ１６０ａを通じて電気信号が印加される。各パッド領域は、絶縁膜１０６によりカバーされる。第１階段パターン構造物１５２の各パッド領域は、基板から相対的に最も高く位置する延長ゲートラインである第ｎ層のゲートラインのいずれか１つを含む。第１階段パターン構造物１５２において、第１方向に沿って下部層から上部層に形成されるパッド領域を順に第２、第４、第６、及び第８パッド領域（１４２、１４４、１４６、１４８）と呼ぶ。
第２階段パターン構造物１５４の各階段層には、２層の延長ゲートライン１１８が含まれる。したがって、本実施形態において、第２階段パターン構造物１５４には、ゲートライン１１６の積層数の１／２個の階段層が含まれる。例えば、ゲートライン１１６が８層に形成された場合、第２階段パターン構造物１５４には４層の階段層が含まれる。
第２階段パターン構造物１５４の各階段層の上部には、第ｎ−１層の延長ゲートライン（ｎは、２以上の偶数）が位置する。即ち、第ｎ−１層の延長ゲートライン（例えば、１１８ａ、１１８ｃ、１１８ｅ、１１８ｇ）の上部面から第２方向に突出した部位は、第２コンタクトプラグ１６０ｂが接触するためのパッド領域になる。したがって、奇数層に形成されたゲートライン（１１６ａ、１１６ｃ、１１６ｅ、１１６ｇ）は、第２階段パターン構造物１５４の各パッド領域に接触する第２コンタクトプラグ１６０ｂを通じて電気信号が印加される。各パッド領域は、絶縁膜１０６によりカバーされる。第２階段パターン構造物１５４の各パッド領域は、基板から相対的に最も高く位置する延長ゲートラインである第ｎ−１層のゲートラインのいずれか１つを含む。
図１及び図４を参照すると、本実施形態において、第２階段パターン構造物１５４に含まれる各々の第ｎ層の延長ゲートラインは、第２方向の端部にリセス部を含む。第２階段パターン構造物１５４に含まれる各々の第ｎ−１層の延長ゲートラインは、第２方向の端部に第ｎ−１層の延長ゲートラインの直上に位置する第ｎ層の延長ゲートラインのリセス部により露出される露出部を含む。例えば、第２階段パターン構造物１５４の第２延長ゲートライン１１８ｂは、第２方向の端部にリセス部を含み、第２階段パターン構造物１５４で第２延長ゲートライン１１８ｂの直下の第１延長ゲートライン１１８ａにはリセス部により露出する露出部を含む。図１及び図３に示すように、第ｎ−１層の延長ゲートラインの露出部の第３方向の幅は、第１方向に沿って高くなるほど減少する。
第２階段パターン構造物１５４で、第１方向に沿って下部層から上部層に形成されるパッド領域を順に第１、第３、第５、及び第７パッド領域（１４１、１４３、１４５、１４７）と呼ぶ。第ｎ−１層の延長ゲートラインの露出部は、各々のパッド領域（例えば、第１、第３、第５、及び第７パッド領域）に使用される。本実施形態において、第ｎ−１層の延長ゲートラインの露出部は、図３に示すように、第３方向の幅がセル領域側に向かって徐々に狭くなる。このように、ゲートライン構造物１５０は、第１及び第２階段パターン構造物（１５２、１５４）に接触する。第１及び第２階段パターン構造物（１５２、１５４）は、第３方向に互いに接触しながら第２方向に延長される。第１及び第２階段パターン構造物（１５２、１５４）に含まれる第ｎ及び第ｎ−１パッド領域は、第３方向に段差を有しながら第３方向に並んで配置される。
図３に示すように、ゲートライン構造物１５０は、第３方向に第１幅（Ｗ１）を有する。また、ゲートライン構造物１５０に接触する第１及び第２階段パターン構造物（１５２、１５４）の第３方向への幅の和は、第１幅（Ｗ１）である。即ち、ゲート構造物１５６は、第３方向に第１幅（Ｗ１）を有する。
第２階段パターン構造物１５４で、各パッド領域の上部面の第３方向の幅は、上部層から下部層に行くほど徐々に増加する。例えば、第１パッド領域１４１の第３方向の幅は、第３パッド領域１４３の第３方向の幅より大きい。また、第３パッド領域１４３の第３方向の幅は、第５パッド領域１４５の第３方向の幅より大きい。また、第５パッド領域１４５の第３方向の幅は、第７パッド領域１４７の第３方向の幅より大きい。
一方、第１階段パターン構造物１５２で、各パッド領域の上部面の第３方向の幅は、上部層から下部層に行くほど徐々に減少する。例えば、第２パッド領域１４２の第３方向の幅が最も小さく、第４、第６、及び第８パッド領域（１４４、１４６、１４８）に行くほど第３方向の幅が増加する。
このように、第１及び第２階段パターン構造物（１５２、１５４）の各パッド領域は各層別に第３方向の幅がそれぞれ異なる。
したがって、第２階段パターン構造物の第ｎ−１パッド領域の面積は、上部層から下部層に行くほど増加する。一方、第１階段パターン構造物の第ｎパッド領域の面積は、上部層から下部層に行くほど減少する。
第２階段パターン構造物１５４の各パッド領域で、第１及び第２階段パターン構造物（１５２、１５４）が第３方向に互いに接する頂点部位Ｃは、丸みを帯びたコーナー（ｒｏｕｎｄｅｄ ｃｏｒｎｅｒ）を有する。丸みを帯びたコーナーは、第１及び第２階段パターン構造物の間の境界に接し、第ｎ−１層の延長ゲートラインの各々の露出部の端部と第２方向に離隔する。したがって、頂点部位Ｃから、第１方向に沿って上方に延長される第１及び第２階段パターン構造物（１５２、１５４）の接触部の側壁は、垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。
即ち、第２階段パターン構造物１５４の各パッド領域を平面上から見る時、第１及び第２階段パターン構造物（１５２、１５４）が第３方向に互いに接する頂点部位Ｃは、直角ではなく、円弧の形状を有する。
ゲートライン構造物１５０と、第１及び第２階段パターン構造物（１５２、１５４）とを覆う層間絶縁膜１３０が形成される。層間絶縁膜１３０はシリコン酸化物を含む。
第２階段パターン構造物１５４において、第１及び第２階段パターン構造物（１５２、１５４）が第３方向に互いに接する頂点部位Ｃに丸みを付けることで、頂点部位Ｃにも層間絶縁膜１３０が容易に詰められる。したがって、頂点部位Ｃに層間絶縁膜１３０が詰められないことによるボイド不良が減少する。
第１コンタクトプラグ１６０ａは、層間絶縁膜１３０を貫通して第１階段パターン構造物１５２の各パッド領域の延長ゲートライン（例えば、１１８ｂ、１１８ｄ、１１８ｆ、１１８ｈ）に各々接触する。
第２コンタクトプラグ１６０ｂは、層間絶縁膜１３０を貫通して第２階段パターン構造物１５４の各パッド領域の延長ゲートライン（例えば、１１８ａ、１１８ｃ、１１８ｅ、１１８ｇ）に接触する。
第１階段パターン構造物１５２の各パッド領域は、各層別に第３方向の幅がそれぞれ異なるので、第１コンタクトプラグ１６０ａを各パッド領域に接触するように多様に配置させる。本実施形態において、第１コンタクトプラグ１６０ａは、平面上から見る時、第２方向または第３方向に並んで配置されるか、斜線に配置されるか、またはジグザグに配置される。他の例で、第１コンタクトプラグ１６０ａは、各パッド領域の中心部位に配置される。
第２階段パターン構造物１５４の各パッド領域は、各層別に第３方向の幅がそれぞれ異なるので、第２コンタクトプラグ１６０ｂを各パッド領域に接触するように多様に配置させる。本実施形態において、第２コンタクトプラグ１６０ｂは、平面上から見る時、第２方向または第３方向に並んで配置されるか、斜線に配置されるか、またはジグザグに配置される。他の例で、第２コンタクトプラグ１６０ｂは、各パッド領域の中心部位に配置される。
第１階段パターン構造物１５２及び第２階段パターン構造物１５４は、階段層を含む１つの階段パターンと看做すことができる。さらに、第１階段パターン構造物１５２に含まれる延長ゲートライン１１８のうちの１つの部位（例えば、１１８ａ）と、第２階段パターン構造物１５４に含まれる延長ゲートライン１１８のうちのいずれか１つの部位（例えば、１１８ａ）とは、１つの延長ゲートライン１１８と看做すことができる。図１、図４、及び図５を参照すると、階段パターン構造物に含まれる各階段層は、第１延長ゲートライン（例えば、１１８ａ）及び第２延長ゲートライン（例えば、１１８ｂ）を含み、これらは基板上に積層され、互いに隣接する。第２延長ゲートライン１１８ｂはリセス部を含み、リセス部は第２延長ゲートラインの直下の第１延長ゲートライン１１８ａのパッド領域を露出させる。第１延長ゲートライン１１８ｃはパッド領域を含む。パッド領域１４３の第３方向の幅は、パッド領域１４１の幅より小さい。パッド領域（１４１、１４３、１４５、１４７）の第３方向の幅は、第１方向の高さに沿って減少する。パッド領域（１４１、１４３、１４５、１４７）の面積は、第１方向の高さに沿って減少する。
図１、図３〜図５では、説明の便宜のために、ゲートライン１１６が全８層に配置されたものを示したが、ゲートライン１１６は回路設計デザイン及び／又は垂直型メモリ素子の容量もしくは集積度を考慮して調節される。ゲート構造物１５６は複数個が備えられ、第３方向に離隔しながら配置される。ゲート構造物１５６の第３方向の間には第２方向に延長される開口部１３４が含まれ、開口部１３４の内部には絶縁パターン（図示せず）が備えられる。絶縁パターン（図示せず）は、例えばシリコン酸化物のような絶縁物質を含む。
第３方向に隣り合うゲート構造物１５６は、開口部１３４の中心部に対して対称な形状を有する。即ち、１つのゲート構造物１５６は、第３方向に沿って第１階段パターン構造物１５２及び第２階段パターン構造物１５４の順に配置され、これと隣り合うゲート構造物は第３方向に沿って第２階段パターン構造物１５４及び第１階段パターン構造物１５２の順に配置される。
第２階段パターン構造物１５４の各パッド領域は、上部層から下部層に行くほど開口部１３４に接するコーナー部から第３方向への幅が徐々に増加する。
絶縁パターンの下の基板１００には不純物領域（図示せず）が形成される。不純物領域は第２方向に延長し、垂直型メモリ素子の共通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ：ＣＳＬ）に提供される。
他の実施形態において、絶縁パターンを貫通し、不純物領域に電気的に連結されるＣＳＬがさらに形成される。
図６〜図２０は、本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図及び平面図である。
具体的に、図６〜図９、図１１、図１３、図１５〜１７、及び図１９は、本実施形態による垂直型メモリ素子の製造方法を説明するための斜視図である。図１０、図１２、図１４、図１８、及び図２０は、本実施形態による垂直型メモリ素子の製造方法を説明するための平面図である。説明の便宜のために、一部の斜視図及び平面図において絶縁膜の図示は省略した。
図６を参照すると、基板１００上にパッド絶縁膜１０２を形成する。パッド絶縁膜１０２上に犠牲膜（１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅ、１０４ｆ、１０４ｇ、１０４ｈ）、及び絶縁膜（１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ）を交互に繰り返して積層してモールド構造物１０７を形成する。
基板１００は、例えばシリコン、ゲルマニウムのような半導体物質を含む。本実施形態によれば、基板１００は、セル領域Ａとパッド領域Ｂを含む。
パッド絶縁膜１０２及び絶縁膜１０６は、シリコン酸化物のような酸化物系の物質を使用して形成される。犠牲膜１０４は、絶縁膜１０６に対してエッチング選択比を有し、湿式エッチング工程により容易に除去できる物質を使用して形成される。例えば、犠牲膜１０４はシリコン窒化物（ＳｉＮ）またはシリコン硼窒化物（ＳｉＢＮ）のような窒化物系の物質を使用して形成される。
本実施形態において、パッド絶縁膜１０２、犠牲膜１０４、及び絶縁膜１０６は、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程、プラズマ化学気相成長（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）工程、高密度プラズマ−化学気相成長（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＨＤＰ−ＣＶＤ）工程、または原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）工程のうちの少なくとも１つの工程を用いて形成される。本実施形態において、パッド絶縁膜１０２は、基板１００の上面に対して熱酸化またはラジカル酸化工程を遂行して形成される。
犠牲膜１０４は、後続工程により除去され、ＧＳＬ、ワードライン、及びＳＳＬが形成される空間を提供する。したがって、絶縁膜１０６及び犠牲膜１０４の積層数は以後に形成されるＧＳＬ、ワードライン、及びＳＳＬが積層される数によって変わる。
図７を参照すると、配線領域Ｂのモールド構造物１０７の最上部に形成された絶縁膜１０６ｈ及び犠牲膜１０４ｈの一部をエッチングして段差部１１２ａを形成する。
具体的に、モールド構造物１０７上に写真工程を遂行してフォトレジストパターン（図示せず）を形成する。フォトレジストパターンは配線領域のモールド構造物１０７の上部を一部露出する。
フォトレジストパターンをエッチングマスクに用いてモールド構造物１０７の最上部の１層の絶縁膜１０６ｈ及び犠牲膜１０４ｈをエッチングする。したがって、配線領域でモールド構造物の最上部の面には第３方向に沿って段差部１１２ａと非段差部１１２ｂが反復される。非段差部１１２ｂは、絶縁膜１０６及び犠牲膜１０４が段差部１１２ａに比べて各々１層さらに積層された形状を有する。
本実施形態において、段差部１１２ａ及び非段差部１１２ｂは第３方向に同一の幅を有する。他の実施形態において、段差部及び非段差部は第３方向にそれぞれ異なる幅を有し得る。
非段差部１１２ｂには後続工程により第１階段パターン構造物が形成され、段差部１１２ａには後続工程により第２階段パターン構造物が形成される。
段差部１１２ａの底面は、四角形の形状を有する。セル領域Ａに隣り合う段差部１１２ａの底面の四角形の頂点部位は丸みを帯びた形状を有する。即ち、頂点部位から第１方向に沿って上方に延長される段差部１１２ａの側壁部位は、垂直に曲がらないで屈曲を有しながら曲がる形状を有する。
段差部１１２ａを形成するエッチング工程を遂行する時、段差部１１２ａの底面の頂点部位では３次元効果によりエッチングが相対的に少なくなり、頂点部位が丸みを帯びた形状を有する。本実施形態において、段差部１１２ａを形成するエッチング工程で、段差部１１２ａの底面の頂点部位のエッチング率が相対的に減少するようにエッチング条件をコントロールする。
図８を参照すると、図７に示した段差部１１２ａを含むモールド構造物１０７上に階段層を形成するための第１フォトレジストパターン１１０ａを形成する。
第１フォトレジストパターン１１０ａは、モールド構造物１０７における配線領域Ｂの縁部を選択的に露出する形状を有する。本実施形態において、第１フォトレジストパターン１１０ａの露出部位は第３方向に延長される。また、第１フォトレジストパターン１１０ａの露出部位の第２方向の幅は形成しようとするパッド領域の第２方向の幅と同一である。
図９及び図１０を参照すると、第１フォトレジストパターン１１０ａをエッチングマスクに用いてモールド構造物１０７の上部の２層の絶縁膜（１０６ｈ、１０６ｇ）、及び２層の犠牲膜（１０４ｈ、１０４ｇ）をエッチングする。
図９に示すように、８層の絶縁膜及び８層の犠牲膜が交互に積層される場合、段差部１１２ａでは７層及び６層に位置する絶縁膜（１０６ｇ、１０６ｆ）及び犠牲膜（１０４ｇ、１０４ｆ）がエッチングされ、非段差部１１２ｂでは８層及び７層に位置する絶縁膜（１０６ｈ、１０６ｇ）及び犠牲膜（１０４ｈ、１０４ｇ）がエッチングされる。
エッチング工程により、３層の第１予備パッド部１２１及び第２予備パッド部１２２が各々形成される。３層の第２予備パッド部１２２は、３層の第１予備パッド部１２１より高い。３層の第１予備パッド部１２１の表面は、四角形の形状を有する。３層の第１予備パッド部１２１の表面の四角形において、セル領域に近い頂点部位は丸みを帯びた形状を有する。即ち、頂点部位から第１方向に沿って上方に延長される側壁部位は垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。
図１１及び１２を参照すると、第１フォトレジストパターン１１０ａの表面をトリミングして第２フォトレジストパターン１１０ｂを形成する。第２フォトレジストパターン１１０ｂを用いてモールド構造物１０７に露出する２層の絶縁膜１０６及び２層の犠牲膜１０４をエッチングする。
具体的に、第２フォトレジストパターン１１０ｂは、第１フォトレジストパターン１１０ａの第２方向の幅より狭い幅を有する。したがって、第２フォトレジストパターン１１０ｂによるモールド構造物１０７の露出部位が増加する。また、第２フォトレジストパターン１１０ｂの高さは、第１フォトレジストパターン１１０ａの高さより低い。
本実施形態において、第２フォトレジストパターン１１０ｂの露出部位は、第３方向に延長される。また、第２フォトレジストパターン１１０ｂの露出部位の第２方向の幅は、形成しようとする各パッド領域の第２方向の幅の２倍である。
図１１に示すように、８層の絶縁膜及び８層の犠牲膜が交互に積層される場合、段差部１１２ａでは、７層及び６層に位置した絶縁膜（１０６ｇ、１０６ｆ）及び犠牲膜（１０４ｇ、１０４ｆ）がエッチングされ、非段差部１１２ｂでは、８層及び７層に位置した絶縁膜（１０６ｈ、１０６ｇ）及び犠牲膜（１０４ｈ、１０４ｇ）がエッチングされる。したがって、３層の第３及び第４予備パッド部（１２３、１２４）が各々形成される。
また、３層の第１予備パッド部１２１ではその下部の５層及び４層の絶縁膜及び犠牲膜がエッチングされ、３層の第２予備パッド部１２２ではその下部の６層及び５層の絶縁膜及び犠牲膜が追加でエッチングされることによって、２層の第１及び第２予備パッド部（１２１ａ、１２２ａ）が各々形成される。
また、２層の第２予備パッド部１２２ａは、２層の第１予備パッド部１２１ａより高い。３層の第４予備パッド部１２４は、３層の第３予備パッド部１２３より高い。
３層の第３予備パッド部１２３及び２層の第１予備パッド部１２１ａの表面は、四角形状を有する。また、３層の第３予備パッド部１２３及び２層の第１予備パッド部１２１ａの四角形で、セル領域に近い頂点部位は丸みを帯びた形状を有する。即ち、頂点部位から第１方向に沿って上方に延長される側壁部位は垂直に曲がらないで屈曲を有しながら曲がる形状を有する。
３層の第３及び第４予備パッド部（１２３、１２４）は、全２回のエッチング工程により形成されたものであり、２層の第１及び第２予備パッド部（１２１ａ、１２２ａ）は、全３回のエッチング工程により形成されたものである。このように、３層の第３及び第４予備パッド部（１２３、１２４）と２層の第１及び第２予備パッド部（１２１ａ、１２２ａ）とはそれぞれ異なる回数でエッチング工程が遂行されて形成されるため、各予備パッド部（１２１ａ、１２２ａ、１２３、１２４）の第３方向の上部幅が同一でない。
具体的に、２層の第１予備パッド部１２１ａは、３層の第３予備パッド部１２３より多い回数のエッチング工程が遂行されたので、２層の第１予備パッド部１２１ａは、３層の第３予備パッド部１２３より第３方向への上部幅がより広い。２層の第１予備パッド部１２１ａの第３方向への幅が増加するにつれて、２層の第２予備パッド部１２２ａの第３方向への幅は減少する。
図１３及び図１４を参照すると、第２フォトレジストパターン１１０ｂの表面をトリミングして第３フォトレジストパターン１１０ｃを形成する。第３フォトレジストパターン１１０ｃを用いて露出したモールド構造物１０７の２層の絶縁膜及び２層の犠牲膜をエッチングする。
具体的に、第３フォトレジストパターン１１０ｃは、第２フォトレジストパターン１１０ｂの第２方向の幅より狭い幅を有する。したがって、第３フォトレジストパターン１１０ｃによるモールド構造物１０７の露出部位が増加する。また、第３フォトレジストパターン１１０ｃの高さは、第２フォトレジストパターン１１０ｂの高さより低い。
本実施形態において、第３フォトレジストパターン１１０ｃの露出部位は、第３方向に延長される。また、第３フォトレジストパターン１１０ｃの露出部位の第２方向の幅は、形成しようとする各パッド領域の第２方向の幅の３倍である。
図１３に示すように、８層の絶縁膜及び８層の犠牲膜が交互に積層される場合、段差部１１２ａでは、７層及び６層に位置した絶縁膜（１０６ｇ、１０６ｆ）及び犠牲膜（１０４ｇ、１０４ｆ）がエッチングされ、非段差部１１２ｂでは、８層及び７層に位置した絶縁膜（１０６ｈ、１０６ｇ）及び犠牲膜（１０４ｈ、１０４ｇ）がエッチングされる。したがって、３層の第５及び第６予備パッド部（１２５、１２６）が各々形成される。
３層の第３予備パッド部１２３では、その下部の５層及び４層の絶縁膜及び犠牲膜が各々エッチングされ、３層の第４予備パッド部１２４では、その下部の６層及び５層の絶縁膜及び犠牲膜が各々エッチングされる。したがって、２層の第３及び第４予備パッド部（１２３ａ、１２４ａ）が各々形成される。
また、２層の第１予備パッド部１２１ａでは、その下部の３層及び２層の絶縁膜及び犠牲膜が各々エッチングされ、２層の第２予備パッド部１２２ａでは、その下部の第４及び第３層の絶縁膜及び犠牲膜が各々エッチングされる。したがって、１層の第１及び第２予備パッド部（１２１ｂ、１２２ｂ）が各々形成される。
この後、第３フォトレジストパターン１１０ｃを除去する。第３フォトレジストパターン１１０ｃが除去された部位の段差部及び非段差部部位は、４層の第７及び第８予備パッド部（１２７、１２８）に各々提供される。
このように、第１から第８予備パッド部（１２１ｂ、１２２ｂ、１２３ａ、１２４ａ、１２５、１２６、１２７、１２８）は、各々互いに異なる高さの上部面を有し、第１予備パッド部１２１ｂから第８予備パッド部１２８に行くほど表面の高さがより高い。
第５予備パッド部１２５、第３予備パッド部１２３ａ、及び第１予備パッド部１２１ｂの表面は四角形状を有する。第１、第３、及び第５予備パッド部（１２１ｂ、１２３ａ、１２５）の表面の四角形でセル領域に近い頂点部位は丸みを帯びた形状を有する。即ち、頂点部位Ａから第１方向に沿って上方に延長される側壁部位は垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。
各予備パッド部はそれぞれ異なる回数でエッチング工程が遂行されて形成されるので、各予備パッド部の第３方向の上部幅が同一でない。
段差部から形成された第１、第３、第５、及び第７予備パッド部（１２１ｂ、１２３ａ、１２５、１２７）は、エッチング工程の回数が増加するほど第３方向に上部幅が増加する。したがって、第１予備パッド部１２１ｂは第３方向に上部幅が最も広く、第３、第５、及び第７予備パッド部（１２３ａ、１２５、１２７）に行くほど第３方向に上部幅が徐々に減少する。一方、第２予備パッド部１２２ｂは第３方向に上部幅が最も狭く、第４、第６、及び第８予備パッド部（１２４ａ、１２６、１２８）に行くほど第３方向に上部幅が徐々に増加する。
これによって、第１から第８予備パッド部（１２１ｂ、１２２ｂ、１２３ａ、１２４ａ、１２５、１２６、１２７、１２８）が含まれる予備階段型モールド構造物１０７ａが形成される。
図１５を参照すると、予備階段型モールド構造物１０７ａを覆う層間絶縁膜１３０を形成する。
本実施形態において、層間絶縁膜１３０は、予備階段型モールド構造物１０７ａを全体的にカバーする。他の実施形態において、例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ：ＣＭＰ）工程により層間絶縁膜１３０の上部を平坦化する。
予備階段型モールド構造物１０７ａにおいて、第１、第３、第５、及び第７予備パッド部（１２１ｂ、１２３ａ、１２５、１２７）部位は、各々第２、第４、第６、及び第８パッド部（１２２ｂ、１２４ａ、１２６、１２８）との段差によって層間絶縁膜１３０にボイドが生じる。特に、第１、第３、第５、及び第７予備パッド部（１２１ｂ、１２３ａ、１２５、１２７）部位の各頂点部位でボイドが生じる。
しかしながら、頂点部位の側壁は垂直に曲がらないで、屈曲を有しながら曲がる形状を有するので、当該部位で層間絶縁膜１３０がより容易に詰められる。したがって、層間絶縁膜１３０のボイド発生を減少させる。
図１６を参照すると、セル領域に層間絶縁膜１３０及び予備階段型モールド構造物１０７ａを貫通するチャンネルホール１３１が形成される。各チャンネルホール１３１の内部に垂直チャンネル構造物１３２が形成される。
具体的に、層間絶縁膜１３０上にハードマスク（図示せず）を形成し、ハードマスクをエッチングマスクに使用するドライエッチング工程により層間絶縁膜１３０及び予備階段型モールド構造物１０７ａをエッチングしてチャンネルホール１３１を形成する。チャンネルホール１３１により基板１００の上面が露出される。チャンネルホール１３１の形成後、ハードマスクは除去される。
垂直チャンネル構造物１３２は、図４及び５を参照すると、チャンネル１７２、トンネル絶縁膜、電荷格納膜、ブロッキング誘電膜を含む構造物１７４と、埋め込み絶縁パターン１７６とを含む。本実施形態において、チャンネルホール１３１の底面の基板と垂直チャンネル構造物１３２との間に半導体パターン１７０を形成する。
半導体パターン１７０は、チャンネルホール１３１の底部を詰めて、チャンネルホール１３１により露出した基板１００の上面をシード（ｓｅｅｄ）に使用する選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ：ＳＥＧ）を通じて形成される。他の実施形態において、チャンネルホール１３１の底部を詰める非晶質シリコン膜を形成した後、非晶質シリコン膜上にレーザーエピタキシャル成長（Ｌａｓｅｒ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ：ＬＥＧ）工程または固相エピタキシー（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＳＰＥ）工程を遂行して半導体パターンを形成する。
チャンネルホール１３１の側壁、半導体パターン１７０の上面、及び層間絶縁膜の上面に沿ってブロッキング誘電膜、電荷格納膜、及びトンネル絶縁膜を形成し、これらをエッチバックしてチャンネルホール１３１の側壁上にブロッキング誘電膜、電荷格納膜、及びトンネル絶縁膜を含む構造物１７４を形成する。
以後、トンネル絶縁膜、半導体パターン１７０、及び層間絶縁膜１３０上にチャンネル膜を形成し、チャンネルホール１３１の残りの部分を十分に詰める埋め込み絶縁膜を形成する。次に、層間絶縁膜の上面が露出するまでチャンネル膜及び埋め込み絶縁膜の上部を平坦化する。上述した工程により、半導体パターン１７０上に垂直チャンネル構造物１３２を形成する。
ブロッキング誘電膜、電荷格納膜、及びトンネル絶縁膜は、各々ＣＶＤ工程、ＰＥＣＶＤ工程、またはＡＬＤ工程などにより形成される。
チャンネル膜は、選択的に不純物がドーピングされたポリシリコンまたは非晶質シリコンを使用して形成される。一方、ポリシリコンまたは非晶質シリコンを使用してチャンネル膜を形成した後、熱処理またはレーザービーム照射によりこれを単結晶シリコンに転換させる。埋め込み絶縁膜は、シリコン酸化物またはシリコン窒化物のような絶縁物質を使用して形成される。チャンネル膜及び埋め込み絶縁膜は、例えば、ＣＶＤ工程、ＰＥＣＶＤ工程、スパッタリング工程、またはＡＬＤ工程などを用いて形成される。
他の実施形態において、埋め込み絶縁膜の形成が省略され、この場合、チャンネル１７２はピラー形状に形成されてチャンネルホール１３１の残りの部分を詰める。
この後、チャンネルホール１３１の上部をキャッピングするパッドパターン１７８を形成する。例えば、垂直チャンネル構造物１３２の上部をエッチバック（ｅｔｃｈ−ｂａｃｋ）工程により除去してリセスし、リセスを詰めるパッドパターン１７８を形成する。パッドパターン１７８はポリシリコンを含む。
図１７及び１８を参照すると、層間絶縁膜、予備階段型モールド構造物１０７ａ、及びパッド絶縁膜１０２をエッチングして、予備階段型モールド構造物１０７ａを切断する開口部１３４を形成する。開口部１３４は予備階段型モールド構造物１０７ａで、各層の予備パッド部の第３方向の中心部をカッティングしながら第２方向に延長される。便宜上、図１７及び図１８では層間絶縁膜を省略した。
具体的に、層間絶縁膜上にハードマスク（図示せず）を形成する。ハードマスクをエッチングマスクに使用するドライエッチング工程により層間絶縁膜、予備階段型モールド構造物、及びパッド絶縁膜をエッチングして開口部１３４を形成する。
開口部１３４が形成されるにつれて、各層予備パッド部は切断されて各層のパッド部が形成される。また、予備階段型モールド構造物１０７ａは各層のパッド部を含む複数の階段型モールド構造物１０７ｂで形成される。本実施形態において、図１７に示すように、階段型モールド構造物１０７ｂは、配線領域に第１から第８パッド部（１２１ｃ、１２２ｃ、１２３ｂ、１２４ｂ、１２５ａ、１２６ａ、１２７ａ、１２８ａ）を含む。階段型モールド構造物１０７ｂは第２方向に延長され、第３方向に配列される。
第３方向に隣り合う階段型モールド構造物１０７ｂは、開口部１３４の中心部に対して対称な形状を有する。例えば、１つの階段型モールド構造物１０７ｂは、第３方向に右側に第１、第３、第５、及び第７予備パッド部（１２１ｃ、１２３ｂ、１２５ａ、１２７ａ）が形成され、これと隣り合う階段型モールド構造物は第３方向に左側に第１、第３、第５、及び第７予備パッド部（１２１ｃ、１２３ｂ、１２５ａ、１２７ａ）が形成される。
階段型モールド構造物１０７ｂで、第１方向に沿って上部層から下部層に行くほど第ｎ−１層（ｎは、２以上の偶数）のパッド部の第３方向の幅が増加する。一方、上部層から下部層に行くほど第ｎ層（ｎは、２以上の偶数）のパッド部の第３方向の幅が減少する。
階段型モールド構造物１０７ｂの第ｎ−１層パッド部で、第ｎ−１層パッド部と第ｎ層パッド部とが互いに第３方向に接する部位の頂点部位は丸みを帯びる。
図１９を参照すると、開口部１３４により側壁が露出した犠牲膜１０４を除去してギャップ（図示せず）を形成する。ギャップの内部に導電物質を形成してゲートライン構造物１５０及び第１及び第２層段構造物（１５２、１５４）を形成する。
本実施形態によれば、犠牲膜パターン１０４は、シリコン酸化物に対してエッチング選択比を有するエッチング液を使用する湿式エッチング工程により除去される。例えば、エッチング液として燐酸のような酸性溶液を使用する。犠牲膜パターン１０４が除去されるにつれて、各層の絶縁膜１０６の間にギャップが形成される。ギャップによりブロッキング誘電膜が一部露出される。他の実施形態において、最下層のギャップを通じて半導体パターンの側壁が露出される。
ギャップを実質的に完全に詰めて、開口部１３４を少なくとも部分的に共に詰める第１導電膜を形成する。第１導電膜は金属または金属窒化物を使用して形成される。例えば、第１導電膜は、タングステン、アルミニウム、銅、チタニウム、タンタリウムのような金属、または前記金属の窒化物を使用して形成される。他の実施形態において、第１導電膜はタングステンを含むように形成される。
本実施形態によれば、第１導電膜は金属窒化物を含むバリアー膜及び金属を含む金属膜が積層された多層膜で形成される。第１導電膜は、ＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程、ＰＶＤ工程，またはスパッタリング工程などを用いて形成される。
本実施形態において、第１導電膜を形成する前にギャップの内壁上に、例えば金属酸化物を含む追加ブロッキング膜（図示せず）をさらに形成する。
開口部１３４の内部及び基板１００の上面上に形成された第１導電膜部分を、例えば等方性エッチング工程によりエッチングすることによって、ギャップの内部に導電膜パターンを形成する。
前記導電膜パターンは、ゲートライン（１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、１１６ｅ、１１６ｆ、１１６ｇ、１１６ｈ）、及び延長ゲートライン（１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈ）に提供できる。導電膜パターンの第１方向の間には各々絶縁膜１０６が備えられる。
したがって、セル領域の基板１００上にはゲートライン１１６及び絶縁膜１０６が積層されるゲートライン構造物１５０が形成される。配線領域の基板１００上には各層のゲートライン１１６の第２方向の端部に接触する延長ゲートライン１１８及び絶縁膜１０６が交互に積層される構造を有する第１及び第２階段パターン構造物（１５２、１５４）が形成される。ゲートライン構造物１５０及びゲートライン構造物１５０に接する第１及び第２階段パターン構造物（１５２、１５４）は、実質的に１つの構造体に形成され、ゲート構造物１５６に提供される。ゲート構造物１５６は、ゲートライン構造物１５０、及び第１及び第２階段パターン構造物（１５２、１５４）を含む。
ゲートライン１１６は、基板１００の上面から第１方向に沿って順次に離隔して形成されたＧＳＬ、ワードライン、及びＳＳＬを含む。例えば、最下層のゲートライン１１６ａは、ＧＳＬに提供され、最上層のゲートライン１１６ｈは、ＳＳＬに提供される。ＧＳＬ及びＳＳＬの間のゲートライン（例えば、１１６ｂ〜１１６ｇ）は、ワードラインに提供される。
第１階段パターン構造物１５２の各階段層には２つの延長ゲートライン１１８が含まれる。第１階段パターン構造物１５２の各階段層の上部には第ｎ層の延長ゲートライン（ｎは、２以上の偶数）が位置する。即ち、第ｎ層の延長ゲートライン（例えば、１１８ｂ、１１８ｄ、１１８ｆ、１１８ｈ）の上部面から第２方向に突出した部位は第１コンタクトプラグが接触するためのパッド領域になる。例えば、第１階段パターン構造物１５２で下部から上部層に形成されるパッド領域は、順に第２、第４、第６、及び第８パッド領域（１４２、１４４、１４６、１４８）になる。
第２階段パターン構造物１５４の各階段層には２つの延長ゲートライン１１８が含まれる。第２階段パターン構造物１５４の各階段層には第ｎ−１層の延長ゲートライン（ｎは、２以上の偶数）が上部に位置する。即ち、第ｎ−１層の延長ゲートライン（例えば、１１８ａ、１１８ｃ、１１８ｅ、１１８ｇ）の上部面から第２方向に突出した部位は第２コンタクトプラグが接触するためのパッド領域となる。例えば、第２階段パターン構造物１５４で下部から上部に形成されるパッド領域を順に第１、第３、第５、及び第７パッド領域（１４１、１４３、１４５、１４７）という。
このように、ゲートライン構造物１５０は、第１及び第２階段パターン構造物（１５２、１５４）に接触する。第１及び第２階段パターン構造物（１５２、１５４）は互いに第３方向に接触する。第１及び第２階段パターン構造物（１５２、１５４）が接触した構造物は、ゲートライン構造物１５０の端部から第２方向に続けて延長される。
ゲートライン構造物１５０は、第３方向に第１幅（Ｗ１）を有する。また、ゲートライン構造物１５０に接触した第１及び第２階段パターン構造物（１５２、１５４）の第３方向の幅の和は第１幅（Ｗ１）である。即ち、ゲート構造物１５６は、第３方向に第１幅（Ｗ１）を有する。
第２階段パターン構造物１５４で、上部層から下部層に行くほど各パッド領域の上部面の第３方向の幅は徐々に増加する。一方、第１階段パターン構造物１５２で、上部層から下部層に行くほど各パッド領域の上部面の前記第３方向の幅は徐々に減少する。
第２階段パターン構造物１５４の各パッド領域で、第１及び第２階段パターン構造物（１５２、１５４）が第３方向に互いに接する頂点部位Ｃは丸みを帯びる。したがって、頂点部位Ｃから第１方向に沿って上方に延長される第１及び第２階段パターン構造物（１５２、１５４）の接触部の側壁は垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。
図２０を参照すると、イオン注入工程を遂行して開口部１３４を通じて露出した基板１００の上部に不純物領域（図示せず）を形成する。不純物領域上には開口部１３４を詰める絶縁パターン（図示せず）を形成する。層間絶縁膜を貫通して、各パッド領域の延長ゲートライン１１８の上部面に接触する第１及び第２コンタクトプラグ（１６０ａ、１６０ｂ）を形成する。
不純物領域は第２方向に延長され、垂直メモリ素子のＣＳＬに提供される。絶縁パターンは、シリコン酸化物のような絶縁物質を開口部１３４内に充填することにより形成される。
本実施形態において、開口部１３４の側壁に絶縁パターンを形成し、開口部１３４の内部に導電物質を形成して、不純物領域に接触するＣＳＬ（図示せず）を形成する。
第１及び第２コンタクトプラグ（１６０ａ、１６０ｂ）を形成するために、層間絶縁膜及び絶縁パターン上にマスクパターン（図示せず）を形成する。マスクパターンをエッチングマスクに使用して層間絶縁膜をエッチングすることによって、各パッド領域の延長ゲートライン１１８の上部面を露出するコンタクトホールを形成する。各々のコンタクトホールを詰める導電膜を形成し、層間絶縁膜の上部面が露出するように導電膜の上部を平坦化する。したがって、第１階段パターン構造物１５２の各パッド領域には第１コンタクトプラグ１６０ａが形成され、第２階段パターン構造物１５４の各パッド領域には第２コンタクトプラグ１６０ｂが形成される。
第２階段パターン構造物１５４の各パッド領域は、各層別に第３方向の幅がそれぞれ異なるので、第２コンタクトプラグ１６０ｂを各パッド領域に接触するように多様に配置させる。本実施形態において、第２コンタクトプラグ１６０ｂは、平面上から見る時、第２方向または第３方向に並んで配置されるか、斜線に配置されるか、またはジグザグに配置される。他の例で、第２コンタクトプラグ１６０ｂは、各パッド領域の中心部位に配置される。
本実施形態において、第１コンタクトプラグ１６０ａは、平面上から見る時、第２方向または第３方向に並んで配置されるか、斜線に配置されるか、またはジグザグに配置される。他の例で、第１コンタクトプラグ１６０ａは、各パッド領域の中心部位に配置される。
図２１及び図２２は、本実施形態による垂直型メモリ素子の斜視図及び平面図である。図２１に示す垂直型メモリ素子は、ＳＳＬの形状を除いて、図１、図２、図４、及び図５に示した垂直型メモリ素子と実質的に同一または類似の構成及び／又は構造を有する。したがって、重複する構成及び／又は構造に対する詳細な説明は省略し、同一の構成に対しては同一の参照符号を使用する。図２１では一部の層間絶縁膜及びコンタクトプラグを省略した。
図２１及び２２を参照すると、図１、図２、図４、及び図５を参照して説明したように、基板１００の上面から第１方向に突出して延長される垂直チャンネル構造物１３２が設けられる。垂直チャンネル構造物１３２を覆い被せるように、ゲートライン構造物１５０、第１階段パターン構造物１５２、及び第２階段パターン構造物１５４を含むゲート構造物１５６が設けられる。
ゲート構造物１５６に含まれるゲートライン１１６は、ＧＳＬ及びワードラインを含む。ゲート構造物１５６上にＳＳＬ（１１９ａ、１１９ｂ）をさらに備える。
本実施形態によれば、ゲート構造物１５６上には第１のＳＳＬ（１１９ａ）及び第２のＳＳＬ（１１９ｂ）が順次に積層される。第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）の第１方向の間及び第２のＳＳＬ（１１９ｂ）上には絶縁膜１０４が備えられる。
第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）は、ゲート構造物１５６上で第２方向に延長された形状を有する。第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）は、第３方向にゲート構造物１５６と同一の第１幅を有する。
第１のＳＳＬ（１１９ａ）の第２方向の端部は、第１階段パターン構造物１５２に含まれる最上層の延長ゲートライン１１８ｈの第２方向の端部よりセル領域にさらに近い。したがって、第１のＳＳＬ（１１９ａ）の外側に第１階段パターン構造物１５２の最上層のパッド領域が露出される。
第２のＳＳＬ（１１９ｂ）は、第１のＳＳＬ（１１９ａ）より第２方向への長さが短い。したがって、第２のＳＳＬ（１１９ｂ）の外側に第１のＳＳＬ（１１９ａ）の第２方向の縁部が露出される。
第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）は、ゲートライン１１６及び延長ゲートライン１１８と実質的に同一の物質を含む。
このように、第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）の第２方向の端部は第１及び第２階段パターン構造物（１５２、１５４）に含まれる延長ゲートライン１１８と異なる形状を有する。
垂直チャンネル構造物１３２、ゲート構造物１５６、及び第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）を覆う層間絶縁膜が形成される。
層間絶縁膜を貫通して第１階段パターン構造物１５２の各パッド領域の延長ゲートライン１１８に接触する第１コンタクトプラグ１６０ａが備えられる。また、第２階段パターン構造物１５４の各パッド領域の延長ゲートライン１１８に接触する第２コンタクトプラグ１６０ｂが備えられる。層間絶縁膜を貫通して第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）の上部面に各々接触する第３コンタクトプラグ１６０ｃが備えられる。
図２３は、図２１及び図２２に示す垂直型メモリ素子の製造方法を説明するための斜視図である。
図２１及び図２２に示す垂直型メモリ素子の製造において、図６から図２０を参照して説明した工程と実質的に同一または類似の工程を含む。
図２３を参照すると、基板１００上にパッド絶縁膜１０２を形成し、パッド絶縁膜１０２上に犠牲膜１０４及び絶縁膜１０６を交互に反復積層してモールド構造物を形成する。モールド構造物の上部にはＳＳＬに形成される犠牲膜が形成される。
配線領域で、ＳＳＬに形成される最上部の犠牲膜及び絶縁膜をエッチングして予備ＳＳＬモールドパターン１０７ｃを形成する。
また、ＳＳＬモールドパターン１０７ｃの下に形成された絶縁膜及び犠牲膜の一部をエッチングして段差部１１２ａを形成する。
具体的に、モールド構造物上に写真工程を遂行して第１フォトレジストパターン（図示せず）を形成する。第１フォトレジストパターンは配線領域に位置するモールド構造物でＳＳＬに形成される部位の絶縁膜を露出する形状を有する。
第１フォトレジストパターンをエッチングマスクに用いてモールド構造物でＳＳＬに形成される犠牲膜及び絶縁膜をエッチングする。本実施形態において、ＳＳＬが第１及び第２のＳＳＬを含む場合、最上部の２層の絶縁膜及び犠牲膜をエッチングする。この後、第１フォトレジストパターンの表面をトリミングして第２方向への長さを減少させる。次に、トリミングされた第１フォトレジストパターンを用いて最上部の１層の絶縁膜及び犠牲膜を除去する。したがって、ＳＳＬを形成する階段形状の予備ＳＳＬモールドパターン１０７ｃが形成される。
予備ＳＳＬモールドパターン１０７ｃが形成されたモールド構造物上に段差部及び非段差部を形成するための第２フォトレジストパターン（図示せず）を形成する。第２フォトレジストパターンは、予備ＳＳＬモールドパターン１０７ｃの下に露出するモールド構造物の上部を一部露出する。
第２フォトレジストパターンをエッチングマスクに用いて露出したモールド構造物の最上部の１層の絶縁膜１０６及び犠牲膜１０４をエッチングする。したがって、配線領域のモールド構造物上には第３方向に段差部１１２ａと非段差部１１２ｂとが反復する。
この後、図８から図１８を参照して説明した工程を同様に遂行する。したがって、最上部にＳＳＬモールドパターンを含む階段型モールド構造物が形成される。
また、図１９及び図２０を参照して説明した工程を遂行して階段型モールド構造物の犠牲膜を導電膜パターンに取り替える。したがって、図２１に示すように、ゲートライン構造物１５０と、第１及び第２階段パターン構造物（１５２、１５４）とを含むゲート構造物１５６を形成する。また、ゲート構造物１５６上に第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）を形成する。
第１及び第２階段パターン構造物（１５２、１５４）の各パッド領域に第１及び第２コンタクトプラグ（１６０ａ、１６０ｂ）を各々形成する。また、第１及び第２のＳＳＬ（１１９ａ、１１９ｂ）に各々接触する第３コンタクトプラグ１６０ｃを形成する。
上記の工程を遂行すると、ＳＳＬと下部のゲート構造物が互いに異なる階段形状を有する垂直型メモリ素子が製造される。
図２４及び図２５〜図２７は、本実施形態による垂直型メモリ素子を示す平面図及び断面図である。図２５〜図２７は、それぞれ図２４示す平面図のＩ−Ｉ’ライン、ＩＩ−ＩＩ’ライン、及びＩＩＩ−ＩＩＩ’ラインに沿って第１方向に切断した断面図を示す。
図２４〜図２７を参照すると、メモリセルが形成されるセル領域Ａと、セルを連結するための配線が形成される配線領域Ｂとを含む基板が設けられる。配線領域Ｂはセル領域Ａの両側縁部に位置する。
基板１００の上面から第１方向に突出して延長される垂直チャンネル構造物１３２が設けられる。垂直チャンネル構造物１３２を覆い被せるように、第１方向に沿って積層されるゲートライン（１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、１１６ｅ、１１６ｆ、１１６ｇ、１１６ｈ、１１６ｉ）を含むゲートライン構造物２５０が備えられる。ゲートライン１１６は第２方向に延長される。ゲートライン構造物２５０の第２方向の端部に接触して第１乃至第３階段パターン構造物（２５２、２５４、２５６）が含まれる。ゲートライン構造物２５０及び垂直チャンネル構造物１３２はセル領域に位置し、第１乃至第３階段パターン構造物（２５２、２５４、２５６）は配線領域に位置する。
垂直チャンネル構造物１３２は、チャンネル、トンネル絶縁膜、電荷格納膜、ブロッキング誘電膜、及び埋め込み絶縁パターンを含む。垂直チャンネル構造物１３２は、ゲートライン構造物を貫通して、第１方向に延長される。
ゲートライン構造物２５０は、ゲートライン（１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、１１６ｅ、１１６ｆ、１１６ｇ、１１６ｈ、１１６ｉ）、及び絶縁膜（１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ）が交互に積層された構造を有する。
第１乃至第３階段パターン構造物（２５２、２５４、２５６）は、各層のゲートライン１１６の第２方向の端部に接触する延長ゲートライン１１８、及び延長ゲートライン１１８の第１方向の間に介される絶縁膜１０６を含む。ゲートライン構造物２５０及びゲートライン構造物２５０に接する第１乃至第３階段パターン構造物（２５２、２５４、２５６）は、実質的に１つの構造体に形成されて、ゲート構造物２５８に提供される。
第１乃至第３階段パターン構造物（２５２、２５４、２５６）に含まれる延長ゲートライン１１８及び絶縁膜１０６は、第１方向に沿って上部に行くほど第２方向への長さが減少する形状を有する。即ち、第１乃至第３階段パターン構造物（２５２、２５４、２５６）は、上部に比べて下部の延長ゲートライン１１８及び絶縁膜１０６が第２方向にさらに突出する形状を有する。したがって、第１乃至第３階段パターン構造物（２５２、２５４、２５６）は階段層を形成する。
第１乃至第３階段パターン構造物（２５２、２５４、２５６）の各階段層には３層の延長ゲートライン１１８が含まれる。したがって、本実施形態において、第１乃至第３階段パターン構造物（２５２、２５４、２５６）のそれぞれは、ゲートライン１１６の積層数の１／３の階段層が含まれる。例えば、ゲートライン１１６が９層に積層された場合、第１乃至第３階段パターン構造物（２５２、２５４、２５６）のそれぞれは、各々３層の階段層を含む。
第１階段パターン構造物２５２の各階段層の上部には第ｍ層の延長ゲートライン（ｍは、３の倍数）が位置する。即ち、第ｍ層の延長ゲートライン（例えば、１１８ｃ、１１８ｆ、１１８ｉ）の上部面において第２方向に突出した部位は、第１コンタクトプラグ２６０ａが接触するパッド領域になる。したがって、第ｍ層に形成されたゲートライン（例えば、１１６ｃ、１１６ｆ、１１６ｉ）には、第１階段パターン構造物２５２の各パッド領域に形成された第１コンタクトプラグ２６０ａを通じて電気信号が印加される。各パッド領域は絶縁膜によりカバーされる。第１階段パターン構造物２５２で第１方向に沿って下部層から上部層に形成されるパッド領域を順に第３、第６、及び第９パッド領域（２４３、２４６、２４９）という。
第２階段パターン構造物２５４の各階段層の上部には第ｍ−１層の延長ゲートライン（ｍは、３の倍数）が位置する。即ち、第ｍ−１層の延長ゲートライン（例えば、１１８ｂ、１１８ｅ、１１８ｈ）の上部面の第２方向に突出した部位は、第２コンタクトプラグ２６０ｂが接触するパッド領域になる。したがって、第ｍ−１層に形成されたゲートライン（例えば、１１６ｂ、１１６ｅ、１１６ｈ）には、第２階段パターン構造物２５４の各パッド領域に形成された第２コンタクトプラグ２６０ｂを通じて電気信号が印加される。各パッド領域は、絶縁膜１０６によりカバーされる。第２階段パターン構造物２５４で第１方向に沿って下部層から上部層に形成されるパッド領域を順に第２、第５、及び第８パッド領域（２４２、２４５、２４８）という。
第３階段パターン構造物２５６の各階段層の上部には第ｍ−２層の延長ゲートライン（ｍは、３の倍数）が位置する。即ち、第ｍ−２層の延長ゲートライン（例えば、１１８ａ、１１８ｄ、１１８ｇ）の上部面の第２方向に突出した部位は、第３コンタクトプラグ２６０ｃが接触するためのパッド領域になる。したがって、第ｍ−２層に形成されたゲートライン（例えば、１１６ａ、１１６ｄ、１１６ｇ）は、第３階段パターン構造物２５６の各パッド領域に形成された第３コンタクトプラグ２６０ｃを通じて電気信号が印加される。各パッド領域は、絶縁膜１０６によりカバーされる。第３階段パターン構造物２５６で第１方向に沿って下部層から上部層に形成されるパッド領域を順に第１、第４、及び第７パッド領域（２４１、２４４、２４７）という。
このように、ゲートライン構造物２５０は、第１乃至第３階段パターン構造物（２５２、２５４、２５６）に接触する。第１乃至第３階段パターン構造物（２５２、２５４、２５６）は、第３方向に互いに順次に接触しながら第２方向に延長される。第１乃至第３階段パターン構造物（２５２、２５４、２５６）に含まれる第ｍ、第ｍ−１、及びｍ−２パッド領域は、段差を有して第３方向に並んで配置される。
ゲートライン構造物２５０は、第３方向に第１幅を有する。また、ゲートライン構造物２５０に接触する第１乃至第３階段パターン構造物（２５２、２５４、２５６）の第３方向への幅の和は第１幅である。即ち、ゲート構造物２５８は第３方向に第１幅を有する。
第３階段パターン構造物２５６で上部層から下部層に行くほど各パッド領域の上部面の第３方向の幅は徐々に増加する。例えば、第１パッド領域２４１の第３方向の幅は、第４パッド領域２４４の第３方向の幅より大きい。また、第４パッド領域２４４の第３方向の幅は、第７パッド領域２４７の第３方向の幅より大きい。
一方、第１階段パターン構造物２５２で上部層から下部層に行くほど各パッド領域の上部面の第３方向の幅は徐々に減少する。例えば、第３パッド領域２４３の第３方向の幅は、第６パッド領域２４６の第３方向の幅より小さい。また、第６パッド領域２４６の第３方向の幅は、第９パッド領域２４９の第３方向の幅より小さい。
したがって、第３階段パターン構造物２５６の第ｍ−２パッド領域の面積は、上部層から下部層に行くほど増加する。また、第１階段パターン構造物２５２の第ｍパッド領域の面積は、上部層から下部層に行くほど減少する。
第１及び第３階段パターン構造物（２５２、２５６）の第２方向の間に位置する第２階段パターン構造物２５４は、上部層と下部層の各パッド領域の上部面の第３方向の幅はほとんど変化がない。しかしながら、上部層のパッド領域と下部層のパッド領域は同一の位置に位置せず、第３方向に一部が移動した位置に配置される。
このように、第１及び第３階段パターン構造物（２５２、２５６）の各パッド領域は、各層別に第３方向の幅がそれぞれ異なる。また、第２階段パターン構造物２５４の各パッド領域は各層別に位置が異なる。
第３階段パターン構造物２５６の各パッド領域で、第２及び第３階段パターン構造物（２５４、２５６）が第３方向に互いに接する頂点部位Ｃ１は丸みを帯びる。したがって、頂点部位から第１方向に沿って上方に延長される第２及び第３階段パターン構造物（２５４、２５６）の接触部の側壁は垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。即ち、第３階段パターン構造物２５６の各パッド領域を平面上から見る時、第２及び第３階段パターン構造物（２５４、２５６）が第３方向に互いに接する頂点部位Ｃ１は垂直でなく、円弧の形状を有する。
また、第２階段パターン構造物２５４の各パッド領域で、第１及び第２階段パターン構造物（２５２、２５４）が第３方向に互いに接する頂点部位Ｃ２は丸みを帯びる。したがって、頂点部位から第１方向に上部に延長される第１及び第２階段構造物（２５２、２５４）の接触部の側壁は垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。即ち、第２階段パターン構造物２５４の各パッド領域を平面図から見る時、第１及び第２階段パターン構造物（２５２、２５４）が第３方向に互いに接する頂点部位Ｃ２は垂直でなく、円弧の形状を有する。
ゲート構造物２５８及び垂直チャンネル構造物１３２を覆う層間絶縁膜２３２が形成される。層間絶縁膜２３２は、シリコン酸化物を含む。
第２階段パターン構造物２５４の頂点部位と第３階段パターン構造物２５６の頂点部位が丸みを帯びることによって、頂点部位にも層間絶縁膜２３２が容易に詰められる。したがって、頂点部位に層間絶縁膜２３２が詰められないボイド不良が減少する。
層間絶縁膜２３２を貫通して第１乃至第３階段パターン構造物（２５２、２５４、２５６）の各パッド領域の延長ゲートライン１１８に接触する各々第１乃至第３コンタクトプラグ（２６０ａ、２６０ｂ、２６０ｃ）が設けられる。
第１及び第３階段パターン構造物（２５２、２５６）の各パッド領域は各層別に第３方向の幅がそれぞれ異なり、第２階段パターン構造物２５６の各パッド領域は各層別に位置が異なるので、第１から第３コンタクトプラグ（２６０ａ、２６０ｂ、２６０ｃ）を各パッド領域に接触するように多様に配置される。
本実施形態において、各々の第１乃至第３コンタクトプラグ（２６０ａ、２６０ｂ、２６０ｃ）は、平面上から見る時、第２方向または第３方向に並んで配置されるか、斜線に配置されるか、またはジグザグに配置される。他の例で、各々の第１乃至第３コンタクトプラグ（２６０ａ、２６０ｂ、２６０ｃ）は各パッド領域の中心部位に配置される。
図２４〜図２７では、説明の便宜のために、ゲートライン１１６が全９層に配置される構成を示したが、ゲートライン１１６は回路設計デザイン及び／又は垂直型メモリ素子の容量または集積度を考慮して調節される。
ゲート構造物２５８は複数個が備えられ、第３方向に離隔しながら配置される。ゲート構造物２５８の第３方向の間には第２方向に延長される開口部２３４が含まれ、開口部２３４の内部には絶縁パターン（図示せず）が備えられる。
第３方向に隣り合うゲート構造物２５８は、開口部２３４の中心部に対して対称な形状を有する。即ち、１つのゲート構造物２５８は第３方向に第１、第２、及び第３階段パターン構造物（２５２、２５４、２５６）の順に配置され、これと隣り合うゲート構造物は第３方向に第３、第２、及び第１階段パターン構造物（２５６、２５４、２５２）の順に配置される。
絶縁パターンの下の基板１００の上部には不純物領域（図示せず）が形成される。不純物領域は第２方向に延長され、垂直型メモリ素子の共通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ：ＣＳＬ）に提供される。
図２８〜図３８は、図２４〜図２７に示した垂直型メモリ素子の製造方法を説明するための斜視図、平面図、及び断面図である。
図２８〜図３８に示す垂直型メモリ素子の製造において、図６〜図２０を参照して説明した工程と実質的に同一または類似の工程を含む。
図２８を参照すると、基板１００上にパッド絶縁膜１０２を形成し、パッド絶縁膜１０２上に犠牲膜１０４及び絶縁膜１０６を交互に反復積層してモールド構造物を形成する。配線領域に位置する上部に形成された絶縁膜及び犠牲膜の一部をエッチングして第１段差部２１２ｂ及び第２段差部２１２ｃを形成する。
具体的に、モールド構造物上に写真工程を遂行して第１フォトレジストパターン（図示せず）を形成する。第１フォトレジストパターンは配線領域に位置するモールド構造物の上部を一部露出する。第１フォトレジストパターンをエッチングマスクに用いてモールド構造物の最上部の１層の絶縁膜１０６及び犠牲膜１０４をエッチングして予備段差部（図示せず）を形成する。この後、第１フォトレジストパターンを除去する。
予備段差部を含むモールド構造物上に第２フォトレジストパターン（図示せず）を形成する。第２フォトレジストパターンは、予備段差部の中心部位の一部の表面を露出する。第２フォトレジストパターンをエッチングマスクに使用して予備段差部の下の１層の絶縁膜１０６及び犠牲膜１０４をエッチングする。したがって、配線領域でモールド構造物の最上部面は非段差部２１２ａ、第１段差部２１２ｂ、第２段差部２１２ｃ、第１段差部２１２ｂ、及び非段差部２１２ａが順次に配置される。非段差部２１２ａは、絶縁膜及び犠牲膜が第１段差部２１２ｂに比べて１層さらに積層され、第２段差部２１２ｃに比べて２層さらに積層される。
他の実施形態において、モールド構造物上に写真工程を遂行して第１フォトレジストパターンを形成して第２段差部部位を先にエッチングし、第１フォトレジストパターンをトリミングして第１段差部部位及び第２段差部部位を共にエッチングすることによって、配線領域Ｂでモールド構造物の最上部面に非段差部２１２ａ、第１段差部２１２ｂ、第２段差部２１２ｃ、第１段差部２１２ｂ、及び非段差部２１２ａが順次に配置されるように形成することもできる。
非段差部２１２ａ及び第２段差部２１２ｃは、第３方向に同一の第２幅を有する。第１段差部２１２ｂは、第３方向に第２幅の１／２の幅を有する。
非段差部２１２ａには後続工程により第１階段パターン構造物が形成され、第１段差部２１２ｂには後続工程により第２階段パターン構造物が形成され、第２段差部２１２ｃには後続工程により第３階段パターン構造物が形成される。
第１及び第２段差部（２１２ｂ、２１２ｃ）の底面は四角形の形状を有する。第１及び第２段差部（２１２ｂ、２１２ｃ）の底面の四角形の各頂点部位Ａは、丸みを帯びた形状を有する。即ち、頂点部位Ｃから第１方向に沿って上方に延長される前記第１及び第２段差部（２１２ｂ、２１２ｃ）の側壁部位は垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。
第１及び第２段差部（２１２ｂ、２１２ｃ）を形成するエッチング工程を遂行する時、第１及び第２段差部（２１２ｂ、２１２ｃ）の底面の頂点部位では３次元効果によりエッチングが少なくなされて、部位が丸みを帯びた形状を有する。本実施形態において、第１及び第２段差部（２１２ｂ、２１２ｃ）を形成するエッチング工程で、第１及び第２段差部（２１２ｂ、２１２ｃ）の底面の頂点部位のエッチング率が相対的に減少するようにエッチング条件をコントロールする。
図２９を参照すると、第１及び第２段差部（２１２ｂ、２１２ｃ）を含むモールド構造物上に階段層を形成するための第３フォトレジストパターン２１０ａを形成する。
第３フォトレジストパターン２１０ａは、モールド構造物で配線領域の縁部を選択的に露出する形状を有する。本実施形態において、第３フォトレジストパターン２１０ａの露出部位は第３方向に延長される。また、第３フォトレジストパターン２１０ａの露出部位の第２方向の幅は、形成しようとするパッド領域の第２方向の幅と同一である。
図３０〜図３３を参照すると、第３フォトレジストパターン２１０ａをエッチングマスクに用いてモールド構造物の上部に露出する３層の絶縁膜１０６及び３層の犠牲膜１０４をエッチングする。
したがって、第３フォトレジストパターン２１０ａにより露出したモールド構造物の第２段差部、第１段差部、及び非段差部（２１２ｃ、２１２ｂ、２１２ａ）がエッチングされて、各々２層の第１から第３予備パッド部（２２１、２２２、２２３）で形成される。即ち、２層の第１予備パッド部２２１の上部表面が最も低く、第３予備パッド部２２３の上部表面が最も高い。２層の第１及び第２予備パッド部（２２１、２２２）の表面は四角形の形状を有する。
２層の第２予備パッド部２２２で２層の第２及び第３予備パッド部（２２２、２２３）が接する頂点部位Ｃ２は、丸みを帯びた形状を有する。また、２層の第１予備パッド部２２１で２層の第１及び第２予備パッド部（２２１、２２２）が接する頂点部位Ｃ１は、丸みを帯びた形状を有する。
図３４〜図３７を参照すると、第３フォトレジストパターン２１０ａの表面をトリミングして第４フォトレジストパターン２１０ｂを形成する。第４フォトレジストパターン２１０ｂを用いてモールド構造物の上部の３層の絶縁膜１０６及び３層の犠牲膜１０４をエッチングする。
本実施形態において、第４フォトレジストパターン２１０ｂの露出部位は第３方向に延長される。また、第４フォトレジストパターン２１０ｂの露出部位の第２方向の幅は、形成しようとするパッド領域の第２方向の幅の２倍である。
第４フォトレジストパターン２１０ｂにより露出したモールド構造物の第２段差部２１２ｃ、第１段差部２１２ｂ、及び非段差部２１２ａの下の絶縁膜及び犠牲膜がエッチングされて、２層の第４、第５、及び第６予備パッド部（２２４、２２５、２２６）が形成される。モールド構造物の２層の第１、第２、及び第３予備パッド部（２２１、２２２、２２３）の下の絶縁膜及び犠牲膜がエッチングされて１層の第１、第２、及び第３予備パッド部（２２１ａ、２２２ａ、２２３ａ）が形成される。
また、２層の第４、第５、及び第６予備パッド部（２２４、２２５、２２６）の表面は順に各々１層ずつ高い。２層の第４予備パッド部２２４の表面は、１層の第１、第２、第３予備パッド部（２２１ａ、２２２ａ、２２３ａ）の表面より高い。
この後、第４フォトレジストパターンを除去する。第４フォトレジストパターンが除去された部位の第２段差部２１２ｃ、第１段差部２１２ｂ、及び非段差部２１２ａは、各々３層の第７、第８、及び第９予備パッド部（２２７、２２８、２２９）に提供される。これによって、予備パッド部が含まれる予備階段型モールド構造物２３０が形成される。
各予備パッド部の表面は四角形形状を有する。
第７、第８予備パッド部（２２７、２２８）、第４及び第５予備パッド部（２２４、２２５）、及び第１及び第２予備パッド部（２２１ａ、２２２ａ）の表面で各パッド部が互いに接している頂点部位は丸みを帯びた形状を有する。即ち、頂点部位から第１方向に沿って上方に延長される側壁部位は垂直に曲がらないで、屈曲を有しながら曲がる形状を有する。
各予備パッド部はそれぞれ異なる回数でエッチング工程が遂行されて形成されるので、各予備パッド部の第３方向の上部幅が同一でない。
第２段差部２１２ｃから形成された予備パッド部は、エッチング工程の回数が増加するほど第３方向に上部幅が増加する。したがって、第１予備パッド部２２１ａは第３方向に上部幅が最も広く、第４及び第７予備パッド部（２２４、２２７）に行くほど第３方向に上部幅が徐々に減少する。
一方、非段差部２１２ａから形成された予備パッド部は、エッチング工程の回数が増加するほど第３方向に上部幅が減少する。第３予備パッド部２２３ａは第３方向に上部幅が最も狭く、第６及び第９予備パッド部（２２６、２２９）に行くほど第３方向に上部幅が徐々に増加する。
図３８及び図２４〜図２７を参照すると、図１５から図２０を参照として説明したものと同一の工程を遂行して垂直型メモリ素子が形成される。
具体的に、予備階段型モールド構造物を覆う層間絶縁膜２３２を形成する。層間絶縁膜２３２及び予備階段型モールド構造物を貫通してチャンネルホール１３１を形成し、チャンネルホール１３１の内部に垂直チャンネル構造物１３２を形成する。予備階段型モールド構造物及び層間絶縁膜を切断する開口部２３４を形成して階段型モールド構造物を形成する。階段型モールド構造物の犠牲膜を導電物質に取り替えてゲートライン構造物２５０、第１乃至第３階段パターン構造物（２５２、２５４、２５６）を形成する。
この後、開口部内部に露出した基板１００に不純物領域（図示せず）を形成し、開口部（図示せず）を詰める絶縁パターンを形成する。第１乃至第３階段パターン構造物（２５２、２５４、２５６）の各パッド領域に第１乃至第３コンタクトプラグ（２６０ａ、２６０ｂ、２６０ｃ）を形成する。
したがって、図２４〜図２７に示した垂直型メモリ素子を製造することができる。
垂直型メモリ素子のセル領域に形成される垂直チャンネル構造物は、上記で説明したものに限定されない。即ち、セル領域には多様な構造の垂直チャンネル構造物が形成される。また、垂直チャンネル構造物を覆い被せながら延長されるゲートライン構造物、及び配線領域に形成される第１階段パターン構造物は各実施形態による構造を有する。
図３９は、本実施形態による垂直型メモリ素子を示す斜視図である。
図３９には基板のセル領域のみを示し、層間絶縁膜は省略した。
図３９を参照すると、基板１００の上面から第１方向に突出し、基板１００の部位で互いに連結される垂直チャンネル構造物１８０が備えられる。垂直チャンネル構造物１８０を覆い被せながら第１方向に積層され、ゲートライン構造物、第１階段パターン構造物、及び第２階段パターン構造物を含むゲート構造物が備えられる。
垂直チャンネル構造物１８０は柱形状を有し、隣り合う第１及び第２構造物（１８０ａ、１８０ｃ）及び前記隣り合う第１及び第２構造物（１８０ａ、１８０ｃ）を基板部位で互いに連結する連結部品１８０ｂを含む。したがって、垂直チャンネル構造物１８０はＵ字形状を有する。
各々の垂直チャンネル構造物１８０に含まれる第１及び第２構造物（１８０ａ、１８０ｃ）は、互いに異なるゲート構造物に含まれるゲートラインにより囲まれている。
垂直チャンネル構造物１８０は、チャンネル１７４ａ及びトンネル絶縁膜、電荷格納膜、ブロッキング誘電膜を含む構造物１７２ａを含む。チャンネル１７４ａは、互いに異なるゲート構造物を貫通するＵ字形状を有する。構造物１７２ａは、チャンネル１７４ａの表面上に形成される。構造物１７２ａに含まれるブロッキング誘電膜は前記ゲートラインに接触する。
本実施形態において、垂直チャンネル構造物１８０の上部にはチャンネル１７４ａのみを含む。即ち、垂直チャンネル構造物１８０の上部には、トンネル絶縁膜、電荷格納膜、ブロッキング誘電膜を含む構造物が形成されない。
ゲートライン構造物はゲートライン１１６及び絶縁膜（図示せず）が交互に積層される構造を有する。
ゲートライン１１６は、グラウンド選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＧＳＬ）、ワードライン（ｗｏｒｄ ｌｉｎｅ）、及びストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＳＳＬ）を含む。本実施形態において、最上層の隣り合う２つのゲートライン１１６ｉは各々ＧＳＬ及びＳＳＬに提供され、その下部のゲートライン（１１６ａ〜１１６ｈ）はワードラインに提供される。
例えば、第１構造物１８０ａを覆い被せながら延長される最上部ゲートラインはＧＳＬに提供され、第２構造物１８０ｃを覆い被せながら延長される最上部のゲートラインはＳＳＬに提供される。
このように、ＳＳＬ及びＧＳＬが垂直チャンネル構造物１８０の上部に各々位置するので、ＳＳＬ及びＧＳＬのチャンネル部位と連結される配線の具現が容易である。
ＧＳＬに接する第１構造物１８０ａの上部面に接しながらゲートラインの延長方向である第２方向に延長される共通ソースライン２０２が備えられる。
また、ＳＳＬに接する第２構造物１８０ｃの上部面に接しながら第２方向に延長されるビットライン２０４が備えられる。
図示しないが、ゲートライン構造物から第２方向に延長され、配線領域に形成される第１階段パターン構造物及び第２階段パターン構造物を含む。第１及び第２階段パターン構造物は、図１〜図４を参照して説明したものと同一である。
上述した本実施形態による垂直型メモリ素子及びその製造方法は、例えば、２０層、３０層、または４０層以上の高層階段構造を含む３次元半導体装置に適用されて電気的な信頼性を向上させる。
以上、本発明の実施形態について図面を参照しながら説明したが、当該技術分野の当業者は特許請求範囲に記載された本発明の技術思想及び技術範囲から逸脱しない範囲内で本発明を多様に変更実施することが可能である。
１００ 基板
１０２ パッド絶縁膜
１０４、１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅ、１０４ｆ、１０４ｇ、１０４ｈ 犠牲膜
１０６、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ 絶縁膜
１０７ モールド構造物
１０７ａ、１０７ｂ、１０７ｃ、２３０ 予備階段型モールド構造物
１１０ａ 第１フォトレジストパターン
１１０ｂ 第２フォトレジストパターン
１１０ｃ、２１０ａ 第３フォトレジストパターン
１１２ａ 段差部
１１２ｂ、２１２ａ 非段差部
１１６、１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、１１６ｅ、１１６ｆ、１１６ｇ、１１６ｈ、１１６ｉ ゲートライン
１１８、１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈ 延長ゲートライン
１１９ａ、１１９ｂ ＳＳＬ
１２１、１２１ａ、１２１ｂ、１２１ｃ、２２１、２２１ａ 第１予備パッド部
１２２、１２２ａ、１２２ｂ、１２２ｃ、２２２、２２２ａ 第２予備パッド部
１２３、１２３ａ、１２３ｂ、２２３、２２３ａ 第３予備パッド部
１２４、１２４ａ、１２４ｂ、２２４ 第４予備パッド部
１２５、１２５ａ、２２５ 第５予備パッド部
１２６、１２６ａ、２２６ 第６予備パッド部
１２７、１２７ａ、２２７ 第７予備パッド部
１２８、１２８ａ、２２８ 第８予備パッド部
１３０、２３２ 層間絶縁膜
１３１ チャンネルホール
１３２、１８０ 垂直チャンネル構造物
１３４ 開口部
１４１、２４１ 第１パッド領域
１４２、２４２ 第２パッド領域
１４３、２４３ 第３パッド領域
１４４、２４４ 第４パッド領域
１４５、２４５ 第５パッド領域
１４６、２４６ 第６パッド領域
１４７、２４７ 第７パッド領域
１４８、２４８ 第８パッド領域
１５０、２５０ ゲートライン構造物
１５２、２５２ 第１階段パターン構造物
１５４、２５４ 第２階段パターン構造物
１５６、２５８ ゲート構造物
１６０ａ、２６０ａ 第１コンタクトプラグ
１６０ｂ、２６０ｂ 第２コンタクトプラグ
１７０ 半導体パターン
１７２、１７４ａ チャンネル
１７２ａ、１７４ 構造物
１７６ 埋め込み絶縁パターン
１７８ パッドパターン
１８０ａ 第１構造物
１８０ｂ 連結部品
１８０ｃ 第２構造物
２０２ 共通ソースライン
２０４ ビットライン
２１０ｂ 第４フォトレジストパターン
２１２ｂ 第１段差部
２１２ｃ 第２段差部
２２９ 第９予備パッド部
２４９ 第９パッド領域
２５６ 第３階段パターン構造物
２６０ｃ 第３コンタクトプラグ

Claims (25)

  1. 基板の上面に対して垂直な第１方向に沿って互いに離隔して前記基板上に積層されて前記基板の上面に対して水平な第２方向に延長された複数のゲートラインを含むゲートライン構造物と、
    前記複数のゲートラインを前記第１方向に貫通する垂直チャンネル構造物と、
    前記複数のゲートラインの各々の端部から前記第２方向にそれぞれ延長された複数の延長ゲートラインと、
    複数の第１階段層を含む第１階段パターン構造物と、
    前記第１階段パターン構造物の一側壁に接触して複数の第２階段層を含む第２階段パターン構造物と、を備え、
    前記複数の第１階段層は、前記基板の上面から順に第ｎ−１層の延長ゲートラインと第ｎ層の延長ゲートライン（ｎは、２以上の偶数）とを含み、
    前記複数の第２階段層は、前記基板の上面から順に第ｎ−１層の延長ゲートラインと第ｎ層の延長ゲートラインとを含み、前記第ｎ層の延長ゲートラインが前記第２方向の端部にリセス部を含み、前記第ｎ−１層の延長ゲートラインが前記第ｎ−１層の延長ゲートラインの直上に位置する前記第ｎ層の延長ゲートラインのリセス部によって露出される露出部を含み、
    前記第２階段パターン構造物の前記第ｎ−１層の延長ゲートラインの前記露出部の面積は、各層別にそれぞれ異なることを特徴とする垂直型メモリ素子。
  2. 前記第ｎ−１層の延長ゲートラインの露出部は、前記第１方向に沿って上部層から下部層に行くほど前記第２方向に直交する第３方向の幅が増加することを特徴とする請求項１に記載の垂直型メモリ素子。
  3. 前記ゲートライン構造物は、前記第２方向に直交する第３方向に第１幅を有し、前記第１階段パターン構造物と第２階段パターン構造物との前記第３方向の幅の和は前記第１幅と同一であることを特徴とする請求項１に記載の垂直型メモリ素子。
  4. 前記第ｎ−１層の延長ゲートラインの露出部の面積は、前記第１方向に沿って上部層から下部層に行くほど増加することを特徴とする請求項３に記載の垂直型メモリ素子。
  5. 前記第ｎ−１層の延長ゲートラインの露出部は、丸みを帯びたコーナー部を有し、前記丸みを帯びたコーナー部は、前記第１階段パターン構造物と第２階段パターン構造物との間の境界に接し、前記第ｎ−１層の延長ゲートラインの各々の露出部の端部と第２方向に離隔する部位に位置することを特徴とする請求項１に記載の垂直型メモリ素子。
  6. 前記第ｎ−１層の延長ゲートラインの露出部の丸みを帯びたコーナー部に隣接する前記第１階段層の側壁は、屈曲した形状を有することを特徴とする請求項５に記載の垂直型メモリ素子。
  7. 複数の絶縁膜をさらに含み、前記複数の絶縁膜の各々は、前記第１方向に隣接する第１のゲートラインと第２のゲートラインとの間、及び前記第１方向に隣接する第１の延長ゲートラインと第２の延長ゲートラインとの間に形成されることを特徴とする請求項１に記載の垂直型メモリ素子。
  8. 前記ゲートライン構造物と前記第１及び第２階段パターン構造物とが一体に備えられて１つのゲート構造物を成し、前記ゲート構造物は、前記第２方向に直交する第３方向に離隔して複数個が備えられることを特徴とする請求項１に記載の垂直型メモリ素子。
  9. 前記複数個のゲート構造物の前記第３方向に隣接する第１ゲート構造物と第２ゲート構造物との間には、前記第２方向に延長される開口部が含まれることを特徴とする請求項８に記載の垂直型メモリ素子。
  10. 前記第１ゲート構造物と第２ゲート構造物とは、前記開口部に対して対称であることを特徴とする請求項９に記載の垂直型メモリ素子。
  11. 前記第ｎ−１層の延長ゲートラインは、前記第１方向に沿って上部層から下部層に行くほど前記開口部に接するコーナー部から前記第３方向への幅が徐々に増加することを特徴とする請求項９に記載の垂直型メモリ素子。
  12. 前記ゲートライン構造物と前記第１及び第２階段パターン構造物とを覆う層間絶縁膜がさらに含まれることを特徴とする請求項１に記載の垂直型メモリ素子。
  13. 前記第１階段パターン構造物の第ｎ層の延長ゲートラインに接触する第１コンタクトプラグ及び前記第２階段パターン構造物の第ｎ−１層の延長ゲートラインに接触する第２コンタクトプラグを含むことを特徴とする請求項１に記載の垂直型メモリ素子。
  14. 前記第１階段パターン構造物の第ｎ層の延長ゲートラインには、第１パッド領域が含まれ、
    前記第２階段パターン構造物の第ｎ−１層の延長ゲートラインには、第２パッド領域が含まれ、
    前記第１及び第２パッド領域は、前記第２方向に直交する第３方向に配置されることを特徴とする請求項１に記載の垂直型メモリ素子。
  15. 前記ゲートラインは、前記基板の上面から前記第１方向に沿って順次に積層されたグラウンド選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＧＳＬ）、ワードライン、及びストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＳＳＬ）を含むことを特徴とする請求項１に記載の垂直型メモリ素子。
  16. 前記ゲートラインは、前記基板の上面から前記第１方向に沿って順に積層されたグラウンド選択ライン及びワードラインを含むことを特徴とする請求項１に記載の垂直型メモリ素子。
  17. 基板の上面に対して垂直な第１方向に沿って互いに離隔して前記基板上に積層されて前記基板の上面に対して水平な第２方向に延長された複数のゲートラインを含むゲートライン構造物と、
    前記複数のゲートラインを前記第１方向に貫通する垂直チャンネル構造物と、
    前記複数のゲートラインの各々の端部から前記第２方向にそれぞれ延長された複数の延長ゲートラインを含む第１階段パターン構造物と、
    前記第１階段パターン構造物の一側壁に直接接触して前記複数のゲートラインの各々の端部から前記第２方向にそれぞれ延長された複数の延長ゲートラインを含む第２階段パターン構造物と、を備え、
    前記第１階段パターン構造物は、前記複数の延長ゲートラインを含む複数の第１階段層を含み、前記複数の第１階段層の各々が前記第２方向の端部に第ｎ層の延長ゲートライン（ｎは、２以上の数）の上部を含む第１パッド領域を含み、
    前記第２階段パターン構造物は、前記複数の延長ゲートラインを含む複数の第２階段層を含み、前記複数の第２階段層の各々が前記第２方向の端部に第ｎ−１層の延長ゲートラインの上部を含む第２パッド領域を含み、
    前記第２パッド領域は、前記第１階段パターン構造物と第２階段パターン構造物とが接する頂点部位に丸みを帯びたコーナーを有し、前記丸みを帯びたコーナーが前記第２パッド領域の縁部から第２方向に離隔することを特徴とする垂直型メモリ素子。
  18. 前記第２パッド領域の丸みを帯びたコーナーに隣接する前記第１階段パターン構造物の側壁は、丸みを帯びた形状を有することを特徴とする請求項１７に記載の垂直型メモリ素子。
  19. 前記第２パッド領域の面積は、各層別にそれぞれ異なることを特徴とする請求項１７に記載の垂直型メモリ素子。
  20. 基板上に複数のゲートライン及び複数の階段層を備え、
    前記複数のゲートラインは、前記基板の上面に対して垂直な第１方向に沿って前記基板上に積層されて各ゲートラインが前記基板の上面に対して水平な第２方向に延長され、
    前記複数の階段層は、各階段層が前記基板上に積層されて第１の延長ゲートライン及び第２の延長ゲートラインを含み、
    前記第１の延長ゲートライン及び第２の延長ゲートラインは、前記ゲートラインの縁部から延長され、
    前記第２の延長ゲートラインは、リセス部を含み、前記リセス部が前記第２の延長ゲートラインの一部位で前記第２方向に直交する第３方向に延長されて前記第２の延長ゲートラインの直下の前記第１の延長ゲートラインのパッド領域を露出させ、
    第１群の第１の延長ゲートラインは、前記基板と第２群の第１の延長ゲートラインとの間に位置し、前記第１群の第１の延長ゲートラインの第１パッド領域が前記第３方向に第１幅を有する端部を含み、前記第２群の第１の延長ゲートラインの第２パッド領域が前記第３方向に前記第１幅より小さな第２幅を有する端部を含むことを特徴とする垂直型メモリ素子。
  21. 前記第１群の第１の延長ゲートラインの第１パッド領域は、第１面積を有し、
    前記第２群の第１の延長ゲートラインの第２パッド領域は、前記第１面積より小さな第２面積を有することを特徴とする請求項２０に記載の垂直型メモリ素子。
  22. 前記第１群の第１の延長ゲートラインと前記第２群の第１の延長ゲートラインとの間に第３群の延長ゲートラインが備えられ、
    前記第３群の第１の延長ゲートラインの第３パッド領域は、前記第３方向に第３幅を有する端部を含み、前記第３幅が前記第１幅よりも小さく前記第２幅よりも大きいことを特徴とする請求項２０に記載の垂直型メモリ素子。
  23. 前記第２の延長ゲートラインのリセス部は、前記第２の延長ゲートラインのリセス部の各々の側壁部位の間に丸みを帯びたコーナーを有することを特徴とする請求項２０に記載の垂直型メモリ素子。
  24. 前記第１パッド領域は、前記複数のゲートライン側に徐々に狭くなる第３方向の幅を有することを特徴とする請求項２０に記載の垂直型メモリ素子。
  25. 前記複数のゲートラインは、複数の第１のゲートラインを含み、前記複数の階段層が第１の延長ゲートラインと第１リセス部を含む第２の延長ゲートラインとをそれぞれ含む複数の第１階段層を含み、
    前記垂直型メモリ素子は、
    基板上に前記第２方向に延長された複数の第２のゲートライン及び複数の第２階段層を備え、
    前記複数の第２階段層は、各第２階段層が基板上に積層されて第３の延長ゲートライン及び第４の延長ゲートラインを含み、
    前記第３の延長ゲートライン及び第４の延長ゲートラインは、前記第２のゲートラインの縁部から延長され、
    前記第４の延長ゲートラインは、第２リセス部を含み、前記第２リセス部が前記第３の延長ゲートラインの一部位で前記第３方向に延長されて前記第４の延長ゲートラインの直下の前記第３の延長ゲートラインのパッド領域を露出させ、
    前記第２の延長ゲートラインの１つ及び前記第４の延長ゲートラインの１つは、同一平面上に位置し、前記第２の延長ゲートラインの第１リセス部が前記複数の第１階段層と複数の第２階段層との間の延長された軸に対して前記第４の延長ゲートラインの第２リセス部のミラーイメージを有することを特徴とする請求項２０に記載の垂直型メモリ素子。
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