CN106910742B - 垂直存储器装置 - Google Patents

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Abstract

提供一种垂直存储器装置及其制造方法。所述装置可以包括栅极线结构,栅极线结构包括在第一方向上堆叠并在第二方向上延伸的栅极线。所述装置也可以包括第一台阶图案结构和第二台阶图案结构,第一台阶图案结构包括从栅极线延伸的延伸栅极线并包括第一台阶层,第二台阶图案结构接触第一台阶图案结构,包括延伸栅极线并包括第二台阶层。第n个延伸栅极线(n为偶数)可以设置在每一个第一台阶层的上部处,第n‑1个延伸栅极线可以设置在每一个第二台阶层的上部处。第n‑1个延伸栅极线的暴露部中的每一个用作焊盘区,焊盘区具有不同的面积。

Description

垂直存储器装置
本申请要求于2015年12月17日在韩国知识产权局(KIPO)提交的第10-2015-0180715号韩国专利申请的优先权,该申请的公开通过引用全部包含于此。
技术领域
示例实施例涉及垂直存储器装置及其制造方法。更具体地,示例实施例涉及包括竖直堆叠的栅极线的垂直存储器装置及其制造方法。
背景技术
包括竖直堆叠在基底上的多个存储单元的垂直存储器装置已经发展为高集成度。在垂直存储器装置中,电信号可以分别施加到垂直堆叠的存储单元。因此,用于电信号的焊盘结构可以是有益的。
发明内容
垂直存储器装置可以包括栅极线结构,栅极线结构包括在基本上垂直于基底的顶表面的第一方向上彼此分隔开的多个栅极线。多个栅极线中的每一个可以在基本上平行于基底的顶表面的第二方向上延伸。垂直存储器装置也可以包括在第一方向上延伸穿过多个栅极线的垂直沟道结构和多个延伸栅极线。多个延伸栅极线中的每一个可以从多个栅极线中的一个在第二方向上的边缘部延伸。垂直存储器装置还可以包括第一台阶图案结构,第一台阶图案结构包括多个第一台阶层,多个第一台阶层中的每一个可以包括多个延伸栅极线中的距基底第n-1个延伸栅极线和多个延伸栅极线中的距基底第n个延伸栅极线,n可以是等于或大于2的偶数。此外,垂直存储器装置可以包括第二台阶图案结构,第二台阶图案结构接触第一台阶图案结构的侧壁并包括多个第二台阶层。多个第二台阶层中的每一个可以包括多个延伸栅极线中的距基底第n-1个延伸栅极线和多个延伸栅极线中的距基底第n个延伸栅极线。多个延伸栅极线的第n个延伸栅极线中的每一个可以在它的在第二方向上的端部处包括凹部,多个延伸栅极线的第n-1个延伸栅极线中的每一个可以包括暴露部,暴露部被直接在多个延伸栅极线的第n-1个延伸栅极线的各个延伸栅极线上方的多个延伸栅极线的第n个延伸栅极线中的一个的凹部暴露。多个延伸栅极线的第n-1个延伸栅极线的暴露部的面积可以不同。
垂直存储器装置可以包括栅极线结构,栅极线结构包括在基本上垂直于基底的顶表面的第一方向上彼此分隔开的多个栅极线。多个栅极线中的每一个可以在基本上平行于基底的顶表面的第二方向上延伸。垂直存储器装置也可以包括垂直沟道结构。每个垂直沟道结构可以在第一方向上延伸穿过多个栅极线。垂直存储器装置还可以包括第一台阶图案结构,第一台阶图案结构包括多个延伸栅极线。多个延伸栅极线的每一个可以从多个栅极线中的一个在第二方向上的边缘部延伸,第一台阶图案结构可以包括多个第一台阶层,多个第一台阶层中的每一个可以在它的在第二方向上的端部处包括第一焊盘区,每一个第一焊盘区可以包括多个延伸栅极线中的作为相对于基底的最上延伸栅极线的距基底的第n个延伸栅极线,多个延伸栅极线中的第n个延伸栅极线包括在多个第一台阶层的一个中,n可以是等于或大于2的偶数。此外,垂直存储器装置可以包括第二台阶图案结构,第二台阶图案结构接触第一台阶图案结构的侧壁并包括多个延伸栅极线。第二台阶图案结构可以包括多个第二台阶层,多个第二台阶层中的每一个可以在它的在第二方向上的端部处包括第二焊盘区,每一个第二焊盘区可以包括多个延伸栅极线中的作为相对于基底的最上延伸栅极线的距基底的第n-1个延伸栅极线,多个延伸栅极线的第n-1个延伸栅极线包括在多个第二台阶层的一个中。每一个第二焊盘区可以具有圆形拐角,圆形拐角与第一台阶图案结构和第二台阶图案结构之间的界面相邻并与每一个第二焊盘区在第二方向上的边缘分隔开。
垂直存储器装置可以包括位于基底上的多个栅极线。多个栅极线可以沿基本上垂直于基底的顶表面的第一方向堆叠,多个栅极线中的每一个可以在基本上平行于基底的顶表面的第二方向上纵向地延伸。垂直存储器装置也可以包括多个台阶层。多个台阶层中的每一个可以包括顺序地堆叠在基底上的第一延伸栅极线和第二延伸栅极线。第一延伸栅极线和第二延伸栅极线中的每一个可以从多个栅极线中的一个在第二方向上的边缘部延伸。第二延伸栅极线中的每一个可以包括凹部,凹部仅延伸为每一个第二延伸栅极线在基本上垂直于第二方向的第三方向上的一部分并暴露直接在每一个第二延伸栅极线下方的每一个第一延伸栅极线的焊盘区。第一延伸栅极线中的第一个位于基底与第一延伸栅极线中的第二个之间,第一延伸栅极线中的第一个的第一焊盘区可以包括在第三方向上具有第一宽度的端部,第一延伸栅极线中的第二个的第二焊盘区可以包括在第三方向上具有比第一焊盘区的端部的第一宽度小的第二宽度的端部。
附图说明
结合附图通过下面的详细描述将更清楚地理解示例实施例。图1A至图31代表如这里所描述的非限制性的示例实施例。
图1A、图1B、图2、图3A和图3B是示出了根据示例实施例的垂直存储器装置的透视图、平面图和剖视图;
图4至图18是示出了根据示例性实施例的制造垂直存储器装置的方法的透视图和平面图;
图19和图20是示出了根据示例实施例的垂直存储器装置的透视图和平面图;
图21是示出了根据示例性实施例的制造垂直存储器装置的方法的透视图;
图22、图23A、图23B和图23C是示出了根据示例实施例的垂直存储器装置的平面图和剖视图;
图24至图30是示出了根据示例实施例的制造垂直存储器装置的方法的透视图、平面图和剖视图;以及
图31是示出了根据示例实施例的垂直存储器装置的透视图。
具体实施方式
在下文中,将参照示出一些示例实施例的附图更充分地描述各种示例实施例。然而,本发明构思可以以许多不同的形式实施,并且不应局限于在这里阐述的示例实施例。相反,提供这些示例实施例将使得此描述是彻底的和完整的,并将本发明构思的范围充分传达给本领域技术人员。如在这里使用的,术语“和/或”包括相关所列项的一种或更多种的任意的和所有的组合。
图1A、图1B、图2、图3A和图3B是示出了根据示例实施例的垂直存储器装置的透视图、平面图和剖视图。
图1A和图1B是透视图,图2是示出垂直存储器装置的平面图。图3A和图3B分别是沿图2中的线I-I’和线II-II’截取的剖视图。
在下文中,基本上垂直于基底的顶表面的方向被称为第一方向,基本上平行于基底的顶表面并彼此交叉的两个方向分别被称为第二方向和第三方向。例如,第二方向和第三方向基本上彼此垂直。此外,由箭头指示的方向及其相反方向被认为是相同的方向。上述方向的定义在此说明书中的全部附图中始终是相同的。
为了便于描述,图1A、图1B和图2中省略了一些绝缘层的示出,图1A和图1B也省略了接触塞的示出。
参照图1A、图1B、图2、图3A和图3B,基底100可以包括单元区A和布线区B。单元区A可以用作用于形成存储单元的区域,布线区B可以用作用于形成将存储单元彼此连接的布线的区域。布线区B可以靠近单元区A的边缘部。
垂直存储器装置可以包括垂直沟道结构132和栅极线结构150。垂直沟道结构132可以形成在基底100上并可以在第一方向上延伸。垂直沟道结构132可以延伸穿过栅极线结构150。栅极线结构150可以包括在第一方向上顺序地堆叠的多个栅极线116(例如,116a、116b、116c、116d、116e、116f、116g和116h),每个栅极线116可以围绕垂直沟道结构132。每个栅极线116可以在第二方向上延伸。
第一台阶图案结构152和第二台阶图案结构154可以接触栅极线结构150在第二方向上的边缘部,如图1B中所示出的。栅极线结构150和垂直沟道结构132可以形成在单元区A上,第一台阶图案结构152和第二台阶图案结构154可以形成在布线区B上。
基底100可以包括例如硅和/或锗的半导体材料。在示例实施例中,基底100可以包括单晶硅。在示例实施例中,图3A和图3B中的焊盘绝缘层102可以形成在基底100上。
垂直沟道结构132可以包括沟道172、包括隧道绝缘层、电荷存储层和阻挡介电层的电荷存储结构174和填充绝缘图案176。垂直沟道结构132可以在第一方向上延伸穿过栅极线结构150。
沟道172可以具有空心的圆柱形状或杯型形状。沟道172可以包括多晶硅和/或单晶硅。
填充绝缘图案176可以填充沟道172的内部空间并可以具有实心的圆柱形状或者柱形状。填充绝缘图案176可以包括例如氧化硅的绝缘材料。在一些实施例中,沟道172可以具有柱形状或者实心的圆柱形状,在这种情况下,可以不形成填充绝缘图案176。
电荷存储结构174可以包括隧道绝缘层、电荷存储层和阻挡介电层,隧道绝缘层、电荷存储层和阻挡介电层可以顺序地堆叠在沟道172的外侧壁上。电荷存储结构174可以围绕沟道172的外侧壁。隧道绝缘层可以包括例如氧化硅的氧化物。电荷存储层可以包括例如氮化硅的氮化物。阻挡介电层可以包括氧化硅或例如氧化铪或氧化铝的金属氧化物。
在示例实施例中,半导体图案170可以形成在基底100的上表面和垂直沟道结构132之间。半导体图案170可以接触基底100的上表面。半导体图案170可以具有柱形状。垂直沟道结构132可以形成在半导体图案170上。
焊盘图案178可以形成在沟道172、电荷存储结构174和填充绝缘图案176上。例如,焊盘图案178可以电连接到垂直存储器装置的位线(未示出)。
栅极线结构150可以包括交替地并反复地堆叠的栅极线116和绝缘层106。
栅极线116可以包括接地选择线(GSL)、字线和串选择线(SSL)。例如,最下部的栅极线116a可以用作GSL,最上部的栅极线116h可以用作SSL。GSL与SSL之间的中间栅极线116b、116c、116d、116e、116f和116g可以分别用作字线。
第一台阶图案结构152和第二台阶图案结构154的侧壁可以彼此直接接触,如图1B中所示出的。第一台阶图案结构152和第二台阶图案结构154中的每一个可以包括延伸栅极线118(例如,118a、118b、118c、118d、118e、118f、118g和118h)和位于第一方向上相邻的延伸栅极线118之间的绝缘层106。延伸栅极线118可以分别接触栅极线116在第二方向上的边缘部。栅极线结构150、第一台阶图案结构152和第二台阶图案结构154可以一体地形成,并可以限定单一结构,单一结构可以被称为栅极结构156。在一些实施例中,栅极线116中的一个(例如,116a)和延伸栅极线118中的一个(例如,118a)可以具有统一的结构,如图3A和图3B中示出的。
在第一台阶图案结构152和第二台阶图案结构154的每一个中,延伸栅极线118和绝缘层106可以在第二方向上具有从底层向顶层减小的长度。在一些实施例中,延伸栅极线118和绝缘层106在第二方向上的长度可以从底层向顶层逐渐地减小。即,在平面图中,第一台阶图案结构152和第二台阶图案结构154中的每一个的位于底层处的延伸栅极线118中的一个和绝缘层106中的一个可以在第二方向上从第一台阶图案结构152和第二台阶图案结构154中的每一个的位于顶层处的延伸栅极线118中的一个和绝缘层106中的一个突出。因此,第一台阶图案结构152和第二台阶图案结构154中的每一个可以具有包括多个台阶层的台阶的形状,多个台阶层中的每一个可以包括在第一方向上顺序地堆叠的至少一个延伸栅极线118和至少一个绝缘层106,如图3A和图3B中示出的。
栅极线116和延伸栅极线118可以包括基本上相同的材料。在示例实施例中,栅极线116和延伸栅极线118可以包括例如钨的金属、金属硅化物和/或金属氮化物。例如,栅极线116和延伸栅极线118可以包括钨。
绝缘层106可以包括例如氧化硅。
在示例实施例中,第一台阶图案结构152中的每一个台阶层可以包括顺序地堆叠的两个延伸栅极线118。在示例实施例中,第一台阶图案结构152可以包括在第一方向上顺序地堆叠的多个台阶层,台阶层的数量可以是在第一方向上顺序地堆叠在栅极线结构150中的栅极线116的数量的一半。例如,当栅极线结构150包括在第一方向上顺序地堆叠的八个栅极线116时,第一台阶图案结构152可以包括在第一方向上顺序地堆叠的四个台阶层。
延伸栅极线118中距基底100的上表面的第n个延伸栅极线118(也就是,第n延伸栅极线)(n是等于或大于2的偶数)可以设置在第一台阶图案结构152中的每个台阶层的上部处。即,第n延伸栅极线在第二方向上的突出部(例如,第二、第四、第六和第八延伸栅极线118b、118d、118f和118h在第二方向上的突出部中的每一个)可以用作用于接触第一接触塞160a的焊盘区。因此,电信号可以通过接触第一台阶图案结构152的焊盘区的第一接触塞160a施加到每一个栅极线116,例如,设置在距基底100的上表面偶数层处的第二、第四、第六和第八栅极线116b、116d、116f和116h中的每一个。焊盘区可以被绝缘层106覆盖。第一台阶图案结构152的焊盘区中的每一个可以包括第n延伸栅极线中相对于基底100作为最上部的延伸栅极线的延伸栅极线。
在第一台阶图案结构152中,多个焊盘区(例如,第二、第四、第六和第八焊盘区142、144、146和148)可以在第一方向上从基底100的上表面开始限定。
第二台阶图案结构154中的除了台阶层的最下层之外的每一个台阶层可以包括两个延伸栅极线118。在示例实施例中,第二台阶图案结构154可以包括在第一方向上顺序地堆叠的多个台阶层,台阶层的数量可以是在第一方向上顺序地堆叠在栅极线结构150中的栅极线116的数量的一半。例如,当栅极线结构150包括在第一方向上顺序地堆叠的8个栅极线116时,第二台阶图案结构154可以包括在第一方向上顺序地堆叠的4个台阶层。
延伸栅极线118中距基底100的上表面的第n-1个延伸栅极线(也就是,第n-1延伸栅极线)(n是等于或大于2的偶数)可以设置在第二台阶图案结构154中的每个台阶层的上部处。即,第n-1延伸栅极线在第二方向上的突出部(例如,第一、第三、第五和第七延伸栅极线118a、118c、118e和118g在第二方向上的突出部中的每一个)可以用作用于接触第二接触塞160b的焊盘区。因此,电信号可以通过接触第二台阶图案结构154的焊盘区的第二接触塞160b施加到每一个栅极线116,例如,设置在距基底100的上表面奇数层处的第一、第三、第五和第七栅极线116a、116c、116e和116g中的每一个。焊盘区可以被绝缘层106覆盖。第二台阶图案结构154的焊盘区中的每一个可以包括第n-1延伸栅极线中相对于基底100作为最上部的延伸栅极线的延伸栅极线。
参照图1A和图3A,在一些实施例中,包括在第二台阶图案结构154中的第n延伸栅极线中的每一个可以在它的在第二方向上的端部处包括凹部。包括在第二台阶图案结构154中的第n-1延伸栅极线中的每一个可以包括暴露部,暴露部被直接在每一个第n-1延伸栅极线上方的第n延伸栅极线中的一个的凹部暴露。例如,第二台阶图案结构154的第二延伸栅极线118b可以在它的在第二方向上的端部处包括凹部,第二台阶图案结构154的直接在第二延伸栅极线118b下方的第一延伸栅极线116a可以包括被第二延伸栅极线118b的凹部暴露的暴露部。第n-1延伸栅极线的暴露部在第三方向上的宽度可以随着每一个第n-1延伸栅极线在第一方向上的高度的增大而减小,如图1A和图2中所示出的。
在第二台阶图案结构154中,多个焊盘区(例如,第一、第三、第五和第七焊盘区141、143、145和147)可以在第一方向上从基底100的上表面开始限定。第n-1延伸栅极线的暴露部可以用作各个焊盘区(例如,第一、第三、第五和第七焊盘区141、143、145和147)。在一些实施例中,第n-1延伸栅极线的暴露部中的每一个可以在第三方向上具有向单元区A逐渐变小的宽度,如图2中所示出的。
栅极线结构150可以接触第一台阶图案结构152和第二台阶图案结构154。第一台阶图案结构152和第二台阶图案结构154中的每一个可以在第二方向上延伸。第一台阶图案结构152和第二台阶图案结构154可以布置在第三方向上并且第一台阶图案结构152和第二台阶图案结构154的侧壁可以接触,如图1B中所示出的。
在第一台阶图案结构152和第二台阶图案结构154中,布置在第三方向上的第n焊盘区和第n-1焊盘区可以在第一方向上具有彼此不同的高度。
栅极线结构150可以在第三方向上具有第一宽度W1,如图2中所示出的。第一台阶图案结构152和第二台阶图案结构154的宽度的总和可以在第三方向上具有第一宽度W1。因此,栅极结构156在第三方向上可以具有第一宽度W1。在一些实施例中,栅极结构156可以沿第二方向在第三方向上具有恒定的宽度W1,如图2中所示出的。
在第二台阶图案结构154中,焊盘区(例如,141、143、145和147)在第三方向上的宽度可以减小,在一些实施例中可以从底层向顶层逐渐地减小,如图2中所示出的。因此,第一焊盘区141在第三方向上的宽度可以比第三焊盘区143在第三方向上的宽度大。第三焊盘区143在第三方向上的宽度可以比第五焊盘区145在第三方向上的宽度大。第五焊盘区145在第三方向上的宽度可以比第七焊盘区147在第三方向上的宽度大。
在第一台阶图案结构152中,焊盘区(例如,142、144、146和148)在第三方向上的宽度可以增大,在一些实施例中可以从底层向顶层逐渐地增大。因此,第二焊盘区142可以在第三方向上具有最小的宽度,如图2中所示出的。焊盘区在第三方向上的宽度可以从第四焊盘区144至第八焊盘区148增大。
因此,第一台阶图案结构152中的焊盘区(例如,142、144、146和148)可以在第三方向上具有不同的宽度,第二台阶图案结构154中的焊盘区(例如,141、143、145和147)可以在第三方向上具有不同的宽度。
在第二台阶图案结构154中,第n-1焊盘区的面积可以从底层向顶层逐渐地减小。在第一台阶图案结构152中,第n焊盘区的面积可以从底层向顶层逐渐地增大。
第二台阶图案结构154的焊盘区中的每一个可以在第一台阶图案结构152与第二台阶图案结构154之间的边界区域处(具体地,在第一台阶图案结构152与第二台阶图案结构154之间的边界区域的最靠近栅极线结构150的部分)具有圆形的拐角C。因此,第一台阶图案结构152的与第一台阶图案结构152与第二台阶图案结构154之间的边界区域的最靠近栅极线结构150的部分接近的侧壁可以不大幅度地弯曲。在一些实施例中,第一台阶图案结构152与第二台阶图案结构154的焊盘区的圆形的拐角C中的一个相邻的侧壁可以具有弯曲的形状。
即,在平面图中,第二台阶图案结构154的焊盘区中的每一个可以包括具有弧形形状的拐角。
绝缘中间层130可以覆盖栅极线结构150、第一台阶图案结构152和第二台阶图案结构154。例如,绝缘中间层130可以包括氧化硅。
由于第二台阶图案结构154的焊盘区中的每一个可以具有圆形的拐角C,所以绝缘中间层130可以填充第一台阶图案结构152和第二台阶图案结构154之间的边界区域。因此,其中可以没有或很少有空隙。
第一接触塞160a可以分别接触第一台阶图案结构152的延伸栅极线118b、118d、118f和118h的焊盘区并可以延伸穿过绝缘中间层130。
第二接触塞160b可以分别接触第二台阶图案结构154的延伸栅极线118a、118c、118e和118g的焊盘区并可以延伸穿过绝缘中间层130。
第一台阶图案结构152的焊盘区可以在各个层处具有不同的宽度,使得第一接触塞160a可以分别不同地设置在焊盘区上。在示例实施例中,在平面图中,第一接触塞160a可以在第二方向或第三方向上布置。在一些示例实施例中,第一接触塞160a可以在相对于第二方向的对角的方向上布置。在一些示例实施例中,在平面图中,第一接触塞160a可以呈“之”型图案布置。可选择地,在平面图中,每一个第一接触塞160a可以设置在每一个焊盘区的中心部分上。
第二台阶图案结构154的焊盘区可以在各个层处具有不同的宽度,使得第二接触塞160b可以分别不同地设置在焊盘区上。在示例实施例中,在平面图中,第二接触塞160b可以在第二方向或第三方向上布置。在一些示例实施例中,第二接触塞160b可以在相对于第二方向的对角的方向上布置。在一些示例实施例中,在平面图中,第二接触塞160b可以呈“之”型图案布置。可选择地,在平面图中,每一个第二接触塞160b可以设置在每一个焊盘区的中心部分上。
将理解的是,第一台阶图案结构152和第二台阶图案结构154可以被认为是包括台阶层的一个台阶图案结构。另外,将理解的是,一个延伸栅极线118(例如,118a)包括在第一台阶图案结构152中的部分和一个延伸栅极线118(例如,118a)包括在第二台阶图案结构154中的部分可以被认为是单一的延伸栅极线118。再参照图1A、图3A和图3B,包括在台阶图案结构中的每一个台阶层可以包括顺序地堆叠在基底100上并彼此直接相邻的第一延伸栅极线(例如,118a)和第二延伸栅极线(例如,118b)。第二延伸栅极线118b可以包括凹部,凹部在第三方向上仅延伸为第二延伸栅极118b的一部分,并暴露直接在第二延伸栅极线118b下方的第一延伸栅极线118a的焊盘区141。第三延伸栅极线118c可以包括焊盘区143。焊盘区143在第三方向上的宽度可以比焊盘区141的宽度小。焊盘区141、143、145、和147在第三方向上的宽度可以随着延伸栅极线118a、118c、118e和118g在第一方向上的高度的增大而减小。焊盘区141、143、145、和147的面积可以随着延伸栅极线118a、118c、118e和118g在第一方向上的高度的增大而减小。
为了便于描述,图1A、图1B、图2、图3A和图3B示出分别在8个层处顺序地堆叠的栅极线116,图1A和图1B中没有示出接触塞160a和160b的图示。然而,在第一方向上顺序地堆叠的栅极线116的数量不限于此,并可以在考虑电路设计或垂直存储器装置的集成度的情况下适当地调整。
栅极结构156可以在第三方向上彼此分隔开。即,开口134可以形成在第三方向上相邻的栅极结构156之间并可以在第二方向上延伸。绝缘图案(未示出)可以形成在开口中。例如,绝缘图案可以包括氧化硅。
在一些实施例中,栅极结构156在第三方向上相邻的栅极结构可以相对于开口134是对称的,如图1A中所示出的。例如,栅极结构156中的第一栅极结构可以包括在第三方向上按照从左至右的顺序设置的第一台阶图案结构152和第二台阶图案结构154,栅极结构156中的在第三方向上与第一栅极结构相邻的第二栅极结构可以包括在第三方向上按照从左至右的顺序设置的第二台阶图案结构154和第一台阶图案结构152。
在第二台阶图案结构154中,焊盘区(例如,141、143、145和147)在第三方向上距开口134的宽度可以减小,在一些实施例中可以从底层向顶层逐渐地减小。
杂质区(未示出)可以形成在基底100的上表面处并在绝缘图案下面。杂质区可以在第二方向上延伸,并可以用作垂直存储器装置的共源线(CSL)。
可选择地,CSL可以穿过绝缘图案形成,并可以接触杂质区。
图4至图18是示出根据示例实施例的制造垂直存储器装置的方法的透视图和平面图。
图4至图7、图9、图11、图13、图14、图15和图17是透视图,图8、图10、图12、图16和图18是平面图。为了便于描述,在一些透视图和平面图中省略一些绝缘层的示出。
参照图4,可以在基底100上形成焊盘绝缘层102。可以在焊盘绝缘层102上交替地并且反复地形成牺牲层104(例如,104a、104b、104c、104d、104e、104f、104g和104h)和绝缘层106(例如,106a、106b、106c、106d、106e、106f、106g和106h)以形成成型结构107。
基底100可以包括例如硅和/或锗的半导体材料。在示例实施例中,基底100可以包括单元区A和焊盘区B。
焊盘绝缘层102和绝缘层106可以由例如氧化硅的氧化物类材料形成。牺牲层104可以由相对于绝缘层106可以具有蚀刻选择性并可以通过湿法蚀刻工艺容易去除的材料形成。例如,牺牲层104可以由例如氮化硅和/或硼氮化硅的氮化物类材料形成。
可以通过化学气相沉积(CVD)工艺、等离子增强化学气相沉积(PECVD)工艺、高密度等离子化学气相沉积(HDP-CVD)工艺和原子层沉积(ALD)工艺和/或溅射工艺形成焊盘绝缘层102、绝缘层106和牺牲层104。
在示例实施例中,可以通过对基底100的顶表面进行热氧化工艺或自由基氧化工艺形成焊盘绝缘层102。
在随后的工艺中可以去除牺牲层104以形成用于GSL、字线和SSL的空间。因此,根据GSL、字线和SSL的数量可以确定绝缘层106和牺牲层104的数量。
参照图5,可以部分地蚀刻布线区B上的成型结构107的最上绝缘层106h和最上牺牲层104h以形成多个下台阶部112a。
可以通过感光工艺(photo process)在成型结构107上形成光致抗蚀剂图案(未示出)。光致抗蚀剂图案可以暴露成型结构107的在布线区B上的部分。可以使用光致抗蚀剂图案作为蚀刻掩模蚀刻最上绝缘层106h和最上牺牲层104h。因此,成型结构107的顶部可以包括分别设置在距基底100的上表面的第七层和第八层处的下台阶部112a和上台阶部112b,下台阶部112a和上台阶部112b可以在第三方向上交替地并且反复地布置在布线区B上。在下文中,顺序地堆叠的一个绝缘层106和一个牺牲层104可以定义一个层。位于上台阶部112b下方的顺序地堆叠的绝缘层106和牺牲层104的层的数量可以比位于下台阶部112a下方的顺序地堆叠的绝缘层106和牺牲层104的层的数量大一层。
在示例实施例中,下台阶部112a和上台阶部112b可以在第三方向上具有基本上相同的宽度。可选择地,下台阶部112a和上台阶部112b可以在第三方向上具有不同的宽度。
可以通过随后的工艺从上台阶部112b形成第一台阶图案结构(例如,图17中的152),可以通过随后的工艺从下台阶部112a形成第二台阶图案结构(例如,图17中的154)。
在示例实施例中,在平面图中,下台阶部112a可以具有矩形的形状,然而,矩形的拐角中的可以靠近单元区A的拐角可以是圆形的,如图5中的区域C中所示的。即,上台阶部112b的与下台阶部112a的矩形形状中的靠近单元区A的拐角接近的侧壁可以不急剧地弯曲。在一些实施例中,上台阶部112b的与下台阶部112a的矩形形状的圆形拐角相邻的侧壁的一部分可以具有弯曲的形状。
在为了形成下台阶部112a的蚀刻工艺期间,由于三维效应,可以比成型结构107的其它部分少地蚀刻成型结构107的位于下台阶部112a上方并接近下台阶部112a的部分,因此,下台阶部112a可以具有圆形拐角。在示例实施例中,在为了形成下台阶部112a的蚀刻工艺中,可以控制工艺条件使得成型结构107的位于下台阶部112a上方并接近下台阶部112a的部分的蚀刻速率可以小于成型结构107的其它部分的蚀刻速率。
参照图6,可以在成型结构107上形成第一光致抗蚀剂图案110a。
第一光致抗蚀剂图案110a可以形成为暴露成型结构107的在第二方向上的位于布线区B上的边缘部分。在示例实施例中,成型结构107的被第一光致抗蚀剂图案110a暴露的部分可以在第三方向上延伸。暴露部分在第二方向上的宽度可以与随后形成的焊盘区在第二方向上的宽度基本上相同。
参照图7和图8,可以蚀刻被第一光致抗蚀剂图案110a暴露的上面的两个堆叠的绝缘层106和上面的两个堆叠的牺牲层104。
当在成型结构107中堆叠8个绝缘层106和8个牺牲层104时,可以蚀刻位于下台阶部112a下方的设置在第七层和第六层处的绝缘层106g、106f和牺牲层104g、104f以及位于上台阶部112b下方的设置在第八层和第七层处的绝缘层106h、106g和牺牲层104h、104g。
可以通过蚀刻工艺分别在第五和第六层处形成第一初步焊盘区121和第二初步焊盘区122。第二初步焊盘区122的上表面可以比第一初步焊盘区121的上表面高一个层的高度。在平面图中,第一初步焊盘区121可以具有矩形的形状,然而,矩形的拐角中的可以靠近单元区A的拐角可以是圆形的。即,第二初步焊盘区122的与第一初步焊盘区121的靠近单元区A的矩形形状的拐角接近的侧壁可以不急剧地弯曲。在一些实施例中,第二初步焊盘区122的与第一初步焊盘区121的矩形形状的圆形拐角相邻的侧壁的一部分可以具有弯曲的形状,如图8中所示出的。
参照图9和图10,可以通过修边工艺(trimming process)部分地去除第一光致抗蚀剂图案110a以形成第二光致抗蚀剂图案110b。可以蚀刻被第二光致抗蚀剂图案110b暴露的上面的两个堆叠的绝缘层106和上面的两个堆叠的牺牲层104。
具体地,第二光致抗蚀剂图案110b可以在第二方向上具有比第一光致抗蚀剂图案110a在第二方向上的宽度小的宽度。因此,成型结构107的被第二光致抗蚀剂图案110b暴露的区域可以比成型结构107的被第一光致抗蚀剂图案110a暴露的区域大。第二光致抗蚀剂图案110b的上表面可以比第一光致抗蚀剂图案110a的上表面低。
在示例实施例中,成型结构107的暴露的部分可以在第三方向上延伸。暴露部分在第二方向上的宽度可以基本上是随后形成的焊盘区在第二方向上的宽度的两倍。
当在成型结构107中堆叠8个绝缘层106和8个牺牲层104时,可以蚀刻位于下台阶部112a下方的设置在第七和第六层处的绝缘层106g、106f和牺牲层104g、104f以及位于上台阶部112b下方的设置在第八和第七层处的绝缘层104h、104g和牺牲层104h和104g以分别在第五和第六层处形成第三初步焊盘区123和第四初步焊盘区124。第四初步焊盘区124的上表面可以比第三初步焊盘区123的上表面高。
另外,可以蚀刻位于第一初步焊盘区121下方的设置在第五和第四层处的绝缘层106e、106d和牺牲层104e、104d以及位于第二初步焊盘区122下方的设置在第六和第五层处的绝缘层106f、106e和牺牲层104f、104e以分别在第四层和第三层处形成第一初步焊盘图案121a和第二初步焊盘图案122a。第二初步焊盘图案122a的上表面可以比第一初步焊盘图案121a的上表面高。
在平面图中,第三初步焊盘区123和第一初步图案121a中的每一个可以具有矩形的形状,然而,矩形的拐角中的可以靠近单元区A的拐角可以是圆形的。即,第四初步焊盘区124和第二初步焊盘图案122a中的每一个的与第三初步焊盘区123和第一初步图案121a中的每一个的矩形形状的拐角(靠近单元区A的)接近的侧壁可以不是急剧地弯曲,如图10中所示出的。
可以通过执行两次蚀刻工艺形成第三初步焊盘区123和第四初步焊盘区124。可以通过执行三次蚀刻工艺形成第一初步焊盘图案121a和第二初步焊盘图案122a。因此,第一初步焊盘图案121a和第二初步焊盘图案122a在第三方向上的宽度与第三初步焊盘区123和第四初步焊盘区124在第三方向上的宽度可以彼此不同。
用于形成第一初步焊盘图案121a的蚀刻工艺的数量可以比用于形成第三初步焊盘区123的蚀刻工艺的数量大,因此,第一初步焊盘图案121a在第三方向上的宽度可以比第三初步焊盘区123在第三方向上的宽度大。由于第一初步焊盘图案121a在第三方向上的宽度的增大,所以第二初步焊盘区123在第三方向上的宽度可以减小。
参照图11和图12,可以通过修边工艺部分地去除第二光致抗蚀剂图案110b以形成第三光致抗蚀剂图案110c。可以蚀刻被第三光致抗蚀剂图案110c暴露的上面的两个堆叠的绝缘层106和上面的两个堆叠的牺牲层104。
具体地,第三光致抗蚀剂图案110c可以在第二方向上具有比第二光致抗蚀剂图案110b在第二方向上的宽度小的宽度。成型结构107的被第三光致抗蚀剂图案110c暴露的区域可以比成型结构107的被第二光致抗蚀剂图案110b暴露的区域大。第三光致抗蚀剂图案110c的上表面可以比第二光致抗蚀剂图案110b的上表面低。
在示例实施例中,暴露的部分可以在第三方向上延伸。暴露部分在第二方向上的宽度可以基本上是随后形成的焊盘区在第二方向上的宽度的三倍。
当在成型结构107中堆叠8个绝缘层106和8个牺牲层104时,可以蚀刻位于下台阶部112a下方的设置在第七和第六层处的绝缘层106g、106f和牺牲层104g、104f以及位于上台阶部112b下方的设置在第八和第七层处的绝缘层106h、106g和牺牲层104h和104g以分别在第五和第六层处形成第五初步焊盘区125和第六初步焊盘区126。第六初步焊盘区126的上表面可以比第五初步焊盘区125的上表面高。
另外,可以蚀刻位于第三初步焊盘区123下方的设置在第五层和第四层处的绝缘层106e、106d和牺牲层104e、104d以及位于第四初步焊盘区124下方的设置在第六层和第五层处的绝缘层106f、106e和牺牲层104f、104e以分别在第三层和第四层处形成第三初步焊盘图案123a和第四初步焊盘图案124a。第四初步焊盘图案124a的上表面可以比第三初步焊盘图案123a的上表面高。
另外,可以蚀刻位于第一初步焊盘图案121a下方的设置在第三和第二层处的绝缘层106c、106b和牺牲层104c、104b以及位于第二初步焊盘图案122a下方的设置在第四层和第三层处的绝缘层106d、106c和牺牲层104d、104c以分别在第一层和第二层处形成第一初步焊盘图案121b和第二初步焊盘图案122b。第二初步焊盘图案122b的上表面可以比第一初步焊盘图案121b的上表面高。
可以去除第三光致抗蚀剂图案110c,分别设置在第七层和第八层处的下台阶部112a和上台阶部112b可以分别被称为第七初步焊盘区127和第八初步焊盘区128。
第一初步焊盘图案121b、第二初步焊盘图案122b、第三初步焊盘图案123a和第四初步焊盘图案124a以及第五初步焊盘区125、第六初步焊盘区126、第七初步焊盘区127和第八初步焊盘区128的上表面可以在第一方向上具有不同的高度,所述高度可以按照这个顺序增大。
在平面图中,第五初步焊盘区125、第三初步焊盘图案123a和第一初步图案121b中的每一个可以具有矩形的形状,然而,矩形的拐角中的可以靠近单元区A的拐角可以是圆形的,如图11中区域C中所示。即,第六初步焊盘区126、第四初步焊盘图案124a和第二初步焊盘图案122b中的每一个的与第五初步焊盘区125、第三初步焊盘图案123a和第一初步图案121b中的每一个的矩形形状的拐角(靠近单元区A的)接近的侧壁可以不是急剧地弯曲。
用于形成第一初步焊盘图案121b、第二初步焊盘图案122b、第三初步焊盘图案123a和第四初步焊盘图案124a以及第五初步焊盘区125、第六初步焊盘区126、第七初步焊盘区127和第八初步焊盘区128的蚀刻工艺的数量可以彼此不同,因此,它们在第三方向上的宽度可以彼此不同。
具体地,第一初步焊盘图案121b和第三初步焊盘图案123a以及第五初步焊盘区125和第七初步焊盘区127可以从下台阶部112a开始形成。随着对其上执行的蚀刻工艺的数量增大,它们在第三方向上的宽度(即,第一初步焊盘图案121b和第三初步焊盘图案123a在第三方向上的宽度以及第五初步焊盘区125和第七初步焊盘区127在第三方向上的宽度)可以按照这个顺序增大。因此,第一初步焊盘图案121b可以在第三方向上具有最大的宽度,第七初步焊盘区127可以在第三方向上具有最小的宽度。第二初步焊盘图案122b和第四初步焊盘图案124a以及第六初步焊盘区126和第八初步焊盘区128可以从上台阶部开始形成。第二初步焊盘图案122b和第四初步焊盘图案124a以及第六初步焊盘区126和第八初步焊盘区128的宽度可以按照这个顺序减小。因此,第二初步焊盘图案122b可以在第三方向上具有最小的宽度,第八初步焊盘区128可以在第三方向上具有最大的宽度。
因此,可以形成在布线区B上包括第一初步焊盘图案121b、第二初步焊盘图案122b、第三初步焊盘图案123a和第四初步焊盘图案124a以及第五初步焊盘区125、第六初步焊盘区126、第七初步焊盘区127和第八初步焊盘区128的初步台阶成型结构107a。
参照图13,可以在初步台阶成型结构107a上形成绝缘中间层130。
在示例实施例中,绝缘中间层130可以完全地覆盖初步台阶成型结构107a。在示例实施例中,可以通过例如化学机械抛光(CMP)工艺使绝缘中间层130的上表面平坦化。
在初步台阶成型结构107a中,第一初步焊盘图案121b、第二初步焊盘图案122b、第三初步焊盘图案123a和第四初步焊盘图案124a以及第五初步焊盘区125、第六初步焊盘区126、第七初步焊盘区127和第八初步焊盘区128可以位于不同层处,因此,绝缘中间层130可以包括位于其中的空隙。空隙可以产生在第一初步焊盘图案121b、第二初步焊盘图案122b、第三初步焊盘图案123a和第四初步焊盘图案124a与第五初步焊盘区125、第六初步焊盘区126、第七初步焊盘区127和第八初步焊盘区128之间的边界处。
然而,第八初步焊盘区128、第六初步焊盘区126、第四初步焊盘图案124a和第二初步焊盘图案122b中的每一个与第七初步焊盘区127、第五初步焊盘区125、第三初步焊盘图案123a和第一初步焊盘图案121b中的每一个矩形形状的拐角(靠近单元区A的)接近的侧壁可以不是急剧地弯曲,因此,绝缘中间层130可以容易地填充在其中使得可以不形成空隙。
参照图14,可以在单元区A中穿过绝缘中间层130和初步台阶成型结构107a形成沟道孔131。可以在沟道孔131中形成垂直沟道结构132。
在一些实施例中,可以在绝缘中间层130上形成硬掩模(未示出)。可以使用硬掩模作为蚀刻掩模来蚀刻绝缘中间层130和初步台阶成型结构107a以形成沟道孔131。基底100的上表面可以被沟道孔131部分地暴露。在形成沟道孔131之后可以去除硬掩模。
再次参照图3A和图3B,垂直沟道结构132可以形成为包括沟道172、电荷存储结构174(包括隧道绝缘层、电荷存储层和阻挡介电层)和填充绝缘图案176。在示例实施例中,可以在被沟道孔131暴露的基底100与垂直沟道结构132之间形成半导体图案170。
在示例实施例中,可以在沟道孔131的下部处形成半导体图案170。例如,半导体图案170可以使用被沟道孔131暴露的基底100的上表面作为种子通过选择性外延生长(SEG)工艺来形成。在一些实施例中,可以形成填充沟道孔131的下部的非晶硅层,可以对其执行激光外延生长(LEG)工艺或固相外延生长(SPE)工艺以形成半导体图案170。
可以在沟道孔131的侧壁以及半导体图案170和绝缘中间层130的上表面上顺序地形成阻挡介电层、电荷存储层和隧道绝缘层。可以回蚀阻挡介电层、电荷存储层和隧道绝缘层以形成包括阻挡介电层、电荷存储层和隧道绝缘层的电荷存储结构174。
可以在隧道绝缘层、半导体图案170和绝缘中间层130上形成沟道层,并且可以形成填充绝缘材料以填充沟道孔131的剩余部分。沟道层和填充绝缘层的上表面可以平坦化直至可以暴露绝缘中间层130的上表面。因此,可以在半导体图案170上形成垂直沟道结构132。
阻挡介电层、电荷存储层和隧道绝缘层可以通过例如CVD工艺、PE-CVD工艺和/或ALD工艺形成。
在示例实施例中,沟道层可以由掺杂的多晶硅或非晶硅形成。在一些实施例中,沟道层可以由多晶硅或非晶硅形成,然后可以对沟道层进一步执行热处理或激光束照射。在这种情况下,沟道层可以改变为包括单晶硅。填充绝缘层可以由例如氧化硅或氮化硅形成。沟道层和填充绝缘层可以通过例如CVD工艺、PECVD工艺、ALD工艺、PVD工艺和溅射工艺等形成。
在示例实施例中,可以省略填充绝缘层的形成,沟道172可以具有填充沟道孔131的圆柱形状。
可以形成覆盖沟道孔131的上部的焊盘图案178。在示例实施例中,可以通过例如回蚀工艺部分地去除垂直沟道结构132的上部以形成凹部,可以形成焊盘图案178以填充凹部。焊盘图案178可以由例如多晶硅形成。
参照图15和图16,可以蚀刻绝缘中间层130、初步台阶成型结构107a和焊盘绝缘层102以形成暴露基底100的上表面的开口134。在示例实施例中,多个开口134可以沿第三方向形成。初步台阶成型结构107a可以被多个开口134划分成多个台阶成型结构107b。每一个开口134可以在第二方向上延伸穿过初步台阶成型结构107a中的初步焊盘区在第三方向上的中心部。为了便于描述,图15和图16中省略绝缘中间层130。
在一些实施例中,可以在绝缘中间层130上形成硬掩模(未示出)。可以使用硬掩模作为蚀刻掩模来各向异性地蚀刻绝缘中间层130、初步台阶成型结构107a和焊盘绝缘层102以形成开口134。
因此,位于每个层处的初步焊盘区可以被开口134划分成焊盘区。初步台阶成型结构107a可以改变为包括被开口134彼此分隔开的焊盘区的台阶成型结构107b。在示例实施例中,台阶成型结构107b可以包括位于布线区B上的第一焊盘区121c、第二焊盘区122c、第三焊盘区123b、第四焊盘区124b、第五焊盘区125a、第六焊盘区126a、第七焊盘区127a和第八焊盘区128a。台阶成型结构107b可以在第二方向上延伸,多个台阶成型结构107b可以布置在第三方向上。
台阶成型结构107b在第三方向上相邻的台阶成型结构可以相对于设置在其间的开口134对称,如图15中所示出的。即,台阶成型结构107b中的一个可以包括设置在其右部处的第一、第三、第五和第七焊盘区121c、123b、125a和127a,在第三方向上与台阶成型结构107b中的一个相邻的另一个台阶成型结构107b可以包括设置在其左部处的第一、第三、第五和第七焊盘区121c、123b、125a和127a。
在台阶成型结构107b中,设置在第n-1层处的(n是等于或大于2的偶数)焊盘区在第三方向上的宽度可以减小,在一些实施例中可以从底层向顶层逐渐地减小,设置在第n层处的焊盘区在第三方向上的宽度可以增大,在一些实施例中可以从底层向顶层逐渐地增大。
设置在第n-1层处的焊盘区中的每一个可以具有圆形拐角,所述圆形拐角位于设置在每一个第n-1层处的焊盘区与设置在每一个第n层处的焊盘区之间的边界区域的最靠近单元区A的部分处。
参照图17,可以去除被开口134暴露的牺牲层104以形成间隙。导电材料可以填充间隙,使得可以形成栅极线结构150、第一台阶结构152和第二台阶结构154。
在示例实施例中,可以使用例如磷酸(可以在氮化硅和氧化硅之间具有蚀刻选择性)的蚀刻剂各向同性地蚀刻牺牲层104。因此,间隙可以形成在绝缘层106在第一方向上相邻的绝缘层之间。可以通过间隙部分地暴露阻挡介电层。在一些示例实施例中,半导体图案170的侧壁可以被间隙中的最下间隙暴露。
可以形成第一导电层以填充间隙并且至少部分地填充开口134。第一导电层可以由例如钨、铝、铜、钛或钽的金属,或者上面的金属的氮化物形成。在示例实施例中,第一导电层可以由钨形成。
在示例实施例中,第一导电层可以形成为具有包括阻挡层和金属层的多层结构。金属层可以包括例如金属氮化物。第一导电层可以通过例如CVD工艺、PECVD工艺、ALD工艺、PVD工艺和溅射工艺等形成。
在示例实施例中,在形成第一导电层之前,可以在间隙的内壁上形成包括例如金属氧化物的额外的阻挡层(未示出)。
可以各向同性地蚀刻位于开口134的内表面和基底100的上表面上的第一导电层以在每个间隙中形成导电图案。
多个导电图案可以形成为用作栅极线116(例如,116a、116b、116c、116d、116e、116f、116g和116h)以及延伸栅极线118(例如,118a、118b、118c、118d、118e、118f、118g和118h)。可以在第一方向上的导电图案之间形成绝缘层106。
可以在基底100的单元区A上形成包括交替堆叠的栅极线116和绝缘层106的栅极线结构150。可以在基底100的布线区B上形成第一台阶图案结构152和第二台阶图案结构154。第一台阶图案结构152和第二台阶图案结构154中的每一个可以包括交替堆叠的延伸栅极线118和绝缘层106,延伸栅极线118可以接触栅极线116在第二方向上的边缘部。栅极线结构150、第一台阶图案结构152和第二台阶图案结构154可以是用作栅极结构156的整体结构。栅极结构156可以包括栅极线结构150、第一台阶图案结构152和第二台阶图案结构154。
栅极线116可以包括GSL、字线和SSL。GSL、字线和SSL可以在基底100上的第一方向上彼此分隔开。例如,栅极线116中的最下栅极线116a可以用作GSL。栅极线116中的最上栅极线116h可以用作SSL。栅极线116中的位于GSL与SSL之间的中间栅极线116b至116g可以用作字线。
第一台阶图案结构152中的每一个台阶层可以包括在第一方向上顺序地堆叠的两个延伸栅极线118。延伸栅极线118中距基底100的上表面的第n个延伸栅极线(即,第n延伸栅极线)(n是等于或大于2的偶数)可以设置在第一台阶图案结构152中的每一个台阶层的上部处。即,第n延伸栅极线在第二方向上的突出部(例如,第二、第四、第六和第八延伸栅极线118b、118d、118f和118h在第二方向上的每一个突出部)可以用作用于接触第一接触塞(例如,图18中的160a)的焊盘区。在第一台阶图案结构152中,多个焊盘区(例如,第二、第四、第六和第八焊盘区142、144、146和148)在第一方向上可以从基底100的上表面开始限定。
第二台阶图案结构154中的每一个台阶层可以包括在第一方向上顺序地堆叠的两个延伸栅极线118。延伸栅极线118中距基底100的上表面的第n-1个延伸栅极线(即,第n-1延伸栅极线)(n是等于或大于2的偶数)可以设置在第二台阶图案结构154中的每一个台阶层的上部处。即,第n-1延伸栅极线在第二方向上的突出部(例如,第一、第三、第五和第七延伸栅极线118a、118c、118e和118g在第二方向上的每一个突出部)可以用作用于接触第二接触塞(例如,图18中的160b)的焊盘区。在第二台阶图案结构154中,多个焊盘区(例如,第一、第三、第五和第七焊盘区141、143、145和147)在第一方向上可以从基底100的上表面开始限定。
因此,栅极线结构150可以接触第一台阶图案结构152和第二台阶图案结构154。第一台阶图案结构152和第二台阶图案结构154可以在第三方向上布置,并可以彼此直接接触。第一台阶图案结构152和第二台阶图案结构154中的每一个可以在第二方向上从栅极线结构150在第二方向上的边缘部延伸。
栅极线结构150可以在第三方向上具有第一宽度W1。包括接触栅极线结构150的第一台阶图案结构152和第二台阶图案结构154的整体结构可以在第三方向上具有第一宽度W1。即,栅极结构156可以在第三方向上具有第一宽度W1。
在第二台阶图案结构154中,焊盘区在第三方向上的宽度可以从底层向顶层减小(例如,逐渐地减小),然而焊盘区在第三方向上的宽度可以从底层向顶层增大(例如,逐渐地增大)。
第二台阶图案结构154中的每一个焊盘区可以在第一台阶图案结构152和第二台阶图案结构154之间的边界区域处(具体地,在第一台阶图案结构152和第二台阶图案结构154之间的边界区域的最靠近栅极线结构15的部分处)具有圆形拐角。因此,第一台阶图案结构152的接近第一台阶图案结构152和第二台阶图案结构154之间的边界区域的最靠近栅极线结构150的部分的侧壁可以不急剧的弯曲。
参照图18,可以在基底100的被开口134暴露的上部处形成杂质区(未示出)。可以在杂质区上形成绝缘图案(未示出)以填充开口134。可以穿过绝缘中间层130形成接触延伸栅极线118的焊盘区的第一接触塞160a和第二接触塞160b。
杂质区可以在第二方向上延伸,并可以用作垂直存储器装置的共源线(CSL)。绝缘图案可以由例如氧化硅形成。
在示例实施例中,可以在开口134的侧壁上形成绝缘图案,可以形成导电材料以填充开口134以形成接触杂质区的CSL。
在一些实施例中,可以在绝缘中间层130和绝缘图案上形成蚀刻掩模(未示出)。可以使用蚀刻掩模蚀刻绝缘中间层130以形成暴露延伸栅极线中的每一个的焊盘区的接触孔。可以形成导电层以填充接触孔,可以使导电层的上表面平坦化直至可以暴露绝缘中间层130的上表面。因此,可以分别在第一台阶图案结构152的焊盘区上形成第一接触塞160a,可以分别在第二台阶图案结构154的焊盘区上形成第二接触塞160b。
第二台阶图案结构154的焊盘区可以在个层处具有不同的宽度,使得第二接触塞160b可以分别不同地设置在焊盘区上。在示例实施例中,在平面图中,第二接触塞160b可以布置在第二方向上或第三方向上。在一些示例实施例中,在平面图中,第二接触塞160b可以布置在相对于第二方向的对角的方向上。在一些示例实施例中,在平面图中,第二接触塞160b可以呈“之”型图案布置。在一些示例实施例中,在平面图中,第二接触塞160b可以设置在每一个焊盘区中的中心部上。
在示例实施例中,在平面图中,第一接触塞160a可以布置在第二方向、第三方向或相对于第二方向的对角的方向上。在一些示例实施例中,在平面图中,第一接触塞160a可以呈“之”型图案布置。可选择地,在平面图中,第一接触塞160a可以设置在焊盘区中的每一个的中心部上。
图19和图20是分别示出了根据示例实施例的垂直存储器装置的透视图和平面图。
除了串选择线(SSL)的形状之外,图19的垂直存储器装置可以具有与图1A、图1B、图2、图3A和图3B中示出的的元件和/或结构基本上相同或相似的元件和/或结构。因此,同样的附图标号用于代表同样的元件,在这里省略对其的详细描述。为了便于描述,图19中省略一些绝缘层和接触塞的示出。
参照图19和图20,如图1A、图1B、图2、图3A和图3B中所示,垂直沟道结构132可以形成在基底100上并可以在第一方向上从基底100开始延伸。栅极结构156可以包括栅极线结构150、第一台阶图案结构152和第二台阶图案结构154。栅极线结构150可以围绕垂直沟道结构132。
栅极结构156可以包括用作GSL或字线的多个栅极线116。串选择线(SSL)119a和119b可以形成在栅极结构156上。
在示例实施例中,第一SSL 119a和第二SSL 119b可以顺序地堆叠在栅极结构156上。绝缘层106可以形成在第一SSL 119a与第二SSL 119b之间,并在第二SSL 119b上。
第一SSL 119a和第二SSL 119b中的每一个可以在第二方向上延伸。第一SSL 119a和第二SSL 119b中的每一个可以在第三方向上具有第一宽度W1,第一宽度W1可以与栅极结构156在第三方向上的宽度基本上相同。
第一SSL 119a在第二方向上的边缘部可以比第一台阶图案结构152的最上延伸栅极线118h在第二方向上的边缘部靠近单元区A。第一台阶图案结构152的最上焊盘区可以不与第一SSL 119a叠置,而是被第一SSL 119a暴露,如图19中所示出的。
第二SSL 119b在第二方向上的长度可以比第一SSL 119a在第二方向上的长度小。因此,第一SSL 119b在第二方向上的边缘部可以不与第二SSL 119a叠置,而是被第二SSL119a暴露,如图19中所示出的。
第一SSL 119a和第二SSL 119b的材料可以与栅极线116和延伸栅极线118的材料基本上相同。
第一SSL 119a和第二SSL 119b在第二方向上的边缘部可以具有与第一台阶图案结构152和第二台阶图案结构154的延伸栅极线118的形状不同的形状。
绝缘中间层(未示出)可以覆盖垂直沟道结构132、栅极结构156、第一SSL 119a以及第二SSL 119b。
第一接触塞160a可以延伸穿过绝缘中间层并可以接触第一台阶图案结构152的延伸栅极线118的焊盘区。第二接触塞160b可以延伸穿过绝缘中间层并可以接触第二台阶图案结构154的延伸栅极线118的焊盘区。第三接触塞160c可以延伸穿过绝缘中间层并可以接触第一SSL 119a和第二SSL 119b中的每一个。
图21是示出了根据示例实施例的制造垂直存储器装置的方法的透视图。
制造垂直存储器装置的方法可以包括与参照图4至图18示出的工艺相同或相似的工艺。因此,同样的附图标号代表同样的元件,在这里省略对其详细的描述。
参照图21,可以在基底100上形成焊盘绝缘层102。可以在焊盘绝缘层102上交替地并反复地形成绝缘层106和牺牲层104以形成成型结构。用于形成SSL的牺牲层104可以形成在成型结构的上部处。
在布线区B中,可以蚀刻用于形成SSL的牺牲层104和绝缘层106以形成初步SSL成型图案107c。
可以部分地蚀刻位于初步SSL成型图案107c下方的牺牲层104和绝缘层106以形成下台阶部112a。
在一些实施例中,可以通过感光工艺在成型结构上形成第一光致抗蚀剂图案(未示出)。第一光致抗蚀剂图案可以暴露绝缘层在布线区B中的一部分。
可以使用第一光致抗蚀剂图案作为蚀刻掩模蚀刻用于形成SSL的绝缘层106和牺牲层104。在示例实施例中,当SSL包括第一SSL和第二SSL时,可以蚀刻上面的堆叠的两个绝缘层106和上面的堆叠的两个牺牲层104,如图21中所示出的。
可以通过修边工艺部分地去除第一光致抗蚀剂图案以形成修剪的第一光致抗蚀剂图案。修剪的第一光致抗蚀剂图案可以在第二方向上具有比第一光致抗蚀剂图案的长度小的长度。可以使用修剪的第一光致抗蚀剂图案作为蚀刻掩模蚀刻绝缘层106中的最上绝缘层和牺牲层104中的最上牺牲层以形成用于形成SSL的初步SSL成型图案107c。初步SSL成型图案107c可以具有台阶状的形状。
可以在包括初步SSL成型图案107c的成型结构上形成用于形成下台阶部和上台阶部的第二光致抗蚀剂图案(未示出)。第二光致抗蚀剂图案可以暴露在初步SSL成型图案107c下方的成型结构的上表面。
可以使用第二光致抗蚀剂图案作为蚀刻掩模蚀刻绝缘层106中的最上绝缘层和牺牲层104中的最上牺牲层以形成下台阶部112a和上台阶部112b。在布线区B中,下台阶部112a和上台阶部112b可以形成在成型结构上。多个下台阶部112a和多个上台阶部112b可以交替地设置在第三方向上。
然后,执行与参照图6至图16中示出的工艺基本上相同的或相似的工艺。因此,可以形成包括SSL成型图案的台阶成型结构。
可以执行与参照图17至图18中示出的工艺基本上相同的或相似的工艺,使得台阶成型结构的牺牲层104可以用导电图案代替。因此,如图19中所示,可以形成包括栅极线结构150、第一台阶图案结构152和第二台阶图案结构154的栅极结构156。另外,可以在栅极结构156上形成第一SSL 119a和第二SSL 119b。
可以分别在第一台阶图案结构152和第二台阶图案结构154的焊盘区上形成第一接触塞160a和第二接触塞160b。可以在第一SSL 119a和第二SSL 119b中的每一个上形成第三接触塞160c。
如上所述,可以制造可以包括具有彼此不同的台阶状形状的SSL 119a、119b和栅极线116的垂直存储器装置。
图22、图23A、图23B和图23C是示出了根据示例实施例的垂直存储器装置的平面图和剖视图。
具体地,图23A、图23B和图23C分别是沿图22中的线I-I’、线II-II’和线III-III’截取的剖视图。垂直存储器装置可以包括与图1A、图1B、图2、图3A和图3B中的元件基本上相同或相似的元件。因此,同样的附图标号代表同样的元件,在这里省略对其的详细的描述。
参照图22、图23A、图23B和图23C,基底100(参照图1)可以包括单元区A和布线区B。布线区B可以与单元区A在第二方向上的边缘部相邻。
垂直沟道结构132可以形成在基底100上,并可以在第一方向上延伸。栅极线结构250可以包括在第一方向上顺序地堆叠的多个栅极线116(例如,116a、116b、116c、116d、116e、116f、116g、116h和116i)。栅极线116中的每一个可以围绕垂直沟道结构132,并可以在第二方向上延伸。第一台阶图案结构252、第二台阶图案结构254和第三台阶图案结构256可以接触栅极线结构250在第二方向上的边缘部。栅极线结构250和垂直沟道结构132可以形成在单元区A上,第一、第二和第三台阶图案结构252、254和256可以形成在布线区B上。
垂直沟道结构132可以包括沟道、隧道绝缘层、电荷存储层、阻挡介电层以及填充绝缘图案。垂直沟道结构132可以在第一方向上延伸穿过栅极线结构250。
栅极线结构250可以包括交替地并反复地堆叠的栅极线116和绝缘层106(例如,106a、106b、106c、106d、106e、106f、106g、106h和106i)。
第一、第二和第三台阶图案结构252、254和256可以包括交替地并反复地堆叠的延伸栅极线118和绝缘层106。延伸栅极线118可以分别接触栅极线116在第二方向上的边缘部。绝缘层106可以形成在设置在第一方向上的延伸栅极线118之间。即,栅极线结构250、第一、第二和第三台阶图案结构252、254和256可以是可以被称为栅极结构258的整体的结构。
在第一、第二和第三台阶图案结构252、254和256中,延伸栅极线118和绝缘层106可以在第二方向上具有从底层向顶层逐渐减小的长度,如图23A、图23B和图23C中所示出的。即,在第一、第二和第三台阶图案结构252、254和256中,来自延伸栅极线118和绝缘层106中的位于底层处的延伸栅极线118和绝缘层106可以比位于顶层处的延伸栅极线118和绝缘层106更突出。因此,第一、第二和第三台阶图案结构252、254和256中的每一个可以具有台阶状形状。
第一、第二和第三台阶图案结构252、254和256中的台阶层中的每一个可以包括顺序地堆叠的三个延伸栅极线118。在示例实施例中,第一、第二和第三台阶图案结构252、254和256中的每一个可以包括在第一方向上顺序地堆叠的多个台阶层,台阶层的数量可以是栅极线结构250中的在第一方向上顺序地堆叠的栅极线116的数量的三分之一。例如,当栅极线结构150包括在第一方向上顺序地堆叠的九个栅极线116时,第一、第二和第三台阶图案结构252、254和256中的每一个可以包括在第一方向上顺序地堆叠的三个台阶层。
参照图23A,延伸栅极线118中距基底100的上表面的第m个延伸栅极线118(也就是,第m延伸栅极线)(m是3的倍数)可以设置在第一台阶图案结构252中的每个台阶层的上部处。即,第m延伸栅极线在第二方向上的突出部(例如,第三、第六和第九延伸栅极线118c、118f和118i在第二方向上的突出部中的每一个)可以用作用于接触第一接触塞260a的焊盘区。因此,电信号可以通过接触第一台阶图案结构252的焊盘区的第一接触塞260a施加到每一个栅极线116,例如,设置在距基底100的上表面的第m层处的第三、第六和第九栅极线116c、116f和116i中的每一个。焊盘区可以被绝缘层106覆盖。在第一台阶图案结构252中,例如第三、第六和第九焊盘区243、246和249的多个焊盘区可以在第一方向上从基底100的上表面开始限定。
参照图23B,延伸栅极线118中距基底100的上表面的第m-1个延伸栅极线118(也就是,第m-1延伸栅极线)(m是3的倍数)可以设置在第二台阶图案结构254中的每个台阶层的上部处。即,第m-1延伸栅极线在第二方向上的突出部(例如,第二、第五和第八延伸栅极线118b、118e和118h在第二方向上的突出部中的每一个)可以用作用于接触第二接触塞260b的焊盘区。因此,电信号可以通过接触第二台阶图案结构254的焊盘区的第二接触塞260b施加到每一个栅极线116,例如,设置在距基底100的上表面第m-1层处的第二、第五和第八栅极线116b、116e和116h中的每一个。在第二台阶图案结构254中,例如第二、第五和第八焊盘区242、245和248的多个焊盘区可以在第一方向上从基底100的上表面开始限定。焊盘区可以被绝缘层106覆盖。
参照图23C,延伸栅极线118中距基底100的上表面的第m-2个延伸栅极线118(也就是,第m-2延伸栅极线)(m是3的倍数)可以设置在第三台阶图案结构256中的每个台阶层的上部处。即,第m-2延伸栅极线在第二方向上的突出部(例如,第一、第四和第七延伸栅极线118a、118d和118g在第二方向上的突出部中的每一个)可以用作用于接触第三接触塞260c的焊盘区。因此,电信号可以通过接触第三台阶图案结构256的焊盘区的第三接触塞260c施加到每一个栅极线116,例如,设置在距基底100的上表面第m-2层处的第一、第四和第七栅极线116a、116d和116g中的每一个。在第三台阶图案结构256中,例如第一、第四和第七焊盘区241、244和247的多个焊盘区可以在第一方向上从基底100的上表面开始限定。焊盘区可以被绝缘层106覆盖。
栅极线结构250可以接触第一台阶图案结构252至第三台阶图案结构256。第一台阶图案结构252至第三台阶图案结构256中的每一个可以在第二方向上延伸。第一台阶图案结构252和第二台阶图案结构254可以彼此接触,第二台阶图案结构254和第三台阶图案结构256可以彼此接触。
在第一台阶图案结构252至第三台阶图案结构256中,设置在第三方向上的第m焊盘区、第m-1焊区和第m-2焊盘区可以在第一方向上具有彼此不同的高度。
栅极线结构250可以在第三方向上具有第一宽度。包括第一台阶图案结构252至第三台阶图案结构256(接触栅极线结构250)的整体结构可以在第三方向上具有第一宽度。在一些实施例中,第一台阶图案结构252至第三台阶图案结构256在第三方向上的宽度的总和可以等于第一宽度。即,栅极结构258可以在第三方向上具有第一宽度。
在第三台阶图案结构256中,焊盘区在第三方向上的宽度可以从底层向顶层减小(例如,逐渐地减小)。因此,第一焊盘区241在第三方向上的宽度可以比第四焊盘区244在第三方向上的宽度大。第四焊盘区244在第三方向上的宽度可以比第七焊盘区247在第三方向上的宽度大。
在第一台阶图案结构252中,焊盘区在第三方向上的宽度可以从底层向顶层增大(例如,逐渐地增大)。因此,第三焊盘区243在第三方向上的宽度可以比第六焊盘区246在第三方向上的宽度小。第六焊盘区246在第三方向上的宽度可以比第九焊盘区249在第三方向上的宽度小。
第三台阶图案结构256的第m-2焊盘区的面积可以从底层向顶层减小(例如,逐渐地减小)。第一台阶图案结构252的第m焊盘区的面积可以从底层向顶层增大(例如,逐渐地增大)。
第二台阶图案结构254可以形成在第一台阶图案结构252和第三台阶图案结构256之间。第二台阶图案结构254的焊盘区在第三方向上的宽度可以基本上一致。然而,第二台阶图案结构254的焊盘区中的上面的焊盘区可以在第三方向上从其下面的焊盘区偏移。
因此,第一台阶图案结构252的焊盘区可以在各个层处具有不同的宽度,第三台阶图案结构256的焊盘区可以在各个层处具有不同的宽度。第二台阶图案结构254的焊盘区可以设置在平面图中的各个层处的不同位置处,如图22中所示出的。
参照图22,第三台阶图案结构256的焊盘区中的每一个可以在第二台阶图案结构254与第三台阶图案结构256之间的边界区域处具有圆形拐角C1,具体地,在第二台阶图案结构254与第三台阶图案结构256之间的边界区域的最靠近栅极线结构250的部分处具有圆形拐角C1。因此,第二台阶图案结构254的与第二台阶图案结构254与第三台阶图案结构256之间的边界区域的最靠近栅极线结构250的部分接近的侧壁可以不是急剧地弯曲。即,在平面图中,第三台阶图案结构256的焊盘区中的每一个可以包括具有弧形的拐角。
第二台阶图案结构254的焊盘区中的每一个可以在第一台阶图案结构252与第二台阶图案结构254之间的边界区域处具有圆形拐角C2,具体地,在第一台阶图案结构252与第二台阶图案结构254之间的边界区域的最靠近栅极线结构250的部分处具有圆形拐角C2。因此,第一台阶图案结构252的与第一台阶图案结构252与第二台阶图案结构254之间的边界区域的最靠近栅极线结构250的部分接近的侧壁可以不是急剧地弯曲。即,在平面图中,第二台阶图案结构254的焊盘区中的每一个可以包括具有弧形的拐角。
绝缘中间层232可以覆盖栅极结构258和垂直沟道结构132。绝缘中间层232可以包括例如氧化硅。
由于第二台阶图案结构254和第三台阶图案结构256中的每一个的焊盘区中的每一个可以具有圆形拐角C2和C1,所以绝缘中间层232可以充分地并且容易地填充第一台阶图案结构252与第二台阶图案结构254之间的边界区域和第二台阶图案结构254与第三台阶图案结构256之间的边界区域。因此,其中可以没有或者很少有空隙。
第一接触塞260a、第二接触塞260b和第三接触塞260c可以延伸穿过绝缘中间层232,并可以分别接触第一台阶图案结构252、第二台阶图案结构254和第三台阶图案结构256中的焊盘区的延伸栅极线118。
第一台阶图案结构252的焊盘区可以在各个层处在第三方向上具有不同的宽度,第三台阶图案结构256的焊盘区可以在各个层处在第三方向上具有不同的宽度。第二台阶图案结构254的焊盘区可以设置在各个层处的不同位置处。因此,第一接触塞260a、第二接触塞260b和第三接触塞260c可以分别不同地设置在焊盘区上。
在示例实施例中,在平面图中,第一接触塞260a、第二接触塞260b和第三接触塞260c中的每一个可以在第二方向、第三方向或者相对于第二方向的对角的方向上布置。在一些示例实施例,在平面图中,第一接触塞260a、第二接触塞260b和第三接触塞260c中的每一个可以呈“之”型图案布置。在一些实施例中,在平面图中,第一接触塞260a、第二接触塞260b和第三接触塞260c中的每一个可以分别设置在焊盘区的中心部处。
为了便于描述,图22、图23A、图23B和图23C分别示出顺序地堆叠了9层的栅极线116。然而,鉴于电路设计或垂直存储器装置的集成度,可以适当地调整栅极线116在第一方向上的数量。
多个栅极结构258可以在第三方向上彼此分隔开。即,开口234可以形成在栅极结构258的在第三方向上相邻的栅极结构之间,并可以在第二方向上延伸。绝缘图案(未示出)可以形成在开口234中。绝缘图案可以包括例如氧化硅。
栅极结构258的在第三方向上相邻的栅极结构可以相对于开口234对称。例如,栅极结构258中的第一栅极结构可以包括在第三方向上按照从左到右的顺序设置的第一台阶图案结构252至第三台阶图案结构256,栅极结构258中的在第三方向上与第一栅极结构相邻的第二栅极结构可以包括在第三方向上按照从左到右的顺序设置的第三、第二和第一台阶图案结构256、254和252,如图22中所示出的。
杂质区(未示出)可以形成在基底100的位于绝缘图案下方的上表面处。杂质区可以在第二方向上延伸,并可以用作垂直存储器装置的共源线(CSL)。
图24至图30是示出了根据示例实施例的制造垂直存储器装置的方法的透视图、平面图和剖视图。
制造垂直存储器装置的方法可以包括与参照图4至图18的工艺基本上相同的或相似的工艺。因此,同样的附图标号代表同样的元件,在这里省略对其的详细的描述。
参照图24,可以在基底100上形成焊盘绝缘层102。可以在焊盘绝缘层102上交替地并且反复地形成牺牲层104(例如,104a至104i)和绝缘层106(例如,106a至106i)以形成成型结构。可以部分地蚀刻布线区B上的绝缘层106和牺牲层104以形成第一下台阶部212b和第二下台阶部212c。
在示例实施例中,可以通过感光工艺在成型结构上形成第一光致抗蚀剂图案(未示出)。第一光致抗蚀剂图案可以暴露布线区B上的成型结构的上部。可以使用第一光致抗蚀剂图案作为蚀刻掩模来蚀刻最上绝缘层106i和最上牺牲层104i以形成初步下台阶部。然后,可以去除第一光致抗蚀剂图案。
可以通过感光工艺在包括初步下台阶部的成型结构上形成第二光致抗蚀剂图案(未示出)。第二光致抗蚀剂图案可以暴露初步下台阶部的中心部。可以使用第二光致抗蚀剂图案蚀刻位于初步下台阶部下方的绝缘层106中的一个和牺牲层104中的一个。因此,布线区B上的成型结构可以包括上台阶部212a、第一下台阶部212b、第二下台阶部212c,第二下台阶部212c、第一下台阶部212b和上台阶部212a可以在第三方向上按照这个次序顺序地设置。上台阶部212a下方的绝缘层106和牺牲层104的数量可以分别比第一下台阶部212b下方的绝缘层106和牺牲层104的数量大一个。上台阶部212a下方的绝缘层106和牺牲层104的数量可以分别比第二下台阶部212c下方的绝缘层106和牺牲层104的数量大两个。
在一些示例实施例中,可以通过感光工艺在成型结构上形成第一光致抗蚀剂图案,可以使用第一光致抗蚀剂图案作为蚀刻掩模来部分地蚀刻成型结构的对应于第二下台阶部212c的部分。可以通过修边工艺部分地去除第一光致抗蚀剂图案以形成修剪的第一光致抗蚀剂图案。可以使用修剪的第一光致抗蚀剂图案作为蚀刻掩模来部分地蚀刻成型结构的对应于第一下台阶部212b和第二下台阶部212c的部分。因此,布线区B上的成型结构可以包括按照这个顺序顺序地设置在第三方向上的上台阶部212a、第一下台阶部212b和第二下台阶部212c。
在示例实施例中,上台阶部212a和第二下台阶部212c的宽度可以基本上彼此相同。即,上台阶部212a和第二下台阶部212c中的每一个可以在第三方向上具有第二宽度。第一下台阶部212b可以具有第二宽度的大约一半的宽度。
可以从上台阶部212a顺序地形成第一台阶图案结构。可以从第一下台阶部212b顺序地形成第二台阶图案结构。可以从第二下台阶部212c顺序地形成第三台阶图案结构。
在平面图中,第一下台阶部212b和第二下台阶部212c中的每一个可以具有矩形的形状,然而,矩形的拐角中靠近单元区A的拐角可以是圆形的,如图24中的区域C1和C2中所示。即,上台阶部212a和第一下台阶部212b中的每一个与第一下台阶部212b和第二下台阶部212c中的每一个的矩形形状的靠近单元区A的拐角接近的侧壁可以不是急剧地弯曲。
在用于形成第一下台阶部212b和第二下台阶部212c的蚀刻工艺期间,由于三维效应,可以比成型结构的其它部分少地蚀刻成型结构的分别与上台阶部212a和第一下台阶部212b接近的上部,因此,第一下台阶部212b和第二下台阶部212c中的每一个可以具有圆形拐角。在示例实施例中,在用于形成第一下台阶部212b和第二下台阶部212c的蚀刻工艺中,可以控制工艺条件,使得对成型结构的分别与上台阶部212a和第一下台阶部212b接近的上部的蚀刻速率小于它的其它部分的蚀刻速率。
参照图25,可以在包括第一下台阶部212b和第二下台阶部212c的成型结构上形成第三光致抗蚀剂图案210a。
可以形成第三光致抗蚀剂图案210a以暴露成型结构的位于布线区B上的边缘部。在示例实施例中,被第三光致抗蚀剂图案210a暴露的部分可以在第三方向上延伸。被第三光致抗蚀剂图案210a暴露的部分在第二方向上的宽度可以与被随后形成的焊盘区在第二方向上的宽度基本上相同。
参照图26A、26B、26C和图27,可以使用第三光致抗蚀剂图案210a作为蚀刻掩模来蚀刻成型结构的上面的三个堆叠的绝缘层106和上面的三个堆叠的牺牲层104。因此,可以部分地蚀刻第二下台阶部212c、第一下台阶部212b和上台阶部212a以分别在第四、第五和第六层处形成第一初步焊盘区221、第二初步焊盘区222和第三初步焊盘区223。
即,第一初步焊盘区221的上表面可以是最低的,第三初步焊盘区223的上表面可以是最高的。第一初步焊盘区221和第二初步焊盘区222中的每一个在平面图中可以具有矩形的形状。
在平面图中,第一初步焊盘区221可以具有矩形的形状,然而,矩形的拐角C1中的可以靠近单元区A的拐角可以是圆形的。此外,在平面图中,第二初步焊盘区222可以具有矩形的形状,然而,矩形的拐角中的可以靠近单元区A的拐角可以是圆形的。
参照图28A、图28B、图28C和图29,可以通过修边工艺部分地去除第三光致抗蚀剂图案210a以形成第四光致抗蚀剂图案210b。可以使用第四光致抗蚀剂图案210b作为蚀刻掩模来蚀刻成型结构的上面的三个堆叠的绝缘层106和上面的三个堆叠的牺牲层104。
在示例实施例中,被第四光致抗蚀剂图案210b暴露的部分可以在第三方向上延伸。被第四光致抗蚀剂图案210b暴露的部分在第二方向上的宽度可以基本上是被随后形成的焊盘区在第二方向上的宽度的两倍。
因此,可以部分地蚀刻第一下台阶部212b、第二下台阶部212c和上台阶部212a以分别在第四层、第五层和第六层处形成第四初步焊盘区224、第五初步焊盘区225和第六初步焊盘区226。另外,可以部分地蚀刻位于第四层、第五层、第六层处的第一初步焊盘区221、第二初步焊盘区222和第三初步焊盘区223以分别在第一层、第二层和第三层处形成第一初步焊盘部221a、第二初步焊盘部222a和第三初步焊盘部223a。
第四初步焊盘区224、第五初步焊盘区225和第六初步焊盘区226的上表面在第一方向上可以具有按照这个顺序逐渐增大的高度。第四初步焊盘区224的上表面可以比第一初步焊盘部221a、第二初步焊盘部221b和第三初步焊盘部223a的上表面高。
然后,可以去除第四光致抗蚀剂图案。第二下台阶部212c、第一下台阶部212b和上台阶部212a可以被暴露,并可以分别在第七层、第八层和第九层处用作初步第七焊盘区227、初步第八焊盘区228和初步第九焊盘区229。因此,可以形成包括初步焊盘区的初步台阶成型结构230。
每一个初步焊盘区可以具有矩形的形状。
第七初步焊盘区227可以在第七初步焊盘区227与第八初步焊盘区228之间的边界区域处具有圆形拐角,具体地,在第七初步焊盘区227与第八初步焊盘区228之间的边界区域的最靠近单元区A的部分处具有圆形拐角。因此,第八初步焊盘区228的与第七初步焊盘区227与第八初步焊盘区228之间的边界区域的最靠近单元区A的部分接近的侧壁可以不是急剧弯曲的。此外,第四初步焊盘区224可以在第四初步焊盘区224与第五初步焊盘区225之间的边界区域处具有圆形拐角,具体地,在第四初步焊盘区224与第五初步焊盘区225之间的边界区域的最靠近单元区A的部分处具有圆形拐角。因此,第五初步焊盘区225的与第四初步焊盘区224与第五初步焊盘区225之间的边界区域的最靠近单元区A的部分接近的侧壁可以不是急剧弯曲的。另外,第一初步焊盘区221a可以在第一初步焊盘区221a和第二初步焊盘区222a之间的边界区域处具有圆形拐角,具体地,在第一初步焊盘区221a与第二初步焊盘区222a之间的边界区域的最靠近单元区A的部分处具有圆形拐角。因此,第二初步焊盘区222a的与第一初步焊盘区221a和第二初步焊盘区222a之间的边界区域的最靠近单元区A的部分接近的侧壁可以不是急剧弯曲的,如图29中所示出的。
可以通过执行彼此不同次数的蚀刻工艺来形成初步焊盘区。因此,初步焊盘区在第三方向上的宽度可以彼此不同。
由第二下台阶部212c形成的初步焊盘区可以根据蚀刻工艺的数量在第三方向上具有逐渐减小的宽度,在第三方向上的宽度可以从底层向顶层逐渐地减小。因此,第一初步焊盘区221a可以在第三方向上具有最大的宽度,第七初步焊盘区227可以在第三方向上具有最小的宽度。
由上台阶部212a形成的初步焊盘区可以根据蚀刻工艺的数量在第三方向上具有逐渐增大的宽度,在第三方向上的宽度可以从底层向顶层逐渐地增大。因此,第三初步焊盘区223a可以在第三方向上具有最小的宽度,第九初步焊盘区229可以在第三方向上具有最大的宽度。
参照图30、图22、图23A和23B,可以执行与参照图13至图18示出的工艺基本上相同或相似的工艺。
在一些实施例中,可以在初步台阶成型结构上形成绝缘中间层232。可以穿过绝缘中间层232和初步台阶成型结构在单元区A中形成沟道孔131。可以在沟道孔131中形成垂直沟道结构132。可以蚀刻绝缘中间层232、初步台阶成型结构和焊盘绝缘层以形成开口234。初步台阶成型结构可以被多个开口234划分为多个台阶成型结构。台阶成型结构的牺牲层104可以被导电图案代替以形成栅极线结构250、第一台阶图案结构252、第二台阶图案结构254和第三台阶图案结构256。
可以在基底100的被开口234暴露的上表面处形成杂质区(未示出)。可以形成绝缘图案(未示出)以填充开口234。
可以分别在第一台阶图案结构252、第二台阶图案结构254和第三台阶图案结构256的焊盘区上形成第一接触塞260a、第二接触塞260b和第三接触塞260c。
因此,可以制造图22、图23A和图23B的半导体的垂直存储器装置。
在垂直存储器装置中,单元区上的垂直沟道结构可以不局限于上述的垂直沟道结构。即,垂直沟道结构可以具有各种类型。围绕布线区上的垂直沟道结构和第一台阶图案结构的栅极线结构可以具有根据示例实施例的一种结构。
图31是示出根据示例实施例的垂直存储器装置的透视图。
图31仅示出了位于单元区上的结构,并且没有示出绝缘中间层。
参照图31,垂直沟道结构180可以形成在基底100上。栅极结构可以围绕垂直沟道结构180。栅极结构可以包括栅极线结构、第一台阶图案结构和第二台阶图案结构。
垂直沟道结构180可以包括第一结构180a、第二结构180c和连接部180b。第一结构180a和第二结构180c可以彼此相邻。第一结构180a和第二结构180c中的每一个可以具有从基底100开始在第一方向上延伸的圆柱形状。连接部180b可以形成在基底100上,并可以将第一结构180a和第二结构180c的底部彼此连接。因此,垂直沟道结构180可以具有U形形状。
垂直沟道结构180中的第一结构180a和第二结构180c可以被包括在彼此不同的栅极结构中的栅极线围绕。
垂直沟道结构180可以包括沟道174a和电荷存储结构172a(包括隧道绝缘层、电荷存储层和阻挡介电层)。沟道174a可以具有贯穿不同栅极结构的U形形状。可以在沟道174a的表面上形成电荷存储结构172a。阻挡层可以接触栅极线。
在示例实施例中,垂直沟道结构180的上部可以仅包括沟道174a。即,垂直沟道结构180的上部可以不包括隧道绝缘层、电荷存储层和阻挡介电层。
栅极线结构可以包括交替地并且反复地堆叠的栅极线116和绝缘层。
栅极线116可以包括接地选择线(GSL)、字线和串选择线(SSL)。例如,栅极线116中的最上栅极线116i可以分别用作GSL和SSL。GSL和SSL下方的栅极线中的栅极线116b至116h可以用作字线。
在示例实施例中,围绕第一结构180a的栅极线116中的最上栅极线可以用作GSL,围绕第二结构180c的栅极线116中的最上栅极线可以用作SSL。
GSL和SSL可以形成在垂直沟道结构180的上部处,使得可以容易地形成SSL与沟道之间的布线和GSL与沟道之间的布线。
共源线202可以形成在第一结构180a上并可以接触GSL。共源线202可以在第二方向上延伸,第二方向可以是栅极线116的延伸方向。
位线204可以形成在第二结构180c上,并可以接触SSL。
第一台阶图案结构和第二台阶图案结构可以形成在布线区上。第一台阶图案结构和第二台阶图案结构中的每一个可以在第二方向上从栅极线结构延伸。第一台阶图案结构和第二台阶图案结构可以与图1A、图1B、图2、图3A和图3B中示出的第一台阶图案结构和第二台阶图案结构基本上相同或相似。
在示例实施例中,垂直存储器装置可以实施为包括三维(3D)存储器阵列,三维(3D)存储器阵列包括例如16层、24层、32层和48层等的高台阶结构。
上文是示例实施例的举例说明,并且不应该被解释为对它们的限制。尽管已经描述了一些示例实施例,但是本领域技术人员将容易地领会到,在实质上不脱离本发明构思的情况下,在示例实施例中许多修改是可能的。因此,所有这些修改意图被包括在如权利要求中限定的本发明构思的范围内。因此,将理解的是,上文是各种示例实施例的举例说明,并且不应该被解释为局限于公开的特定的示例实施例,并且对公开的示例实施例的修改和其它示例实施例意图包括在权利要求书的范围内。

Claims (23)

1.一种垂直存储器装置,所述垂直存储器装置包括:
栅极线结构,包括在基本上垂直于基底的顶表面的第一方向上彼此分隔开的多个栅极线,多个栅极线中的每一个在基本上平行于基底的顶表面的第二方向上延伸;
垂直沟道结构,在第一方向上延伸穿过多个栅极线;
多个延伸栅极线,多个延伸栅极线中的每一个从多个栅极线中的一个在第二方向上的边缘部延伸;
第一台阶图案结构,包括多个第一台阶层,多个第一台阶层中的每一个包括多个延伸栅极线中的距基底第n-1个延伸栅极线和多个延伸栅极线中的距基底第n个延伸栅极线,n是等于或大于2的数字;
第二台阶图案结构,接触第一台阶图案结构的侧壁并包括多个第二台阶层,多个第二台阶层中的每一个包括多个延伸栅极线中的距基底第n-1个延伸栅极线和多个延伸栅极线中的距基底第n个延伸栅极线,多个延伸栅极线的第n个延伸栅极线中的每一个在它的在第二方向上的端部处包括凹部,多个延伸栅极线的第n-1个延伸栅极线中的每一个包括暴露部,所述暴露部被直接在多个延伸栅极线的第n-1个延伸栅极线中的各个延伸栅极线上方的多个延伸栅极线的第n个延伸栅极线中的一个的凹部暴露;以及
绝缘中间层,覆盖栅极线结构、垂直沟道结构、第一台阶图案结构和第二台阶图案结构,
其中,多个延伸栅极线的第n-1个延伸栅极线的暴露部的面积不同,
其中,多个延伸栅极线的第n-1个延伸栅极线的暴露部中的每一个具有圆形拐角,圆形拐角与第一台阶图案结构和第二台阶图案结构之间的界面相邻,并与多个延伸栅极线中的第n-1个延伸栅极线的暴露部中的每一个在第二方向上的边缘分隔开,使得绝缘中间层填充第一台阶图案结构和第二台阶图案结构之间的边界区域而没有空隙。
2.如权利要求1所述的垂直存储器装置,其中,多个延伸栅极线中的第n-1个延伸栅极线的暴露部在基本上垂直于第二方向的第三方向上的宽度随着多个延伸栅极线的第n-1个延伸栅极线中的每一个在第一方向上的高度的增大而减小。
3.如权利要求1所述的垂直存储器装置,其中,栅极线结构在基本上垂直于第二方向的第三方向上具有第一宽度,第一台阶图案结构和第二台阶图案结构在第三方向上的宽度的总和基本上等于第一宽度。
4.如权利要求3所述的垂直存储器装置,其中,多个延伸栅极线中的第n-1个延伸栅极线的暴露部的面积随着多个延伸栅极线的第n-1个延伸栅极线中的每一个在第一方向上的高度的增大而减小。
5.如权利要求1所述的垂直存储器装置,其中,多个第一台阶层中的每个与多个延伸栅极线的第n-1个延伸栅极线的暴露部的圆形拐角中的一个相邻的侧壁具有弯曲的形状。
6.如权利要求1所述的垂直存储器装置,所述垂直存储器装置还包括多个绝缘层,其中,多个绝缘中的每一个位于栅极线中的在第一方向上相邻的第一栅极线和第二栅极线之间,并位于延伸栅极线中的在第一方向上相邻的第一延伸栅极线和第二延伸栅极线之间。
7.如权利要求1所述的垂直存储器装置,其中,栅极线结构、第一台阶图案结构和第二台阶图案结构包括栅极结构,垂直存储器装置包括在基本上垂直于第二方向的第三方向上彼此分隔开的多个栅极结构。
8.如权利要求7所述的垂直存储器装置,所述垂直存储器装置还包括位于栅极结构中的在第三方向上相邻的第一栅极结构和第二栅极结构之间的开口,其中,开口在第二方向上延伸。
9.如权利要求8所述的垂直存储器装置,其中,栅极结构中的第一栅极结构和第二栅极结构相对于开口对称。
10.如权利要求7所述的垂直存储器装置,其中,多个延伸栅极线的第n-1个延伸栅极线的暴露部在第三方向上的宽度随着多个延伸栅极线的第n-1个延伸栅极线中的每一个的在第一方向上的高度的增大而减小。
11.如权利要求1所述的垂直存储器装置,所述垂直存储器装置还包括接触第一台阶图案结构的延伸栅极线的第n个延伸栅极线中的一个的第一接触塞和接触第二台阶图案结构的延伸栅极线的第n-1个延伸栅极线中的一个的第二接触塞。
12.如权利要求1所述的垂直存储器装置,其中,第一台阶图案结构的多个延伸栅极线的第n个延伸栅极线中的每一个在它的在第二方向上的端部处包括第一焊盘区,多个延伸栅极线的第n-1个延伸栅极线的暴露部中的每一个包括第二焊盘区,
其中,第一焊盘区和第二焊盘区布置在基本上垂直于第二方向的第三方向上。
13.如权利要求1所述的垂直存储器装置,其中,栅极线包括在基底上顺序地堆叠的接地选择线、多个字线和串选择线。
14.如权利要求1所述的垂直存储器装置,其中,栅极线包括在基底上顺序地堆叠的接地选择线和多个字线。
15.一种垂直存储器装置,所述垂直存储器装置包括:
栅极线结构,包括在基本上垂直于基底的顶表面的第一方向上彼此分隔开的多个栅极线,多个栅极线中的每一个在基本上平行于基底的顶表面的第二方向上延伸;
垂直沟道结构,每一个垂直沟道结构在第一方向上延伸穿过多个栅极线;
第一台阶图案结构,包括多个延伸栅极线,多个延伸栅极线中的每一个从多个栅极线中的一个在第二方向上的边缘部延伸,第一台阶图案结构包括多个第一台阶层,多个第一台阶层中的每一个在它的在第二方向上的端部处包括第一焊盘区,每一个第一焊盘区包括多个延伸栅极线中的作为相对于基底的最上延伸栅极线的距基底的第n个延伸栅极线,多个延伸栅极线中的第n个延伸栅极线包括在多个第一台阶层的一个中,n是等于或大于2的数字;
第二台阶图案结构,接触第一台阶图案结构的侧壁并包括多个延伸栅极线,第二台阶图案结构包括多个第二台阶层,多个第二台阶层中的每一个在它的在第二方向上的端部处包括第二焊盘区,每一个第二焊盘区包括多个延伸栅极线中的作为相对于基底的最上延伸栅极线的距基底的第n-1个延伸栅极线,多个延伸栅极线中的第n-1个延伸栅极线包括在多个第二台阶层的一个中;以及
绝缘中间层,覆盖栅极线结构、垂直沟道结构、第一台阶图案结构和第二台阶图案结构,
其中,每一个第二焊盘区具有圆形拐角,圆形拐角与第一台阶图案结构和第二台阶图案结构之间的界面相邻,并与每一个第二焊盘区在第二方向上的边缘分隔开,使得绝缘中间层填充第一台阶图案结构和第二台阶图案结构之间的边界区域而没有空隙。
16.如权利要求15所述的垂直存储器装置,其中,第一台阶图案结构的与第二焊盘区的圆形的拐角中的一个相邻的侧壁具有弯曲的形状。
17.如权利要求15所述的垂直存储器装置,其中,第二焊盘区的各自的面积不同。
18.一种垂直存储器装置,所述垂直存储器装置包括:
多个栅极线,位于基底上,多个栅极线沿基本上垂直于基底的顶表面的第一方向堆叠,多个栅极线中的每一个在基本上平行于基底的顶表面的第二方向上纵向地延伸;
多个台阶层,多个台阶层中的每一个包括顺序地堆叠在基底上的第一延伸栅极线和第二延伸栅极线;以及
绝缘中间层,覆盖多个栅极线和多个台阶层,
其中,第一延伸栅极线和第二延伸栅极线中的每一个从多个栅极线中的一个在第二方向上的边缘部延伸,
其中,第二延伸栅极线中的每一个包括凹部,所述凹部仅延伸为每一个第二延伸栅极线在基本上垂直于第二方向的第三方向上的一部分并暴露直接在每一个第二延伸栅极线下方的每一个第一延伸栅极线的焊盘区,
其中,第一延伸栅极线中的第一个位于基底与第一延伸栅极线中的第二个之间,第一延伸栅极线中的第一个的第一焊盘区包括在第三方向上具有第一宽度的端部,第一延伸栅极线中的第二个的第二焊盘区包括在第三方向上具有比第一焊盘区的端部的第一宽度小的第二宽度的端部,
其中,每一个第一延伸栅极线的焊盘区具有圆形拐角,圆形拐角与多个台阶层中的沿第三方向相邻的两个台阶层之间的界面相邻,并与每一个焊盘区在第二方向上的边缘分隔开,使得绝缘中间层填充多个台阶层中的沿第三方向相邻的两个台阶层之间的边界区域而没有空隙。
19.如权利要求18所述的垂直存储器装置,其中,第一延伸栅极线的第一个的第一焊盘区具有第一面积,第一延伸栅极线的第二个的第二焊盘区具有比第一面积小的第二面积。
20.如权利要求18所述的垂直存储器装置,其中,第一延伸栅极线的第三个位于第一延伸栅极线的第一个与第一延伸栅极线的第二个之间,第一延伸栅极线的第三个的第三焊盘区包括在第三方向上具有比第一焊盘区的端部的第一宽度小并且比第二焊盘区的端部的第二宽度大的第三宽度的端部。
21.如权利要求18所述的垂直存储器装置,其中,第二延伸栅极线的凹部中的每一个在第二延伸栅极线的凹部中的每一个的侧壁之间具有圆形的拐角。
22.如权利要求18所述的垂直存储器装置,其中,第一焊盘区在第三方向上具有向多个栅极线逐渐减小的宽度。
23.如权利要求18所述的垂直存储器装置,其中,多个栅极线包括多个第一栅极线,多个台阶层包括多个第一台阶层,多个第一台阶层中的每一个包括第一延伸栅极线和第二延伸栅极线,第二延伸栅极线的凹部包括第一凹部,
其中,垂直存储器装置还包括:
多个第二栅极线,多个第二栅极线中的每一个在第二方向上纵向地延伸;
多个第二台阶层,多个第二台阶层中的每一个包括顺序地堆叠在基底上的第三延伸栅极线和第四延伸栅极线,
其中,第三延伸栅极线和第四延伸栅极线中的每一个从多个第二栅极线中的一个的在第二方向上的边缘部延伸,
其中,第四延伸栅极线中的每一个包括第二凹部,第二凹部在第三方向上仅延伸为第四延伸栅极线中的每一个的一部分,并暴露直接在第四延伸栅极线中的每一个下方的第三延伸栅极线中的每一个的焊盘区,
其中,第二延伸栅极线中的一个和第四延伸栅极线中的一个是共平面的,第二延伸栅极线中的一个的第一凹部是第四延伸栅极线中的一个的第二凹部的相对于多个第一台阶层与多个第二台阶层之间延伸的轴的镜像。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
JP2018049966A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102342552B1 (ko) * 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
US10504901B2 (en) * 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
JP2019009382A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
KR102424875B1 (ko) * 2017-07-03 2022-07-26 삼성전자주식회사 반도체 소자
KR102628007B1 (ko) 2018-05-09 2024-01-22 삼성전자주식회사 수직형 메모리 장치
JP2019201038A (ja) 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置およびその製造方法
KR102563689B1 (ko) 2018-05-18 2023-08-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자에서의 계단 형성
KR102618492B1 (ko) * 2018-05-18 2023-12-28 삼성전자주식회사 3차원 반도체 소자
KR102466008B1 (ko) * 2018-05-23 2022-11-10 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
CN108493192B (zh) * 2018-06-04 2024-04-02 长江存储科技有限责任公司 三维存储器及其制造方法
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
KR102624633B1 (ko) * 2018-08-09 2024-01-12 삼성전자주식회사 수직형 메모리 장치
WO2020029216A1 (en) * 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device
KR102635666B1 (ko) * 2018-08-16 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
EP3827460B1 (en) * 2018-10-18 2024-04-10 Yangtze Memory Technologies Co., Ltd. Methods for forming multi-division staircase structure of three-dimensional memory device
CN111244610B (zh) * 2018-11-29 2024-05-24 三星电机株式会社 天线装置
US11005184B2 (en) 2018-11-29 2021-05-11 Samsung Electro-Mechanics Co., Ltd. Antenna apparatus
WO2020118575A1 (en) 2018-12-12 2020-06-18 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory device
JP7048479B2 (ja) * 2018-12-18 2022-04-05 本田技研工業株式会社 輸送機器およびセンサブラケット
CN109742077B (zh) * 2019-01-02 2020-08-14 长江存储科技有限责任公司 三维存储器及其制造方法
KR20200088680A (ko) 2019-01-15 2020-07-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
CN111554688B (zh) * 2019-02-26 2021-02-05 长江存储科技有限责任公司 三维存储器件及其制作方法
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111566813B (zh) * 2020-03-23 2021-05-14 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
US11744080B2 (en) * 2020-07-23 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device with word lines extending through sub-arrays, semiconductor device including the same and method for manufacturing the same
CN112054028B (zh) * 2020-08-11 2023-11-07 长江存储科技有限责任公司 一种三维存储器结构及其制作方法和三维存储器件
KR20220113048A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US20220278051A1 (en) * 2021-02-26 2022-09-01 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
KR101434588B1 (ko) * 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101044019B1 (ko) 2009-06-30 2011-06-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조방법
KR20110015338A (ko) 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101549690B1 (ko) * 2009-12-18 2015-09-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
WO2011081438A2 (ko) 2009-12-31 2011-07-07 한양대학교 산학협력단 3차원 구조를 가지는 메모리 및 이의 제조방법
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR101624978B1 (ko) * 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP5550604B2 (ja) * 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2014053447A (ja) 2012-09-07 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
KR101986245B1 (ko) * 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102045249B1 (ko) 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
JP2014183225A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
US9893194B2 (en) * 2013-09-12 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR20150057147A (ko) 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
WO2015166754A1 (ja) * 2014-05-01 2015-11-05 三菱電機株式会社 半導体装置

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