CN112054028B - 一种三维存储器结构及其制作方法和三维存储器件 - Google Patents
一种三维存储器结构及其制作方法和三维存储器件 Download PDFInfo
- Publication number
- CN112054028B CN112054028B CN202010801515.7A CN202010801515A CN112054028B CN 112054028 B CN112054028 B CN 112054028B CN 202010801515 A CN202010801515 A CN 202010801515A CN 112054028 B CN112054028 B CN 112054028B
- Authority
- CN
- China
- Prior art keywords
- partition
- dimensional memory
- memory structure
- area
- step area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title description 9
- 238000005192 partition Methods 0.000 claims abstract description 223
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims description 26
- 238000000034 method Methods 0.000 abstract description 20
- 238000009826 distribution Methods 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 43
- 239000010409 thin film Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000003247 decreasing effect Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 238000009966 trimming Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种三维存储器结构所述三维存储器结构包括衬底；堆叠结构，形成于所述衬底上，所述堆叠结构具有沿第一方向依次设置的第一分区和第二分区；其中，所述第一分区包括沿第二方向依次设置第一核心阵列区域和第一台阶区域，且所述第一台阶区域位于所述第一分区的边缘，所述第二分区包括沿所述第一方向依次设置的第二核心阵列区域和第二台阶区域，且所述第二台阶区域位于所述第二分区的边缘，所述第一方向与所述第二方向相交。利用本发明，不仅可以平衡三维存储器中栅极隔槽蚀刻后的应力，而且可以平衡随着三维存储器的栅极叠层结构层数增加之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性。
Description
技术领域
本发明属于半导体集成电路技术领域，涉及一种三维存储器结构及其制作方法和三维存储器件。
背景技术
芯片制作过程中，硅衬底(Si Substrate)作为制作芯片的载体，随着芯片层数的增加，需要用到更多的介质薄膜(其材质例如可以是四乙氧基硅烷(TEOS)，氮化钛(SIN)，多晶硅(POLY))。以3D NAND为例，在3D NAND中的台阶区域，沟道结构，栅极间隙区域(GLArea)需要填充更多的介质，于此同时薄膜结构也会变得复杂，加上在制备过程中的退火处理之后，薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆(Wafer)形变，最终导致晶圆发生弧形变形(Arcing)或者无法在机台中进行工艺步骤，这是因为每一个机台对晶圆弯曲(Wafer bow)有限制(Limitation)。
在3D NAND中，栅极间隙会将整个堆叠结构的核心区和台阶区域切成小块，导致整个结构的应力分布不均，随着氮化物-氧化物薄膜(NO Film)的层数增加，结构会不稳定，同时由于工艺的限制，需要将沟道底部多晶硅(CH Bottom POLY)侧向引出，当底部的牺牲多晶硅移除(SAC POLY Remove)之后，会加剧结构的不稳定。
另外，现有的3D NAND中，由于位于核心区域的共源线的顶部会形成用于与外围电路芯片电连接的源线接触，源线接触位置处是不能形成位线的，导致过该源线接触的至少一列垂直沟道结构不能用于数据存储，从而导致3D NAND存储容量较低。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构，用于解决现有技术中由于应力分布不均而导致三维存储器件的结构不稳定以及存储容量较低的技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构：
衬底；
堆叠结构，形成于所述衬底上，所述堆叠结构具有沿第一方向依次设置的第一分区和第二分区；
其中，所述第一分区包括沿第二方向依次设置的第一核心阵列区域和第一台阶区域，且所述第一台阶区域位于所述第一分区的边缘，所述第二分区包括沿所述第一方向依次设置的第二核心阵列区域和第二台阶区域，且所述第二台阶区域位于所述第二分区的边缘，所述第一方向和所述第二方向相交。
在一可选实施例中，所述三维存储器结构还包括分别设置于所述第一分区和所述第二分区中的若干栅极隔槽；其中，位于所述第一分区的所述栅极隔槽沿所述第一方向间隔设置，位于所述第二分区中的所述栅极隔槽沿所述第二方向间隔设置。
在一可选实施例中，所述第一台阶区域中设置有沿第一方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
在一可选实施例中，所述第二台阶区域中设置有沿第二方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
在一可选实施例中，所述堆叠结构还具有分别与所述第一分区和所述第二分区同一侧邻接的第三分区和第四分区，且所述第三分区和所述第四分区邻接；其中，所述第三分区包括沿第一方向依次设置的第三核心阵列区域和第三台阶区域，且所述第三台阶区域位于所述第三分区的边缘，所述第四分区包括沿所述第二方向依次设置的第四核心阵列区域和第四台阶区域，且所述第四台阶区域位于所述第四分区的边缘。
在一可选实施例中，所述第三台阶区域中设置有沿第一方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
在一可选实施例中，所述第四台阶区域中设置有沿第二方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
在一可选实施例中，所述三维存储器结构还包括分别设置于所述第三分区和所述第四分区中的栅极隔槽；其中，位于所述第三分区的所述栅极隔槽沿所述第二方向间隔设置，位于所述第四分区中的所述栅极隔槽沿所述第一方向间隔设置。
在一可选实施例中，所述第一台阶区域设置于所述第一分区的靠近所述第三分区的一侧；所述第二台阶区域设置于所述第二分区的靠近所述第一分区的一侧；所述第三台阶区域设置于所述第三分区的靠近所述第四分区的一侧；所述第四台阶区域设置于所述第四分区的靠近所述第二分区的一侧。
在一可选实施例中，所述第一台阶区域设置于所述第一分区的远离所述第三分区的一侧；所述第二台阶区域设置于所述第二分区的远离所述第一分区的一侧；所述第三台阶区域设置于所述第三分区的远离所述第四分区的一侧；所述第四台阶区域设置于所述第四分区的远离所述第二分区的一侧。
在一可选实施例中，所述第一分区的未设置所述第一台阶区域的边缘位置上设置有第一扩展台阶区域；和/或
所述第二分区的未设置所述第二台阶区域的边缘位置上设置有第二扩展台阶区域；和/或
所述第三分区的未设置所述第三台阶区域的边缘位置上设置有第三扩展台阶区域；和/或
所述第四分区的未设置所述第四台阶区域的边缘位置上设置有第四扩展台阶区域。
在一可选实施例中，所述第一分区-第四分区分别具有垂直于所述堆叠结构的堆叠方向的正方形截面，且各分区的正方形截面面积相等。
在一可选实施例中，所述三维存储器结构还包括设置于所述堆叠结构的各分区上的若干间隔设置的位线，其中，相邻两个分区中的所述位线的长度方向呈第一预设夹角。
在一可选实施例中，相邻两个分区中的所述位线的长度方向相互垂直。
在一可选实施例中，所述堆叠结构包括交替叠置的层间介质层和栅极层。
在一可选实施例中，所述第一方向和所述第二方向相互垂直。
利用本发明，将堆叠结构划分为相邻设置的若干分区，每个分区分别包括核心阵列区域和位于对应分区边缘位置的台阶区域，并且相邻两个分区中台阶区域的取向不同，从而可以平衡随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性；
利用本发明，通过在堆叠结构的各分区中形成栅极沟槽，并且相邻两个分区中的栅极沟槽的取向不同，可以进一步平衡三维存储器中栅极隔槽蚀刻后的应力以及随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性；
利用本发明，通过使堆叠结构的各分区的台阶区域保留部分堆叠结构，形成间隔设置栅极墙结构，由于相邻两个分区中的栅极墙结构的取向不同，可以更进一步平衡三维存储器中栅极隔槽蚀刻后的应力以及随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性；
利用本发明，通过使堆叠结构的各分区上形成位线结构，并且相邻两个分区中的位线结构的取向不同，可以更进一步平衡三维存储器中栅极隔槽蚀刻后的应力以及随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性。
附图说明
图1显示为第一种典型的三维存储器结构的俯视图。
图2显示为于图1中的三维存储器结构中形成栅极隔槽和位线后的俯视图。
图3显示为第二种典型的三维存储器结构的俯视图。
图4显示为于图2所示的三维存储器结中形成栅极隔槽和位线后的俯视图。
图5显示为第三种典型的三维存储器结构的俯视图。
图6显示为第四种典型的三维存储器结构的俯视图。
图7显示为本发明的实施例一的三维存储器结构的俯视图。
图8显示为于图7中的三维存储器结构中形成栅极隔槽和位线后的俯视图。
图9显示为本发明的实施例二的三维存储器结构的俯视图。
图10显示为于图9中的三维存储器结构中形成栅极隔槽和位线后的俯视图。
图11显示为本发明的实施例三的三维存储器结构的俯视图。
图12显示为于图11中的三维存储器结构中形成栅极隔槽和位线后的俯视图。
图13显示为本发明的实施例四的三维存储器结构的俯视图。
图14显示为于图13中的三维存储器结构中形成栅极隔槽和位线后的俯视图。
图15显示为本发明的实施例五的三维存储器结构的俯视图。
图16显示为本发明的实施例六的三维存储器结构的俯视图。
图17显示为本发明的实施例七的三维存储器结构的俯视图。
图18显示为本发明的实施例八的三维存储器结构的俯视图。
元件标号说明
A1-A4 第一分区-第四分区
C1-C4 第一核心阵列区域-第四核心阵列区域
S1-S4 第一台阶区域-第四台阶区域
100-800 三维存储器结构
1 栅线隔槽
2 位线
3 栅极墙结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
图1-6分别示出了几种典型的三维存储器结构(3D NAND)的俯视图。请参阅图1-6，现有的三维存储器结构包括衬底，以及设置于所述衬底上的堆叠结构，所述堆叠结构包括沿X方向依次设置的核心阵列(Core)区域和台阶(Stair-Step，简称SS)区域，所述核心阵列区域Core中形成有用于数据存储的沟道结构，所述台阶区域形成有字线连接电路。所述三维存储器结构根据台阶区域的位置可以有两种驱动方式：第一种是字线端驱动，也即台阶区域位于核心阵列区域的一侧或者两侧，见图1、图2及图5；第二种是中心驱动，也即台阶区域位于相邻的两个核心阵列区域之间，见图3、图4及图6。
需要说明的是，所述台阶区域在通过蚀刻修剪工艺形成台阶的过程中，可以保留部分的堆叠结构作为栅极墙结构，所述栅极墙结构沿X方向设置，且所述栅极墙结构与所述堆叠结构的层数和堆叠顺序相同，详见图5和图6。
请参阅图2和图4，所述三维存储器结构中，形成有贯穿所述堆叠结构的若干栅极隔槽1，所述栅极隔槽1沿X方向延伸，用于将所述堆叠结构的分隔成独立的小块，所述栅极隔槽1中可以通过填充形成栅线分隔结构，所述栅线分隔结构可包括导电墙及包围所述导电墙侧壁的绝缘层，所述导电墙的底端连接于所述衬底。
请参阅图2和图4，所述三维存储器结构中，于所述堆叠结构上形成有沿X方向间隔设置的若干位线2，每个位线2沿Y方向延伸，所述位线2位于所述核心阵列区域上，所述位线2与沟道结构的顶部的插塞电性连接。
图1-6示出的三维存储器结构在制备过程中，衬底(例如硅衬底，Si Substrate)作为的载体，后续的薄膜结构会形成于所述衬底中，在3D NAND中的台阶区域SS，沟道结构CH，栅极隔槽中需要填充更多的介质，于此同时薄膜结构也会变得复杂，加上在制备过程中的退火处理之后，薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆(Wafer)形变，最终导致晶圆发生弧形变形(Arcing)或者无法在机台中进行工艺步骤，这是因为每一个机台对晶圆弯曲(Wafer bow)有限制(Limitation)。
另外，在3D NAND中，栅极隔槽GL会将整个堆叠结构的核心阵列区域Core和台阶区域SS切成小块，随着栅极堆叠结构的氮化物-氧化物薄膜(NO Film)的层数增加，结构会不稳定，同时由于工艺的限制，需要将沟道底部多晶硅(CH Bottom POLY)侧向引出，当底部的SAC POLY Remove之后，会加剧结构的不稳定，从而影响最终器件的性能。
基于此，本发明提供一种三维存储器结构，通过将三维存储器结构划分为相邻设置的若干区域，然后在相邻区域中该三维存储器结构能够平衡自身应力，使应力分布更均匀，从而可以改善三维存储器结构的稳定性。
实施例一
图7示出了本实施例的三维存储器结构100的俯视图，图8示出了于图7中的三维存储器结构100中形成栅极隔槽1和位线2后的俯视图，请参阅图7，所述三维存储器结构100包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。
在本实施例中，所述三维存储器结构100包括一个位于底部的衬底，该衬底例如是半导体衬底，所述衬底可以根据器件的实际需求进行选择，所述衬底可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述衬底例如可以选用单晶硅晶圆。
请参阅图7，在本实施例中，所述堆叠结构形成于所述衬底上，所述堆叠结构包括在垂直方向(垂直于所述衬底的延伸面)上堆叠的多个栅极层，以及位于相邻栅极层之间起到隔离作用的多个介电层，所述栅极层的数目可以根据需要进行选择，作为示例，例如可为8、16、32层、64、层、128层等。作为示例，所述栅极层采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合；所述介电层采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合。在其他实施例中，所述堆叠结构也可以是在垂直方向(垂直于所述衬底的延伸面)上交替叠置的牺牲层和介电层，该牺牲层会在3D NAND的后续制备过程中会通过栅极层替换掉，其中所述牺牲层的材料例如可采用氮化硅。
请参阅图7，在本实施例中，所述堆叠结构划分为四个区域，沿X方向(可定义为第一方向)依次设置的第一分区A1和第二分区A2，沿X方向依次设置的第三分区A3和第四分区A4，所述第一-第四分区A4沿垂直于所述堆叠结构的堆叠方向的俯视图例如均为正方形(当然也可以是其他矩形结构)，且各区域的截面面积相等，四个区域相互邻接组成“田”字形，也即所述第三分区A3和第四分区A4分别与所述第一分区A1和所述第二分区A2的同一侧(图7中的下侧)邻接，且所述第三分区A3和所述第四分区A4邻接，其中，X方向垂直于Y方向。具体地，所述第一分区A1的右侧与所述第二分区A2的左侧相连，所述第三分区A3的右侧与所述第四分区A4的左侧相连，所述第一分区A1的下侧与所述第三分区A3的上侧相连，所述第二分区A2的下侧与所述第四分区A4的上侧相连。需要说明的是，在此处“上侧”，“下侧”，“左侧”，“右侧”分别是以图7中的方位为准。
请参阅图7，在本实施例中，每个分区分别具有核心阵列区域和台阶区域，为了使三维存储器结构的应力分布更均匀，所述第一分区A1包括沿Y方向依次设置第一核心阵列区域C1和第一台阶区域S1，所述第二分区A2包括沿X方向依次设置的第二核心阵列区域C2和第二台阶区域S2；所述第三分区A3包括沿X方向依次设置的第三核心阵列区域C3和第三台阶区域S3，所述第四分区A4包括沿Y方向依次设置的第四核心阵列区域C4和第四台阶区域S4。具体地，所述第一台阶区域S1设置于所述第一分区A1的远离所述第三分区A3的一侧(上侧)；所述第二台阶区域S2设置于所述第二分区A2的远离所述第一分区A1的一侧(右侧)；所述第三台阶区域S3设置于所述第三分区A3的远离所述第四分区A4的一侧(左侧)；所述第四台阶区域S4设置于所述第四分区A4的远离所述第二分区A2的一侧(下侧)。
请参阅图8，在本实施例中，所述三维存储器结构100还包括分别设置于所述堆叠结构各分区中的核心阵列区域并沿垂直方向贯穿所述堆叠结构的若干栅极隔槽1，相邻两个分区中的栅极隔槽1的延伸方向相互垂直。具体地，位于所述第一分区A1的所述栅极隔槽1沿X方向间隔设置，并且位于所述第一分区A1的每个所述栅极隔槽1沿所述Y方向延伸设置；位于所述第二分区A2中的所述栅极隔槽1沿所Y方向间隔设置，并且位于所述第二分区A2的每个所述栅极隔槽1沿所述X方向延伸；位于所述第三分区A3中的所述栅极隔槽1沿所Y方向间隔设置，并且位于所述第三分区A3的每个所述栅极隔槽1沿所述X方向延伸；位于所述第四分区A4的所述栅极隔槽1沿X方向间隔设置，并且位于所述第四分区A4的每个所述栅极隔槽1沿所述Y方向延伸设置。作为示例，所述栅线隔槽内可以在后续过程中进行填充分隔材料形成栅线分隔结构，所述栅线分隔结构例如可包括导电墙及包围所述导电墙侧壁的绝缘层，所述导电墙的底端连接于所述衬底。
请参阅图8，在本实施例中，所述三维存储器结构100例如还可以包括设置于所述堆叠结构的各分区上方的位线2，相邻两个分区中的所述位线2的长度方向相互垂直，并且位于同一分区的栅线隔槽和位线2相互垂直，所述位线2与其下方的核心阵列区域中的沟道结构的顶部插塞电连接，通过位线2可以实现对存储阵列的读写操作。具体地，位于所述第一分区A1的所述位线2沿Y方向间隔设置，并且位于所述第一分区A1的每个所述位线2沿所述X方向延伸设置；位于所述第二分区A2中的所述位线2沿所X方向间隔设置，并且位于所述第二分区A2的每个所述位线2沿所述Y方向延伸；位于所述第三分区A3中的所述位线2沿所X方向间隔设置，并且位于所述第三分区A3的每个所述位线2沿所述Y方向延伸；位于所述第四分区A4的所述位线2沿Y方向间隔设置，并且位于所述第四分区A4的每个所述位线2沿所述X方向延伸设置。
需要说明的是，虽然在本发实施例中，各分区的截面采用正方形，但可以理解的是，在一些实施例中，当各分区的俯视图也可采用非矩形结构，例如可采用六边形、或者三角形结构，这样各分区结构中，相邻两个分区中的栅线间隔也可以不是垂直关系，而是呈非90度夹角(定义为第一预设夹角)，相邻两个分区中的位线2也可以不是垂直关系，而是呈非90度夹角(定义为第二预设夹角)。
需要说明的是，在本实施例的三维存储器结构100中，通过改变不同分区中台阶区域、栅线隔槽1以及位线2的取向，使相邻两个分区中的台阶区域、栅线隔槽1以及位线2的取向不同，从而使不同分区中的应力方向不同，这可以平衡三维存储器中栅极隔槽1蚀刻后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性；另外，本实施例的三维存储器结构还可以平衡随着三维存储器的堆叠结构层数增加之后的应力，使应力分布更均匀，从而可以改善三维存储器结构的稳定性。
实施例二
图9示出了本实施例的三维存储器结构200的俯视图，图10示出了于图9中的三维存储器结构200中形成栅极隔槽1和位线2后的俯视图，请参阅图9和图10，所述三维存储器结构200包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。本实施例与实施例一的区别在于，在各分区的台阶区域中设置有栅极墙结构3，而其他结构均与实施例一的相同，故不再做重复说明。请参阅图9，所述栅极墙结构3从台阶区域远离核心阵列区域的一端延伸到靠近核心阵列区域的一端，所述栅极墙结构3是在通过蚀刻修剪工艺形成台阶的过程中，完整保留的部分堆叠结构，该栅极墙结构3与所述堆叠结构的层数和堆叠顺序相同。具体地，位于所述第一台阶区域S1的所述栅极墙结构3沿X方向间隔设置，并且位于所述第一台阶区域S1的每个所述栅极墙结构3沿所述Y方向延伸设置；位于所述第二台阶区域S2中的所述栅极墙结构3沿所Y方向间隔设置，并且位于所述第二台阶区域S2的每个所述栅极隔槽1沿所述X方向延伸；位于所述第三台阶区域S3中的所述栅极墙结构3沿所Y方向间隔设置，并且位于所述第三台阶区域S3的每个所述栅极墙结构3沿所述X方向延伸；位于所述第四台阶区域S4的所述栅极墙结构3沿X方向间隔设置，并且位于所述第四台阶区域S4的每个所述栅极墙结构3沿所述Y方向延伸设置。
需要说明的是，通过使堆叠结构的各分区的台阶区域保留部分堆叠结构，形成间隔设置栅极墙结构3，由于相邻两个分区中的栅极墙结构3的取向不同，可以更进一步平衡三维存储器中栅极隔槽1蚀刻后的应力以及随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性。
实施例三
图11示出了本实施例的三维存储器结构300的俯视图，图12示出了于图11中的三维存储器结构300中形成栅极隔槽1和位线2后的俯视图，请参阅图11，所述三维存储器结构300包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。本实施例与实施例一的区别在于，在各分区的台阶区域与和核心阵列区域的相对位置不同，而其他结构均与实施例一的相同，故不再做重复说明。请参阅图11，在本实施例中，所述第一台阶区域S1设置于所述第一分区A1的靠近所述第三分区A3的一侧(下侧)；所述第二台阶区域S2设置于所述第二分区A2的靠近所述第一分区A1的一侧(左侧)；所述第三台阶区域S3设置于所述第三分区A3的靠近所述第四分区A4的一侧(右侧)；所述第四台阶区域S4设置于所述第四分区A4的靠近所述第二分区A2的一侧(上侧)。
实施例四
图13示出了本实施例的三维存储器结构400的俯视图，图14示出了于图13中的三维存储器结构400中形成栅极隔槽1和位线2后的俯视图，请参阅图13和图14，所述三维存储器结构400包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。本实施例与实施例三的区别在于，在各分区的台阶区域中设置有栅极墙结构3，而其他结构均与实施例三的相同，故不再做重复说明。请参阅图13，所述栅极墙结构3从台阶区域远离核心阵列区域的一端延伸到靠近核心阵列区域的一端，所述栅极墙结构3是在通过蚀刻修剪工艺形成台阶的过程中，完整保留的部分堆叠结构，该栅极墙结构3与所述堆叠结构的层数和堆叠顺序相同。具体地，位于所述第一台阶区域S1的所述栅极墙结构3沿X方向间隔设置，并且位于所述第一台阶区域S1的每个所述栅极墙结构3沿所述Y方向延伸设置；位于所述第二台阶区域S2中的所述栅极墙结构3沿所Y方向间隔设置，并且位于所述第二台阶区域S2的每个所述栅极隔槽1沿所述X方向延伸；位于所述第三台阶区域S3中的所述栅极墙结构3沿所Y方向间隔设置，并且位于所述第三台阶区域S3的每个所述栅极墙结构3沿所述X方向延伸；位于所述第四台阶区域S4的所述栅极墙结构3沿X方向间隔设置，并且位于所述第四台阶区域S4的每个所述栅极墙结构3沿所述Y方向延伸设置。
实施例五
图15示出了本实施例的三维存储器结构500的俯视图。请参阅图15，所述三维存储器结构500包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。本实施例与实施例一的区别在于，第i分区除了设置于第i分区的其中一个外侧(外侧定义为不与其他分区连接的一侧，每个分区包括两个外侧)的第i台阶区域外，还包括分别设置于第i分区的另一个外侧的第i扩展台阶区域(未标示)，也即每个分区的不与其他分区接触的一侧均设置有台阶区域，而其他结构均与实施例三的相同，故不再做重复说明。具体地，与实施例一相比，所述第一分区A1除了设置于所述第一分区A1的远离所述第三分区A3的一侧(上侧)的所述第一台阶区域S1之外，还包括设置于所述第一分区A1的远离所述第二分区A2的一侧(左侧)的第一扩展台阶区域；所述第二区域除了设置于所述第二分区A2的远离所述第一分区A1的一侧(右侧)的所述第二台阶区域S2外，还包括设置于所述第二分区A2的远离所述第四分区A4的一侧(上侧)的第二扩展台阶区域；所述第三分区A3除了设置于所述第三分区A3的远离所述第四分区A4的一侧(左侧)的所述第三台阶区域S3，还包括设置于所述第三分区A3的远离所述第一分区A1的一侧(下侧)的第三扩展台阶区域；所述第四分区A4除了设置于所述第四分区A4的远离所述第二分区A2的一侧(下侧)的所述第四台阶区域S4外，还包括设置于所述第四分区A4的远离所述第三分区A3的一侧(右侧)的第四扩展台阶区域。
实施例六
图16示出了本实施例的三维存储器结构600的俯视图。请参阅图16，所述三维存储器结构600包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。本实施例与实施例五的区别在于，每个分区的两个外侧(外侧定义为不与其他分区连接的一侧)的台阶区域(包括第i台阶区域和第i扩展台阶区域，其中i为一至四)均设置有上文实施例二中介绍的栅极墙结构3，所述栅极墙结构3从台阶区域远离核心阵列区域的一端延伸到靠近核心阵列区域的一端，所述栅极墙结构3是在通过蚀刻修剪工艺形成台阶的过程中，完整保留的部分堆叠结构，该栅极墙结构3与所述堆叠结构的层数和堆叠顺序相同。
实施例七
图17示出了本实施例的三维存储器结构700的俯视图。请参阅图17，所述三维存储器结构700包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。本实施例与实施例三的区别在于，第i分区除了设置于其一个内侧(内侧定义为与其他分区连接的一侧，每个分区包括两个内侧)的第i台阶区域外，还包括分别设置于所述第i分区的两个外侧的第i扩展台阶区域，也即每个分区的不与其他分区接触的一侧均设置有台阶区域，而其他结构均与实施例三的相同，故不再做重复说明，其中i为一、二、三或四。具体地，所述第一分区A1的两个外侧(上侧和左侧)还设置有第一扩展台阶区域；所述第二区域的两个外侧(上侧和右侧)还设置有第二扩展台阶区域；所述第三分区A3的两个外侧(左侧和下侧)还设置有第三扩展台阶区域；所述第四分区A4的两个外侧(右侧侧和下侧)还设置有第四扩展台阶区域。
实施例八
图18示出了本实施例的三维存储器结构800的俯视图。请参阅图18，所述三维存储器结构800包括衬底(未图示)及堆叠结构，所述堆叠结构形成于所述衬底上。本实施例与实施例七的区别在于，第i分区的两个外侧的第i扩展台阶区域与第i台阶区域均设置有上文实施例二中介绍的栅极墙结构3，所述栅极墙结构3从台阶区域远离核心阵列区域的一端延伸到靠近核心阵列区域的一端，所述栅极墙结构3是在通过蚀刻修剪工艺形成台阶的过程中，完整保留的部分堆叠结构，该栅极墙结构3与所述堆叠结构的层数和堆叠顺序相同。
综上所述，本发明的三维存储器结构，将堆叠结构划分为相邻设置的若干分区，每个分区分别包括核心阵列区域和位于对应分区边缘位置的台阶区域，并且相邻两个分区中台阶区域的取向不同，从而可以平衡随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性；本发明的三维存储器结构，通过在堆叠结构的各分区中形成栅极沟槽，并且相邻两个分区中的栅极沟槽的取向不同，可以平衡三维存储器中栅极隔槽蚀刻后的应力以及随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性；利用本发明，通过使堆叠结构的各分区的台阶区域保留部分堆叠结构，形成间隔设置栅极墙结构，由于相邻两个分区中的栅极墙结构的取向不同，可以更进一步平衡三维存储器中栅极隔槽蚀刻后的应力以及随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性；利用本发明，通过使堆叠结构的各分区上形成位线结构，并且相邻两个分区中的位线结构的取向不同，可以更进一步平衡三维存储器中栅极隔槽蚀刻后的应力以及随着三维存储器的薄膜结构厚度增减(层数增加)之后的应力，使应力分布更均匀，从而改善三维存储器结构的稳定性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种三维存储器结构，其特征在于，所述三维存储器结构包括：
衬底；
堆叠结构，形成于所述衬底上，所述堆叠结构具有沿第一方向依次设置的第一分区和第二分区；
其中，所述第一分区包括沿第二方向依次设置的第一核心阵列区域和第一台阶区域，且所述第一台阶区域位于所述第一分区的边缘，所述第二分区包括沿所述第一方向依次设置的第二核心阵列区域和第二台阶区域，且所述第二台阶区域位于所述第二分区的边缘，所述第一方向与所述第二方向相交。
2.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括分别设置于所述第一分区和所述第二分区中的若干栅极隔槽；其中，位于所述第一分区的所述栅极隔槽沿所述第一方向间隔设置，位于所述第二分区中的所述栅极隔槽沿所述第二方向间隔设置。
3.根据权利要求1所述的三维存储器结构，其特征在于，所述第一台阶区域中设置有沿第一方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
4.根据权利要求1所述的三维存储器结构，其特征在于，所述第二台阶区域中设置有沿第二方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
5.根据权利要求1所述的三维存储器结构，其特征在于，所述堆叠结构还具有分别与所述第一分区和所述第二分区同一侧邻接的第三分区和第四分区，且所述第三分区和所述第四分区邻接；其中，所述第三分区包括沿第一方向依次设置的第三核心阵列区域和第三台阶区域，且所述第三台阶区域位于所述第三分区的边缘，所述第四分区包括沿所述第二方向依次设置的第四核心阵列区域和第四台阶区域，且所述第四台阶区域位于所述第四分区的边缘。
6.根据权利要求5所述的三维存储器结构，其特征在于，所述第三台阶区域中设置有沿第一方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
7.根据权利要求5所述的三维存储器结构，其特征在于，所述第四台阶区域中设置有沿第二方向间隔设置的若干栅极墙结构，所述栅极墙结构和所述堆叠结构的堆叠顺序和层数相同。
8.根据权利要求5所述的三维存储器结构，其特征在于，所述三维存储器结构还包括分别设置于所述第三分区和所述第四分区中的栅极隔槽；其中，位于所述第三分区的所述栅极隔槽沿所述第二方向间隔设置，位于所述第四分区中的所述栅极隔槽沿所述第一方向间隔设置。
9.根据权利要求5所述的三维存储器结构，其特征在于，所述第一台阶区域设置于所述第一分区的靠近所述第三分区的一侧；所述第二台阶区域设置于所述第二分区的靠近所述第一分区的一侧；所述第三台阶区域设置于所述第三分区的靠近所述第四分区的一侧；所述第四台阶区域设置于所述第四分区的靠近所述第二分区的一侧。
10.根据权利要求5所述的三维存储器结构，其特征在于，所述第一台阶区域设置于所述第一分区的远离所述第三分区的一侧；所述第二台阶区域设置于所述第二分区的远离所述第一分区的一侧；所述第三台阶区域设置于所述第三分区的远离所述第四分区的一侧；所述第四台阶区域设置于所述第四分区的远离所述第二分区的一侧。
11.根据权利要求5所述的三维存储器结构，其特征在于，所述第一分区-第四分区分别具有垂直于所述堆叠结构的堆叠方向的正方形截面，且各分区的正方形截面面积相等。
12.根据权利要求5所述的三维存储器结构，其特征在于，所述第一分区的未设置所述第一台阶区域的边缘位置上设置有第一扩展台阶区域；和/或
所述第二分区的未设置所述第二台阶区域的边缘位置上设置有第二扩展台阶区域；和/或
所述第三分区的未设置所述第三台阶区域的边缘位置上设置有第三扩展台阶区域；和/或
所述第四分区的未设置所述第四台阶区域的边缘位置上设置有第四扩展台阶区域。
13.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括设置于所述堆叠结构的各分区上的若干间隔设置的位线，其中，相邻两个分区中的所述位线的长度方向呈第一预设夹角。
14.根据权利要求13所述的三维存储器结构，其特征在于，相邻两个分区中的所述位线的长度方向相互垂直。
15.根据权利要求1-14中任意一项所述的三维存储器结构，其特征在于，所述第一方向和所述第二方向相互垂直。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010801515.7A CN112054028B (zh) | 2020-08-11 | 2020-08-11 | 一种三维存储器结构及其制作方法和三维存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010801515.7A CN112054028B (zh) | 2020-08-11 | 2020-08-11 | 一种三维存储器结构及其制作方法和三维存储器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112054028A CN112054028A (zh) | 2020-12-08 |
| CN112054028B true CN112054028B (zh) | 2023-11-07 |
Family
ID=73601842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010801515.7A Active CN112054028B (zh) | 2020-08-11 | 2020-08-11 | 一种三维存储器结构及其制作方法和三维存储器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112054028B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112786608B (zh) * | 2021-01-18 | 2024-04-09 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN115715091A (zh) * | 2021-03-05 | 2023-02-24 | 长江存储科技有限责任公司 | 三维存储器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106910742A (zh) * | 2015-12-17 | 2017-06-30 | 三星电子株式会社 | 垂直存储器装置 |
| CN106952926A (zh) * | 2016-01-07 | 2017-07-14 | 三星电子株式会社 | 半导体存储器件 |
| CN109496356A (zh) * | 2018-10-11 | 2019-03-19 | 长江存储科技有限责任公司 | 垂直存储器件 |
| CN111403390A (zh) * | 2020-03-23 | 2020-07-10 | 长江存储科技有限责任公司 | 一种半导体结构及其制作方法和三维存储器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102188501B1 (ko) * | 2014-09-02 | 2020-12-09 | 삼성전자주식회사 | 반도체 장치 |
| KR102650535B1 (ko) * | 2016-01-18 | 2024-03-25 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102619625B1 (ko) * | 2018-05-18 | 2024-01-02 | 삼성전자주식회사 | 반도체 소자 |
| KR102619626B1 (ko) * | 2018-06-12 | 2023-12-29 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| WO2020000306A1 (en) * | 2018-06-28 | 2020-01-02 | Yangtze Memory Technologies Co., Ltd. | Staircase structures for three-dimensional memory device double-sided routing |
| US10896951B2 (en) * | 2019-01-10 | 2021-01-19 | Samsung Electronics Co., Ltd. | Semiconductor devices |
-
2020
- 2020-08-11 CN CN202010801515.7A patent/CN112054028B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106910742A (zh) * | 2015-12-17 | 2017-06-30 | 三星电子株式会社 | 垂直存储器装置 |
| CN106952926A (zh) * | 2016-01-07 | 2017-07-14 | 三星电子株式会社 | 半导体存储器件 |
| CN109496356A (zh) * | 2018-10-11 | 2019-03-19 | 长江存储科技有限责任公司 | 垂直存储器件 |
| CN111403390A (zh) * | 2020-03-23 | 2020-07-10 | 长江存储科技有限责任公司 | 一种半导体结构及其制作方法和三维存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112054028A (zh) | 2020-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220328518A1 (en) | Methods for forming multilayer horizontal nor-type thin-film memory strings | |
| US11844217B2 (en) | Methods for forming multi-layer vertical nor-type memory string arrays | |
| US20230292515A1 (en) | Vertical memory devices and methods of manufacturing the same | |
| CN215834519U (zh) | 半导体器件 | |
| TW201907486A (zh) | 積體電路元件及其製造方法 | |
| CN110211964B (zh) | 3d nand存储器及其形成方法 | |
| CN111403390B (zh) | 一种半导体结构及其制作方法和三维存储器件 | |
| CN112133701A (zh) | 三维半导体存储器件 | |
| KR102587153B1 (ko) | 3차원 메모리 디바이스 및 그 제조 방법 | |
| TWI782391B (zh) | 用於三維儲存設備中的中心階梯結構的底部選擇閘極觸點 | |
| CN112054028B (zh) | 一种三维存储器结构及其制作方法和三维存储器件 | |
| CN113410251B (zh) | 三维存储器及其制备方法 | |
| TW202213681A (zh) | 積體電路裝置及其製造方法 | |
| TW202205130A (zh) | 積體電路元件 | |
| US11963358B2 (en) | Semiconductor memory device and method of fabricating the same | |
| US10680011B2 (en) | Vertical semiconductor devices | |
| KR20210109703A (ko) | 3차원 반도체 메모리 소자 | |
| CN111933646B (zh) | 一种半导体结构及其制备方法 | |
| CN114284281A (zh) | 半导体结构及其制备方法、三维存储器 | |
| CN113299654B (zh) | 三维存储器件及其制造方法 | |
| TWI832643B (zh) | 記憶裝置及其製造方法 | |
| JP7433372B2 (ja) | ３ｄメモリ構造およびその形成方法 | |
| TWI780950B (zh) | 半導體裝置與其製作方法 | |
| US20240040791A1 (en) | Three-dimensional semiconductor memory device, electronic system including the same | |
| US20210225871A1 (en) | Three-dimensional semiconductor memory device and method of fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |