CN114284281A - 半导体结构及其制备方法、三维存储器 - Google Patents

Abstract

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，旨在解决台阶区的结构制备工艺困难的问题。半导体结构包括：叠层结构，包括沿第一方向交替叠置的多个绝缘层和多个栅导电层；叠层结构包括沿第三方向交替设置的墙体和台阶结构，台阶结构包括沿第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群；所述第一台阶组群包括至少一个第一类台阶组；第一类台阶组和，墙体中在第三方向上对应第一类台阶组的部分，高度相同。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、三维存储器

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。随着三维存储器层数的增高，在三维存储器的台阶结构的制备中，工艺难度挑战很大，并且，在后续氧化物填充过程中容易出现填充不良，出现裂纹或者空洞等不良，影响三维存储器的性能。

发明内容

本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在解决半导体结构的台阶区制备工艺难度大的问题。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构，包括叠层结构，所述叠层结构包括沿第一方向交替叠置的多个绝缘层和多个栅导电层。所述叠层结构包括沿第三方向交替设置的墙体和台阶结构，所述墙体沿第二方向延伸；所述台阶结构包括沿所述第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群。所述第一台阶组群包括至少一个第一类台阶组；所述第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同；其中，所述第一方向垂直于衬底，所述第二方向和所述第三方向相垂直且平行于所述衬底。

在一些实施例中，所述第一台阶组群所包括的台阶组均为所述第一类台阶组。

在一些实施例中，所述第一台阶组群还包括至少一个第二类台阶组，所述第二类台阶组的高度小于，所述墙体中在第三方向上经过第二类台阶组的部分的高度。所述第一台阶组群包括至少两个第一类台阶组，所述第二类台阶组位于相邻两个第一类台阶组之间。

在一些实施例中，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分；沿所述第一方向，所述第二台阶组群位于所述凹槽结构靠近所述衬底的一侧。

在一些实施例中，所述墙体中在第三方向上经过第二台阶组群的部分的最大高度，小于所述第一台阶组群中最靠近所述第二台阶组群的台阶组的高度。

在一些实施例中，所述第二台阶组群的至少一个台阶组的高度小于，所述墙体中在第三方向上经过所述至少一个台阶组的部分的高度。

在一些实施例中，所述台阶组包括的多个台阶的高度沿第二方向逐渐升高或逐渐降低；所述墙体在第三方向上经过所述台阶组的部分的高度变化趋势，与所述台阶组的多个台阶的高度变化趋势相同。

在一些实施例中，所述叠层结构包括沿所述第二方向排列的第一核心区、台阶区和第二核心区，所述台阶区位于所述第一核心区和所述第二核心区之间；所述墙体和台阶结构设置于所述台阶区；所述台阶区包括沿所述第二方向排列的两个第一台阶区和第二台阶区，所述第二台阶区位于所述两个第一台阶区之间；所述台阶结构包括两个第一台阶组群，每个第一台阶区设有一个所述第一台阶组群。

在一些实施例中，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分。所述半导体结构还包括：两个第一接触柱组群和多条连接线，分别位于所述两个第一台阶组群远离所述衬底的一侧；所述第一接触柱组群包括多个第一接触柱组，每个第一接触柱组对应所述第一台阶组群中的一个第一台阶组；所述第一接触柱组包括多个第一接触柱，所述多个第一接触柱与所述第一台阶组的多个台阶处的栅导电层电连接。所述两个第一接触柱组群中，连接至同一层栅导电层的多个第一接触柱，通过一条连接线电连接。

在一些实施例中，所述半导体结构还包括：覆盖所述叠层结构的保护层和设置于所述保护层远离所述衬底一侧的第一导电层，所述第一接触柱穿过所述保护层与对应的栅导电层电连接，所述多条连接线位于所述第一导电层。

在一些实施例中，所述半导体结构还包括：多条第一信号线、第二接触柱组群和多条第二信号线，所述多条第一信号线与所述多条连接线一一对应电连接。第二接触柱组群位于所述第二台阶组群远离所述衬底的一侧；所述第二接触柱组群包括多个第二接触柱组，每个第二接触柱组对应所述第二台阶组群中的一个第二台阶组；所述第二接触柱组包括多个第二接触柱，所述多个第二接触柱与所述第二台阶组的多个台阶处的栅导电层电连接。所述多条第二信号线与所述多个第二接触柱电连接。

在一些实施例中，沿第三方向，所述台阶组包括至少两个子台阶组，所述至少两个子台阶组的高度不同；沿所述第二方向，每个子台阶组包括多个台阶。所述第一类台阶组包括的多个子台阶组中，靠近所述墙体的子台阶组的高度，与所述墙体中在第三方向上经过第一类台阶组的部分的高度相同。

另一方面，提供一种三维存储器，包括叠层结构，所述叠层结构中形成有贯穿所述叠层结构的多个存储串，所述叠层结构还形成有台阶结构和墙体，所述台阶结构和所述墙体沿第三方向交替设置；所述墙体沿第二方向延伸；所述台阶结构包括沿所述第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群。所述第一台阶组群包括至少一个第一类台阶组；所述第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同；其中，所述第一方向垂直于衬底，所述第二方向和所述第三方向相垂直且平行于所述衬底。

在一些实施例中，所述第一台阶组群所包括的台阶组均为所述第一类台阶组。

在一些实施例中，所述第一台阶组群还包括至少一个第二类台阶组，所述第二类台阶组的高度小于，所述墙体中在第三方向上经过第二类台阶组的部分的高度。所述第一台阶组群包括至少两个第一类台阶组，所述第二类台阶组位于相邻两个第一类台阶组之间。

又一方面，提供一种半导体结构的制备方法，包括：形成初始叠层结构；所述初始叠层结构包括沿第一方向交替叠置的多个绝缘层和多个牺牲层；所述初始叠层结构包括沿第三方向交替设置的初始墙体和初始台阶结构。同步刻蚀所述初始叠层结构中位于第一预设区域的初始台阶结构和初始墙体，以形成第一台阶组群的至少一个第一类台阶组，和对应所述第一类台阶组的墙体。刻蚀所述叠层结构中位于第二预设区域的初始台阶结构，保留位于所述第二预设区域的初始墙体，以形成第二台阶组群，以及对应所述第二台阶组群的墙体。将所述初始叠层结构中的牺牲层替换为栅导电层，得到包含有多个绝缘层和多个栅导电层的叠层结构。

在一些实施例中，同步刻蚀所述初始叠层结构的位于第一预设区域的初始台阶结构和所述初始墙体的过程中，还刻蚀叠层结构的位于所述第二预设区域的初始台阶结构和初始墙体。

在一些实施例中，在同步刻蚀所述初始叠层结构的位于第一预设区域的初始台阶结构和初始墙体之前，还包括：刻蚀所述初始叠层结构的位于第三预设区域的初始台阶结构，保留位于所述第三预设区域的初始墙体，以形成第一台阶组群的至少一个第二类台阶组，以及对应所述第二类台阶组的墙体。

在一些实施例中，在刻蚀所述初始叠层结构的位于第三预设区域的初始台阶结构的过程中，还刻蚀所述初始叠层结构的位于所述第二预设区域的部分。

在一些实施例中，刻蚀所述初始叠层结构中位于第二预设区域的初始台阶结构，包括：对所述初始叠层结构的初始台阶结构位于所述第二预设区域的部分进行多次选择削减，每次选择削减使所述第二台阶组群中选定的台阶组下降预设层级，每次选择削减的台阶组不完全相同。

在一些实施例中，刻蚀所述初始叠层结构中位于第二预设区域的初始台阶结构之前，还包括：对所述初始叠层结构中位于第二预设区域的初始台阶结构和初始墙体进行整体削减，使被削减的部分下降预设层级。

在一些实施例中，在同步刻蚀所述初始叠层结构中位于第一预设区域的初始台阶结构和初始墙体之前，还包括：对所述初始墙体和初始台阶结构进行修剪刻蚀，使所述初始墙体和所述初始台阶结构具体台阶形貌，使所述初始台阶结构包括沿第二方向排列的多个台阶组。

在一些实施例中，所形成的多个台阶组中的至少一个台阶组为第一类台阶组。

在一些实施例中，在对所述初始墙体和初始台阶结构进行修剪刻蚀之前，还包括：刻蚀所述初始台阶结构，以沿第三方向将所述初始台阶结构划分为多个分区，至少两个分区的高度不同。

本公开所提供的半导体结构、该半导体结构的制备方法通过将传统的不保留墙体的台阶工艺和保留墙体的削减工艺结合起来，将第一台阶区的墙体和台阶结构，以及第二台阶区的墙体和台阶结构分别采用两种方式去形成，使得第一台阶区的至少一个台阶组的高度，与墙体中在第三方向上对应该台阶组的部分的高度相同，使得第二台阶区的至少一个台阶组的高度依旧小于墙体中在第三方向上对应该台阶组的部分的高度，这样既能保证墙体的机械支撑作用，且在第二台阶区充当第一核心区和第二核心区电连接的桥接结构，又能降低在高层数的层叠结构中，一次性制作墙体和台阶结构的工艺难度，降低第一台阶区的刻蚀负荷，使得刻蚀负荷集中在第二台阶区，同时由于墙体相对于台阶结构突出的部分减少，使得墙体不易被损坏。

可以理解地，本公开的上述实施例提供的三维存储器，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的三维存储器的立体结构示意图；

图2为图1所示的三维存储器中一个存储单元串沿剖面线AA’的剖面图；

图3为图1所示的三维存储器中一个存储单元串的等效电路图；

图4A为根据一些实施例的一种半导体结构的结构图；

图4B为根据一些实施例的另一种半导体结构的结构图

图4C为图4A中一个台阶组的局部放大图；

图4D为图4B中区域A的局部放大图；

图4E为图4B中区域B的局部放大图；

图5A为根据一些实施例的另一种半导体结构的结构图；

图5B为图5A中一个台阶组的局部放大图；

图5C为根据一些实施例的三维存储器的截面图；

图6为根据一些实施例的又一种半导体结构的结构图；

图7为根据一些实施例的又一种半导体结构的结构图；

图8A为根据一些实施例的半导体结构的一种制备方法的步骤图；

图8B为根据一些实施例的半导体结构的另一种制备方法的步骤图；

图9～图27为根据一些实施例的半导体结构的制备方法的步骤图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。

本公开的一些实施例提供一种三维存储器，包括：半导体结构和外围器件。半导体结构也可以称为阵列器件。

请参见图1～图3、图5C，图1为本公开一些实施例提供的三维存储器的立体结构示意图，图2为图1中三维存储器的一个存储单元串沿剖面线AA’的截面图，图3为图1中三维存储器的一个存储单元串的等效电路图。

如图1和图2所示，三维存储器100包括半导体结构，半导体结构包括衬底(图1中未示出，可参照图2中的104)，及形成在衬底上的叠层结构1，叠层结构1包括核心区CA和台阶区SS，在台阶区SS具有台阶形貌，叠层结构1包括多层交替层叠的栅导电层G和绝缘层(图1中未示出)。在一些实施例中，衬底104可以由半导体材料制成，例如包括但不限于，硅、锗、绝缘体上硅薄膜(SOI)等。在一些实施例中，栅导电层L由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。绝缘层由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。

栅导电层G和绝缘层沿第二方向X延展。沿第一方向Z，多层栅导电层G中位于最下方的栅导电层G被构造为源端选择栅SGS，多层栅导电层G中位于最上方的栅导电层G被构造为漏端选择栅SGD，多层栅导电层G中位于中间层的栅导电层G被构造为多条字线WL(参照图2中的WL0～WL4)。

半导体结构还包括沿第一方向Z贯穿漏端选择栅SGD、各层字线WL、源端选择栅SGS的沟道结构102阵列。沟道结构102及各层字线WL中包围沟道结构102的部分，形成存储单元串103。沟道结构102包括半导体通道层和介质层，介质层包括隧道层、存储单元层和阻隔层。半导体通道层中的电子或空穴可以通过隧道层隧穿到存储单元层中，存储单元层用于存储电荷，存储单元层中的电荷的存储或移除决定了半导体通道层的开关状态。在一些实施例中，半导体通道层由非结晶、多结晶、或单晶硅制成。隧道层由氧化硅、氮化硅或者其组合制成。阻隔层由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。存储单元层由氮化硅、氮氧化硅、硅或以上材料的组合制成。

如图3所示，一个存储单元串103相当于多个平面存储单元的存储容量。因此，三维存储器能够提供较大的存储容量。

三维存储器100在X-Y平面上包括存储单元串103阵列。

继续参见图1，三维存储器100还包括位于源端选择栅SGS下方的源端SL。在一些示例中，存储单元串102阵列共用源端SL。

三维存储器100还包括漏端选择栅触点SGD CNT、源端选择栅触点SGS CNT、源端触点SL CNT、字线触点WL CNT以及位线触点BL CNT。其中，漏端选择栅触点SGD CNT与漏端选择栅SGD电连接；源端选择栅触点SGS CNT与源端选择栅SGS电连接；源端触点SL CNT与源端SL电连接；每个字线触点WL CNT与一条字线WL电连接，由此字线触点WL CNT可以分别于每个存储单元串102中分别寻址；每个位线触点BL CNT与一个存储单元串102的顶端电连接，由此位线触点BL CNT可以分别独立寻址每个存储单元串102。

三维存储器100还包括位线BL，位线BL通过位线触点BL CNT与存储单元串102电连接。

为了实现半导体结构的存储区的分块存储，该半导体结构中还包括用于将叠层结构1划分成多个存储块10的隔离沟槽St。在一些示例中，隔离沟槽St沿第一方向Z贯穿存储堆叠层101，且至少沿第二方向X延伸。

需要说明的是，上述衬底104在X-Y平面中延伸，第二方向X和第三方向Y例如是衬底平面中的两个正交方向：第二方向X例如为字线WL的延伸方向，第三方向Y例如为位线BL的延伸方向。第一方向Z垂直于衬底104，即垂直于X-Y平面。第二方向X和第三方向Y相垂直且平行于衬底104。

如本公开所使用的，一个部件(例如，层、结构或器件)是在半导体器件(例如，三维存储器)的另一部件(例如，层、结构或器件)“上”、“上方”还是“下方”，是当衬底在第一方向Z上位于半导体器件的最低平面中时，在第一方向Z上相对于半导体器件的衬底确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。

以上介绍了三维存储器100的一种示例性结构，三维存储器100包括半导体结构101，如图4A～图5A所示，半导体结构101包括叠层结构1，所述叠层结构1包括沿第一方向Z交替叠置的多个绝缘层F和多个栅导电层G。在一些实施例中，叠层结构1具有沿第二方向X排列的核心区CA和台阶区SS；示例性地，核心区CA和台阶区SS为立体空间，核心区CA和台阶区SS的边界BJ为垂直于第二方向X的平面，即边界BJ平行于Y-Z平面。边界BJ将叠层结构划分为沿第二方向X排列的多个部分。

为了向各栅导电层G传输选择端信号或字线信号，如图4A～图7所示，在台阶区SS，叠层结构1包括沿第三方向Y交替设置的墙体12和台阶结构11，墙体12沿第二方向X延伸。沿第三方向Y台阶区SS包括交替设置的台阶结构区S1和墙体区S2，其中台阶结构11位于台阶结构区S1，墙体12位于墙体区S2。示例性地，台阶结构区S1和墙体区S2为立体空间，相邻台阶结构区S1和墙体区S2的边界为垂直于第三方向Y的平面，即边界平行于X-Z平面，该边界将叠层结构1划分为沿第三方向Y排列的多个部分。

如图4A和图4B所示，台阶结构11包括沿第二方向X排列的多个台阶组G’，每个台阶组G’包括多个台阶S。每个台阶S包括相邻的栅导电层G和绝缘层F的一部分，台阶处的栅导电层G作为栅导电层G与字线触点WL CNT电连接的“着陆区”。例如，多个台阶组沿第二方向X分别为G1～G16。所述多个台阶组包括沿第二方向X排列的第一台阶组群GA和第二台阶组群GB。其中，第一台阶组群GA相对于第二台阶组群GB靠近核心区CA,第一台阶组群包括一部分台阶组，第二台阶组群包括另一部分台阶组。

由于墙体12和台阶结构11均为叠层结构1经刻蚀得来，因此墙体12包括多层交替层叠的栅导电层G和绝缘层F的一部分，墙体12中的字线得以被保留且连续至核心区CA的字线，台阶结构11包括多层交替层叠的栅导电层G和绝缘层F的一部分，在台阶区SS，在墙体12中的栅导电层G可以充当桥接结构，用于连接属于同层栅导电层G的台阶区SS的栅导电图案和核心区CA的字线，以实现将字线触点WL CNT传输的字线信号传输至核心区CA，以实现驱动。

如图4A～图7所示，在一些示例中，隔离沟槽st在台阶区SS位于墙体12中，隔离沟槽St沿第二方向X延伸，将叠层结构1划分成多个存储块10。多个存储块10在第三方向Y上排列，相邻存储块10通过隔离沟槽st间隔。

如图4A～图7所示，在一些实施例中，叠层结构1包括第一核心区CA1和第二核心区CA2，台阶区SS位于第一核心区CA1和第二核心区CA2之间。示例性地，称该实施例的半导体结构为WLCD(word line center drive,字线中心驱动)结构，在这种情况下，墙体12还能起到机械支撑作用，使得叠层结构1更加稳固。并且，通过墙体12中的字线，能够将第一核心区CA1和第二核心区CA2的字线连接，以实现双向字线驱动。

如图6和图7所示，在相关技术的一些实施例中，墙体12沿第二方向X延伸且横设于整个台阶区SS，墙体12的上表面是平坦的，墙体12具有固定的高度，例如墙体12的高度与叠层结构1的高度相等，墙体12的表面与叠层结构1的最上层大致齐平，台阶结构11设置于相邻的墙体12之间，各台阶组的高度均小于墙体12的高度。

上述介绍了三维存储器的基本结构，随着三维存储器对存储容量的要求越来越高，叠层结构1的层数越来越高，例如，叠层结构1的层数可以为250层及以上。然而，随着叠层结构1的层数越来越高，一次性制作墙体12和台阶结构11的工艺难度挑战很大，例如，如图6和图7所示，通常WLCD结构的台阶区SS的结构是采用保留墙体12的修整刻蚀(TrimETCH)工艺和削减(chop)工艺形成的，在通过削减工艺保留墙体区S2的叠层结构1以形成墙体12，刻蚀台阶结构区S1的叠层结构1以制备台阶结构11的过程中，随着台阶结构11的深度越来越深，刻蚀难度逐渐增大，尤其是位于台阶区SS的中间区域的台阶结构11的深度较大，刻蚀难度更大。并且，叠层结构1的层数越高，所保留的墙体12的高度越高，这样墙体12容易受到损坏，从而会严重影响墙体12的稳固性和完整性，影响半导体结构101的性能。此外，在图6和图7所示的结构中，在后续步骤中进行氧化物的填充也面临挑战，随着叠层结构1的层数增高，填充空洞和裂缝的风险增大。

例如，在填充氧化物材料时，氧化物填充材料在台阶结构11上的填充深度越来越大，而根据氧化物填充材料的材料特性，氧化物填充材料在填充时的深宽比(填充的深度和宽度之比，宽度是指待填充的结构沿第三方向Y的尺寸，这里可以指上述台阶结构11沿第三方向Y的尺寸，也即两个墙体12之间的尺寸)有一定的限制，这就使得在深宽比超过限制时，会造成填充不良，如有些氧化物填充材料在填充比较深时，会出现提前封口的现象，这样一来，会造成填充空洞，而在封口地方应力较为集中，在遇到外力或后续退火过程中则会出现裂缝，从而导致器件结构性能恶化，甚至失效等问题。

基于此，本公开的一些实施例提供了一种半导体结构101、该半导体结构101的制备方法以及三维存储器，通过将传统的不保留墙体12的台阶工艺和保留墙体12的削减工艺结合起来，将台阶结构11中的第一台阶组群GA和墙体12中对应第一台阶组群GA的部分，以及台阶结构11中的第二台阶组群GB和墙体12中对应第二台阶组群GB的部分分别采用两种方式去形成，其中，墙体12中对应第一台阶组群GA的部分为，墙体12在第三方向Y上经过第一台阶组群GA的部分，称该部分为墙体12的第一部分，以相邻的墙体12和台阶结构11为例，第一台阶组群GA在墙体12上的正投影与墙体12的第一部分有交叠，第一台阶组群GA沿第二方向X上的边界与墙体12的第一部分在第二方向X上的边界重合。墙体12中对应第二台阶组群GB的部分为，墙体12在第三方向Y上经过第二台阶组群GB的部分，称该部分为墙体12的第二部分，以相邻的墙体12和台阶结构11为例，第二台阶组群GB在墙体12上的正投影与墙体12的第二部分有交叠，第二台阶组群GB沿第二方向X上的边界与墙体12的第二部分在第二方向X上的边界重合。叠层结构1包括沿第三方向Y交替设置的墙体12和台阶结构11，以下关于墙体12和台阶结构11的介绍均以相邻的墙体12和台阶结构11为例，也就是说任意相邻的墙体12核台阶结构11均具有下述特征。

如图4A所示，本公开提供的半导体结构101中，使得第一台阶组群GA中的至少一个台阶组的高度，与墙体12中在第三方向Y上经过该台阶组的部分的高度相同，使得第二台阶组群GB中的至少一个台阶组的高度，依旧小于墙体12中在第三方向Y上对应该台阶组的部分的高度，这样设计一方面能保证墙体12的机械支撑作用，且使得墙体12能够在台阶区SS充当第一核心区CA1和第二核心区CA2电连接的桥接结构；另一方面，这种设计能降低在高层数的叠层结构中，一次性制作墙体12和台阶结构11的工艺难度，例如可以降低第一台阶组群GA的刻蚀负荷，使得刻蚀负荷集中在第二台阶组群GB。同时由于墙体12相对于台阶结构11突出的部分减少，使得墙体12不易被损坏。

需要说明的是，台阶组包括多个台阶，台阶组的高度指台阶组包括的多个台阶中每个台阶的高度，即台阶组的高度包括一组高度。墙体12中在第三方向Y上经过该台阶组的部分的高度包括该部分墙体的各个位置处的高度，也就是说墙体12中在第三方向Y上经过该台阶组的部分的高度包括一组高度。示例性地，如图4B、图4D和图4E所示，墙体表面同样具有多个台阶(为区分，以下将墙体表面的台阶称为阶梯)，各阶梯的高度不同。可以看出，墙体的每个阶梯与台阶组中的一个台阶在第三方向上位置对应。

至少一个台阶组的高度，与墙体12中在第三方向Y上经过该台阶组的部分的高度相同，是指该台阶组中的每个台阶的高度与该部分墙体中在第三方向上任意对应位置处的高度均相等，可以理解的是，墙体表面具有多个阶梯，每个阶梯与台阶组中的一个台阶在第三方向上位置对应，位置相对应的墙体的阶梯与台阶组中的台阶的高度均相等。

墙体12中在第三方向Y上经过某台阶组的部分(简称对应某台阶组的部分墙体)为，一台阶组在第二方向X上的两侧的边界，与对应该台阶组的部分墙体在第二方向X上的两侧的边界相同，一台阶组在墙体12上的正投影落在对应该台阶组的部分墙体上。示例性地，如图4D所示，以台阶组G4为例，墙体12中在第三方向Y上经过该台阶组G4的部分(简称对应台阶组G4的部分墙体)为，台阶组G4在第二方向X上的两侧的边界，与对应台阶组G4的部分墙体在第二方向X上的两侧的边界相同，二者两侧的边界为图4D中两条虚线，对应台阶组G4的部分墙体为墙体12中在这两条虚线之间的部分，台阶组G4在墙体12上的正投影落在对应台阶组G4的部分墙体上。如图4E所示，以台阶组G8为例，墙体12中在第三方向Y上经过该台阶组G8的部分(简称对应台阶组G8的部分墙体)为，台阶组G8在第二方向X上的两侧的边界，与对应台阶组G8的部分墙体在第二方向X上的两侧的边界相同，二者两侧的边界为图4E中两条虚线，对应台阶组G8的部分墙体为墙体12中在这两条虚线之间的部分，台阶组G8在墙体12上的正投影落在对应台阶组G8的部分墙体上。以下所提到的台阶结构11和墙体12在第三方向上位置对应、或者墙体12中在第三方向Y上经过(或对应)某台阶组的部分、或者对应某台阶组的部分墙体，均沿用上述解释。

需要说明的是，在本公开中，叠层结构的位于台阶区SS且处于墙体区S2的部分即为墙体12，“不保留墙体12”是指在半导体结构101的制备过程中，对叠层结构1位于台阶结构区S1和墙体区S2的部分进行同步刻蚀，这样所形成的半导体结构101的台阶区SS中，墙体12的高度与其第三方向Y上对应的台阶结构11的高度相同，即墙体12相对于台阶结构11不突出，例如可参见图4A中的台阶组G1的上表面和对应台阶组G1的部分墙体的上表面是齐平的、以及台阶组G4的上表面和对应台阶组G4的部分墙体的上表面是齐平的，例如图4D中对应台阶组G4的部分墙体12的最左侧的阶梯的高度与台阶组G4的最左侧的台阶的高度一致，对应台阶组G4的部分墙体12的最右侧的阶梯的高度与台阶组G4的最右侧的台阶的高度一致。“保留墙体12”是指在半导体结构101的制备过程中，保留叠层结构1位于墙体区S2的部分，仅对叠层结构1位于台阶结构区S1的部分进行刻蚀，墙体12的高度高于该墙体12在第三方向Y上对应的台阶结构11的高度，二者之间具有高度差，即墙体12相对于台阶结构11突出，例如可参见图4A中的台阶组G6～G12及其对应的墙体12的部分。

以下对本公开实施例所提供的半导体结构101进行具体介绍，请继续参见图4A～图5A，该半导体结构101中，叠层结构1包括第一核心区CA1和第二核心区CA2，台阶区SS位于第一核心区CA1和第二核心区CA2之间。台阶结构11包括沿第二方向X排列的多个台阶组G’，例如，台阶结构11包括16个台阶组，沿第二方向X，多个台阶组依次为G1～G16，每个台阶组包括多个台阶。多个台阶组包括第一台阶组群GA和第二台阶组群GB。第一台阶组群GA相对于第二台阶组群GB靠近核心区CA。示例性地，台阶结构11包括两个第一台阶组群GA，第二台阶组群GB位于两个第一台阶组群GA之间。示例性地，靠近第一核心区CA1的第一台阶组群GA包括台阶组G1～G4，靠近第二核心区CA2的第一台阶组群GA包括台阶组G13～G16，第二台阶组群GB包括台阶组G15～G12。

在一些实施例中，将叠层结构1划分为两个子叠层结构，每个子叠层结构包括沿第一方向Z交替叠置的多个绝缘层F和多个栅导电层G。如图4A、4B和图5A所示，叠层结构1包括沿第一方向Z叠置的第一子叠层结构1A和第二子叠层结构1B，第一子叠层结构1A相对于第二子叠层结构1B远离衬底。以叠层结构1包括315层级为例，沿第一方向Z自下往上，第二子叠层结构1B包括第1层级至第208层级，第二子叠层结构1B包括208个层级，第一子叠层结构1A为包括第209层级至第312层级，第一子叠层结构1A包括104个层级，以上所述的第一子叠层结构1A和第二子叠层结构1B的层级数仅是一种示例，根据半导体结构101所包括的叠层结构的具体层级数，根据具体情况还有其他的示例，本公开对此不作限制。

需要说明的是，请参见如图4A、图4B和图5A，在第二子叠层结构1B中，墙体12沿第二方向X贯穿整个台阶区SS，墙体12中的每层绝缘层F和栅导电层G均为连续的，没有断开，在第一子叠层结构1A中，墙体12在台阶区SS的部分区域有断开，墙体12中的同一层绝缘层F不连续，同一层栅导电层G不连续。

第一子叠层结构1A包括第一台阶组群GA，第二子叠层结构1B包括第二台阶组群GB。第一子叠层结构1A包括台阶组G1～G4和台阶组G13～G16，第二子叠层结构包括台阶组G15～G12。也就是说，第一台阶组群GA所包括的多个台阶组相对于第二台阶组群GB所包括的多个台阶组远离衬底。

如图4A所示，第一台阶组群GA包括至少一个第一类台阶组；第一类台阶组和，墙体12中在第三方向Y上经过第一类台阶组的部分，高度相同。以下称墙体12中在第三方向Y上经过A的部分为墙体12中经过A的部分。

需要说明的是，第一类台阶组和墙体12中经过第一类台阶组的部分“高度相同”指的是，相邻的台阶结构11和墙体12中，该台阶结构11的第一类台阶组和该墙体12中经过第一类台阶组部分在第三方向Y上的任何相对应的位置都具有相同的高度。例如，如图4D所示，以第一类台阶组为台阶组G4为例，沿第二方向X，台阶组G4所包括的多个台阶的高度逐渐升高，墙体12中经过第一类台阶组的部分所包括的多个阶梯的高度也是逐渐升高，墙体12中经过第一类台阶组的部分的最左侧的阶梯的高度与台阶组G4的最左侧的台阶的高度一致，墙体12中经过第一类台阶组的部分的最右侧的阶梯的高度与台阶组G4的最右侧的台阶的高度一致，在其他位置，例如图4D中两个虚线箭头分别所指的台阶组中的一个台阶和墙体12中的一个阶梯，该台阶和该阶梯在第三方向上位置相对应，该台阶和该阶梯都具有相同的高度。

示例性地，第一台阶组群GA中的台阶组G1、G4、G13和G16为第一类台阶组，例如，台阶组G1和墙体12中在第三方向Y上对应台阶组G1的部分高度相同，台阶组G4和墙体12中在第三方向Y上对应台阶组G4的部分高度相同。也就是说，在台阶组G1和G4的刻蚀过程中，对墙体12中对应台阶组G1和G4的部分同步刻蚀，不保留该部分墙体12，这样墙体12中对应台阶组G1和G4的部分分别与台阶组G1和G4上表面齐平。

第二台阶组群GB的至少一个台阶组的高度小于，墙体12中在第三方向Y上经过该至少一个台阶组的部分的高度，称该第二台阶组群GB的至少一个台阶组为第三类台阶组。示例性地，第二台阶组中的台阶组G6～G12为第三类台阶组，例如，如图4E所示，台阶组G8的高度，小于墙体12经过台阶组G8的部分的高度，例如，墙体12经过台阶组G8的部分和台阶组G8之间具有高度差d1。也就是说，在台阶组G6～G12的刻蚀过程中，不对墙体12中对应台阶组G6～G12的部分进行刻蚀，保留该部分墙体12，这样墙体12中对应台阶组G6～G12的部分的上表面高于台阶组G6～G12的上表面。

在一些实施例中，第二台阶组群GB的至少一个台阶组和墙体12中在第三方向Y上对应该至少一个台阶组的部分的高度相同，例如台阶组G5的高度，与墙体12对应台阶组G5的部分的高度相同。

这样，通过对将台阶结构11中的第一台阶组群GA和墙体12中对应第一台阶组群GA的部分，以及台阶结构11中的第二台阶组群GB和墙体12中对应第二台阶组群GB的部分分别采用两种方式去形成，也就是对台阶区的不同区域采用不同工艺去制备，如图4A所示，称第一台阶组群GA和墙体12中对应第一台阶组群GA的部分所在区域为第一台阶区SS1，称第一台阶组群GA和墙体12中对应第一台阶组群GA的部分所在区域为第二台阶区SS2，将传统的不保留墙体12的台阶工艺和保留墙体12的削减工艺结合起来，对第一台阶区SS1的部分台阶结构11和墙体12进行同步刻蚀，使得第一台阶区SS1的至少一个台阶组的高度，与墙体12中在第三方向Y上对应该台阶组的部分的高度相同，使得第二台阶区SS2的至少一个台阶组的高度依旧小于墙体12中在第三方向Y上对应该台阶组的部分的高度，这样相比相关技术中保留整个墙体12(参见图6和图7)，本公开的半导体结构101的制备降低了在整个台阶区SS一次性制作墙体12和台阶结构11的工艺难度，降低第一台阶区SS1的刻蚀负荷，使得刻蚀负荷集中在第二台阶区SS2，同时由于墙体12相对于台阶结构11突出的部分减少，使得墙体12不易被损坏。

需要说明的是，第一台阶区SS1和第二台阶区SS2为立体空间，第一台阶区SS1和第二台阶区SS2由边界BJ’分隔，边界BJ’为垂直于第二方向X的平面，即边界BJ’平行于Y-Z平面。两个边界BJ’将台阶区SS的叠层结构划分为沿第二方向X排列的第一台阶区SS1、第二台阶区SS2和第一台阶区SS1。

在一些实施例中，第一台阶组群GA所包括的台阶组均为第一类台阶组。例如，第一台阶组群GA所包括的台阶组G1～G4和台阶组G13～G16均为第一类台阶组，台阶组G1～G4和墙体12中在第三方向Y上对应台阶组G1～G4的部分高度相同，台阶组G13～G16和墙体12中在第三方向Y上对应台阶组G13～G16的部分高度相同，从而进一步降低了工艺难度。

在一些实施例中，如图4A所示，第一台阶组群GA还包括至少一个第二类台阶组，第二类台阶组的高度小于，墙体12中在第三方向Y上经过第二类台阶组的部分的高度。第一台阶组群GA包括至少两个第一类台阶组，第二类台阶组位于相邻两个第一类台阶组之间。

示例性地，第一台阶组群GA中的台阶组G2、G3、G14和G15为第二类台阶组，例如，台阶组G2的高度小于墙体12经过台阶组G2的部分的高度，也就是说，在台阶组G6～G12的刻蚀过程中，不对墙体12中对应台阶组G6～G12的部分进行刻蚀，保留该部分墙体12。由于在台阶区SS，在墙体12中的栅导电层G可以充当桥接结构，用于连接属于同层栅导电层G的台阶区SS的栅导电图案和核心区CA的字线，因此保留第一台阶组群GA中的部分台阶组对应的墙体12，能够避免该部分台阶组成为孤岛，出现无法连接到核心区CA的情况。

示例性地，如图4A所示，第一台阶组群GA包括两个第一类台阶组，靠近第一核心区CA1的第一台阶组群GA中，台阶组G1和G4为第一类台阶组且相邻，台阶组G2和G3为第二类台阶组，台阶组G2和G3位于台阶组G1和G4之间。靠近第二核心区CA2的第一台阶组群GA中，台阶组G13和G16为第一类台阶组且相邻，台阶组G14和G15为第二类台阶组，台阶组G14和G15位于台阶组G13和G16之间。这样在减轻制备工艺难度的前提下，可以提高半导体结构101的稳定性。

在一些实施例中，如图4A和图4B所示，沿第三方向Y，所述台阶组包括至少两个子台阶组，所述至少两个子台阶组的高度不同；沿所述第二方向X，每个子台阶组包括多个台阶。

示例性地，沿第三方向Y，台阶组包括两个子台阶组，该两个子台阶组的高度不同，例如图4D中，以台阶组G4为例，该台阶组G4包括第一子台阶组G-1和第二子台阶组G-2，第一子台阶组G-1的高度高于第二子台阶组G-2的高度，图4E中，以台阶组G8为例，该台阶组G8包括第一子台阶组G-1和第二子台阶组G-2，第一子台阶组G-1的高度高于第二子台阶组G-2的高度，从而，如图4C所示，沿第三方向Y，原先的一个台阶形成两个台阶S，沿第二方向X，每个子台阶组包括多个台阶S，且每个子台阶组所包括的多个台阶S的高度沿第二方向逐渐升高。

将台阶组沿第三方向Y分为至少两个子台阶组，且使至少两个子台阶组的高度不同，这样可使每个台阶组在第三方向Y上和在第二方向X上均能形成台阶，从而在保证台阶数量不被减少的情况下，能够减小单个台阶在第二方向X上的尺寸，减小了阶梯结构在第二方向X上的尺寸，从而减小台阶区SS的区域尺寸。可以理解的是，台阶组所包括的分区数不受限制，还可以是三分区、四分区等。

在一些示例中，在台阶组沿第三方向Y分为至少两个子台阶组的情况下，第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同是指，第一类台阶组中高度较高的子台阶组和墙体中在第三方向上经过第一类台阶组的部分高度相同。例如图4D中，台阶组G4的第一子台阶组G-1的高度与墙体12中经过台阶组G4的部分的高度相同。

在一些实施例中，如图4A所示，半导体结构101还包括凹槽结构W，所述凹槽结构W沿第三方向Y贯穿所述墙体12中在第三方向Y上经过第二台阶组群GB的部分；也就是说凹槽结构W位于第二台阶区SS2，凹槽结构W贯穿沿第三方向Y排列的多个墙体12。沿第一方向Z，第二台阶组群GB位于凹槽结构靠近衬底的一侧，即第二台阶组群GB位于凹槽结构下方，墙体12中在第三方向Y上经过第二台阶组群GB的部分由于被凹槽结构贯穿，因此该部分墙体被贯穿后的剩余部分位于凹槽结构下方。凹槽结构W包括凹槽和填充与该凹槽内的介质材料，凹槽结构W是指，墙体12位于第二台阶区SS2的部分的高度，小于叠层结构1在第一台阶区SS1的部分(包括台阶结构11和墙体12)的高度，在一些示例中，在第二台阶区SS2，墙体12的最大高度小于第一台阶组群GA中最靠近第二台阶组群GB的台阶组的高度。而位于第二台阶区SS2的第二台阶组群GB的台阶组的高度均小于或等于，墙体12中在第三方向Y上对应第二台阶组群GB的部分的高度，从而在第二台阶区SS2，墙体12的高度较低，形成一个凹槽。

这样，通过降低墙体12的高度，在墙体12的上表面形成凹槽，且凹槽结构沿第三方向Y贯穿墙体12，与图6和图7相比，相当于减小了氧化物填充材料在第二台阶组群GB上的填充深度，可以降低氧化物填充材料在第二台阶组群GB上的填充深宽比，从而可以减少填充不良的风险。并且，由于墙体12的上表面形成凹槽，墙体12在第二台阶区SS2的高度降低，台阶结构11与墙体12之间的高度差降低，在制备位于第二台阶区SS2的多个台阶组的过程中，能够降低显影深度，降低第二台阶区SS2的多个台阶组的制备工艺难度。

在一些实施例中，如图4A～图5A所示，每个台阶组包括的多个台阶的高度沿第二方向X逐渐升高或逐渐降低；墙体12在第三方向上经过一个台阶组的部分的高度变化趋势，与该台阶组的多个台阶的高度变化趋势相同。如图4D所示，台阶组G4包括的多个台阶的高度沿第二方向X逐渐升高，墙体12经过台阶组G4的部分的高度变化趋势与台阶组G4包括的多个台阶的高度变化趋势相同，均为逐渐升高；台阶组G3包括的多个台阶的高度沿第二方向X逐渐降低，墙体12经过台阶组G3的部分的高度变化趋势与台阶组G3包括的多个台阶的高度变化趋势相同，均为逐渐降低。如图4E所示，台阶组G8包括的多个台阶的高度沿第二方向X逐渐升高，墙体12经过台阶组G8的部分的高度变化趋势与台阶组G8包括的多个台阶的高度变化趋势相同，均为逐渐升高。这是由于在对台阶结构11进行修剪刻蚀的时，同时对墙体12进行同步修剪刻蚀，从而无需对墙体区S2的结构进行遮挡，降低了工艺难度。

在一些实施例中，半导体结构101还包括能够将台阶组的各台阶组的台阶连接至外围器件的接触柱，也就是字线触点WL CNT。由于本公开实施例所提供的半导体结构101包括第一核心区CA1和第二核心区CA2，因此需要将第一核心区CA1和第二核心区CA2电连接，以同时向第一核心区CA1和第二核心区CA2传输电信号实现双边驱动。

如图4A和图5A所示，沿第一方向Z，第一子叠层结构1A相对于第二子叠层结构1B远离衬底，在第二子叠层结构1B中，墙体12是沿第二方向X贯穿整个台阶区SS的结构，能够连接第一核心区CA1和第二核心区CA2，例如，第二子叠层结构1B中的墙体12的栅导电层G能够电连接第一核心区CA1的字线和第二核心区CA2的字线，同时连接位于同层的台阶组中的栅导电层G。

而在第一子叠层结构1A中，由于墙体12没有完全被保留，且墙体12位于第二台阶区SS2的部分被凹槽结构贯穿，这样就使得第一子叠层结构中的墙体12沿第二方向X不连续，例如，位于同层的栅导电层G在台阶区SS断开，无法利用墙体12实现第一核心区CA1和第二核心区CA2的电连接。

在一些实施例中，如图5A所示，半导体结构101还包括两个第一接触柱组群K1和多条连接线41，两个第一接触柱组群K1分别设于两个第一台阶区SS1，且分别位于两个第一台阶组群GA远离衬底的一侧。第一接触柱组群包括多个第一接触柱组301，每个第一接触柱组301对应第一台阶组群GA中的一个第一台阶组；每个第一接触柱组301包括多个第一接触柱31，多个第一接触柱31与第一台阶组的多个台阶处的栅导电层G电连接，台阶处的栅导电层G也称为栅导电层G位于台阶处的部分，示例性地，多个第一接触柱31与第一台阶组的多个台阶处的栅导电层G一一对应电连接。

多条连接线41设于台阶区SS；两个第一接触柱组群K1中，连接至同一层栅导电层G的多个第一接触柱，通过一条连接线41电连接。

示例性地，如图5A所示，第一台阶组群GA中的第一台阶组为台阶组G1～G4和G13～G16，台阶组G1和G16，G2和G15，G3和G14，G4和G13分别为以台阶区SS的中线为对称轴两两对称的结构，以台阶组G2和G15为例，台阶组G2中各台阶的栅导电层G与G15中相对应台阶的栅导电层G同属于一个栅导电层G，对应台阶组G2的部分墙体12和对应G15的部分墙体12沿第二方向X不连续，因此通过连接线41，连接台阶组G2所对应的第一接触柱组301中的第一接触柱31，和台阶组G15所对应的第一接触柱组301中的第一接触柱31，从而实现第一核心区CA1和第二核心区CA2的电连接。

如图5B所示，以台阶组G2为例，台阶组G2包括多个台阶S，每个台阶S处的栅导电层G与一个第一接触柱31电连接，所述多个台阶S所电连接的多个第一接触柱31组成一个第一接触柱组301，多个第一接触柱组301组成第一接触柱组群K1，位于第一台阶区SS1。

在一些实施例中，半导体结构101还包括多条第一信号线51，第一信号线51与连接线41电连接；从而，多条第一信号线51将外围器件所传输的信号通过连接线和与连接线41电连接的两个第一接触柱31，传输至第一核心区CA1和第二核心区CA2，从而实现双边驱动。

在一些实施例中，半导体结构101还包括覆盖叠层结构1的保护层和第一导电层，由于每个台阶组所包括的每个台阶S处的栅导电层G与一个第一接触柱31电连接，因此一个台阶S处的栅导电层G与一个第一接触柱31相对应，第一接触柱穿过保护层与对应的栅导电层G电连接。第一导电层设置于保护层远离衬底一侧，多条连接线位于第一导电层。

半导体结构101还包括第二导电层5，第二导电层5位于第一导电层4远离叠层结构1的一侧，第一信号线51设于第二导电层5。

如图5C所示，图5C示例性地画出了半导体结构101和与半导体结构101电连接的外围器件102的剖面图，图中的台阶形貌只是为了更方便说明属于同层栅导电层但分别位于两个第一台阶组群的两个台阶如何实现连接，并不代表实际结构。保护层6覆盖叠层结构1，且填充叠层结构1的台阶区SS。示例性地，保护层包括填充在台阶区SS的墙体12和台阶结构11远离衬底一侧的介质材料，例如介质材料为氧化物，保护层位于台阶区SS的部分的表面与其位于核心区的部分的表面的高度大致相等。

在一些实施例中，半导体结构101还可以包括阵列互联层1’。阵列互联层1’可以与存储单元串耦接。阵列互联层1’可以包括一个或多个第一层间绝缘层7，还可以包括通过这些第一层间绝缘层292相互绝缘的多个触点CNT。阵列互联层1’还可以包括一个或多个导电层，也称为互联导体层。例如，阵列互联层1’包括第一导电层4和第二导电层5，第一导电层4位于保护层6远离叠层结构1的一侧，第一导电层4包括多条连接线41。第一导电层4还可以包括例如位线BL，以及与字线耦接的字线连接线等。第二导电层5位于第一导电层4远离叠层结构1的一侧，第二导电层5包括多条第一信号线51。第一导电层4和第二导电层通过触点CNT电连接。第一导电层4、第二导电层5和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层7的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。

示例性地，如图5C所示，第一台阶组群GA中一个台阶与另一个第一台阶组群GB的一个台阶高度相同，这两个台阶S处的栅导电层G属于同层栅导电层G，通过两个第一接触柱31分别与两个第一台阶组群GA中的两个台阶S处的栅导电层G，再通过连接线41将这两个第一接触柱31电连接。第一接触柱组群K1中的每个第一接触柱31包括贯穿保护层的第一接触孔和填充于第一接触孔中的导电材料。第一导电层4包括多条连接线41，示例性地，多条连接线沿第二方向X延伸，每条连接线41连接同一层栅导电层但是属于不同第一台阶区SS1的第一接触柱31，以实现将第一核心区CA1和第二核心区CA2电连接。

在一些示例中，上述半导体结构101的制备方法包括：将叠层结构1位于台阶区SS的墙体12和台阶结构11刻蚀完成后，在墙体和台阶结构远离衬底的一侧沉积介质材料，形成保护层，保护层将台阶区SS的墙体和台阶结构填充并覆盖，将叠层结构1的表面进行平坦化。在保护层中形成多个第一接触孔，第一接触孔贯穿保护层，在多个第一接触孔中填充导电材料，以形成多个第一接触柱。接着在保护层远离叠层结构的一侧沉积导电材料，形成第一导电层，对第一导电层进行图案化处理，例如采用光刻或刻蚀工艺，形成连接线41。在第一导电层远离叠层结构的一侧沉积导电材料，形成第二导电层，对第二导电层进行图案化，例如采用光刻或刻蚀工艺，形成第一信号线51。在形成第一导电层和第二导电层的步骤之间还包括沉积绝缘材料，形成第一层间绝缘层7，通过在第一层间绝缘层中形成过孔，再填充导电材料得到相互绝缘的多个触点CNT。

在一些实施例中，如图5A所示，半导体结构101还包括：第二接触柱组群K2和多条第二信号线52，第二接触柱组群K2设于第二台阶区SS2，且位于第二台阶组群GB远离衬底的一侧。第二接触柱组群K2包括多个第二接触柱组302，每个第二接触柱组302对应第二台阶组群GB中的一个第二台阶组；第二接触柱组302包括多个第二接触柱32，多个第二接触柱32与第二台阶组的多个台阶处的栅导电层G电连接。每个第二接触柱组302所包括的多个第二接触柱32的数量与其所对应电连接的第二台阶组所包括的台阶的数量相等，每个第二接触柱与第二台阶组的一个台阶处的栅导电层G电连接。

多条第二信号线52与第二接触柱组302电连接，每条第二信号线与一个第二接触柱32电连接，从而多条第二信号线实现将外围器件所传输的信号通过第二接触柱传输至对应的栅导电层G，实现第一核心区CA1和第二核心区CA2的双边驱动。

示例性地，如图5A所示，第二台阶组群GB中的第二台阶组为台阶组G5～G12，以台阶组G8为例，台阶组G8中各台阶的栅导电层G与一个第二接触柱电连接，且墙体12在第三方向Y上对应台阶组G8的部分，且与G8的各台阶属于同层的栅导电层G位于第二子叠层结构，台阶组G8中各台阶的栅导电层G通过墙体12中的栅导电层G与第一核心区和第二核心区电连接，从而通过第二信号线和第二接触柱能够实现将电信号传输至核心区。

在一些示例中，上述半导体结构101的制备方法还包括：在形成保护层后，在保护层中形成多个第一接触孔的步骤中，还同时在保护层中形成多个第二接触孔，第二接触孔贯穿保护层，在多个第二接触孔中填充导电材料，以形成多个第二接触柱。在对第二导电层进行图案化，例如采用光刻或刻蚀工艺，形成第一信号线51的步骤中，还包括采用刻蚀或光刻工艺形成多个第二信号线52。

在一些实施例中，外围器件102包括基板110、设置在基板110上的晶体管120以及设置在基板110上的外围互联层130。外围电路可以包括晶体管120。外围互联层130可以与阵列互联层1’耦接，使得半导体结构101和外围器件102可以耦接。

参见图8A和图8B，本公开的一些实施例提供一种半导体结构101的制备方法，该制备方法包括以下步骤S1～S9。

S1(S101)、形成初始叠层结构1’。初始叠层结构1’包括沿第一方向Z交替叠置的多个绝缘层F和多个牺牲层。初始叠层结构1’包括沿第三方向Y交替设置的初始墙体12’和初始台阶结构11’。

示例性地，如图9所示，在衬底上交替形成多个绝缘层F和多个牺牲层，以形成包括多个绝缘层F和多个牺牲层的初始叠层结构1’。相邻的一个绝缘层F和一个牺牲层为一个对，也可称为一个层级。在一些实施例中，采用沉积工艺，在衬底的一侧交替地沉积多个绝缘层F和多个牺牲层，沉积工艺包括但不限于CVD、PVD或ALD等。

初始叠层结构1’包括沿第一方向Z叠置的第一初始子叠层结构1A’和第二初始子叠层结构1B’，第一初始子叠层结构1A’相对于第二初始子叠层结构1B’远离衬底。将初始叠层结构1’沿第一方向Z划分为两部分，第一初始子叠层结构1A’包括多个对的绝缘层F和牺牲层，第二初始子叠层结构1B’包括多个对的绝缘层F和牺牲层，沿第一方向Z，第一初始子叠层结构1A’位于第二初始子叠层结构1B’的上方。以初始叠层结构1’包括315层级为例，沿第一方向Z自下往上，第二初始子叠层结构1B’包括第1层级至第208层级，包括208个层级，第一初始子叠层结构1A’为包括第209层级至第312层级，包括104个层级。

初始叠层结构1’中还设置有多个隔离沟槽St，将叠层结构划分成多个存储块10。在一些示例中，隔离沟槽St沿第一方向Z贯穿存储堆叠层101，且至少沿第二方向X延伸。

需要说明的是，在半导体结构101的制备方法中，初始叠层结构1为’栅替换工艺之前的结构，将初始叠层结构1进行栅替换工艺后形成叠层结构1。初始墙体12’和初始台阶结构11’为栅替换工艺之前且没有被刻蚀出最终形态的结构，在初始墙体12’和初始台阶结构11’被刻蚀出图4A所示的结构后，称为墙体12和台阶结构11。

S2、将初始叠层结构1’划分出核心区CA和台阶区SS。

如图10所示，初始叠层结构1’包括沿第二方向X排列的核心区CA和台阶区SS，沿第三方向Y台阶区SS包括交替设置的台阶结构区S1和墙体区S2，沿第二方向X台阶区SS包括第一台阶区SS1和第二台阶区SS2，第一台阶区SS1相对于第二台阶区SS2更靠近核心区CA。关于区域划分以及边界的解释可以参见前边对叠层结构1中各区域的解释，此处不再赘述。

叠层结构1包括第一核心区CA1和第二核心区CA2，台阶区SS位于第一核心区CA1和第二核心区CA2之间。示例性地，台阶区SS包括两个第一台阶区SS1，第二台阶区SS2位于两个第一台阶区SS1之间，本公开一下实施例均以该结构为例进行说明。

初始墙体12’和初始台阶结构11’位于台阶区SS。

示例性地，如图15所示，在后续步骤中，初始台阶结构11形成多个台阶组，沿第二方向X依次为G1～G16，其中，两个第一台阶区SS1分别包括台阶组G1～G4和台阶组G13～G16，第二台阶区SS2包括台阶组G5～G12。

具体的，如图10所示，可以在初始叠层结构1’上形成第一分区台阶20，第一分区台阶20可以将初始叠层结构1’划分为第一核心区CA1、第二核心区CA2和台阶区SS。这里仅是以双边驱动为例进行的说明，第一分区台阶可以作为存储单元串102的顶层选择栅的连接台阶。

其中，在初始叠层结构1’上形成第一分区台阶，具体包括：沿第二方向X，对初始叠层结构1’的最上面的几层复合层进行修剪刻蚀，形成两个相互对称的第一分区台阶20，分别为第一分区台阶20a和第一分区台阶20b，通过两个第一分区台阶20，将叠层结构1划分为依次排列的第一核心区CA1、台阶区SS和第二核心区CA2。

其中，被修剪刻蚀的几层复合层的层级数可以为2～3层，且形成的台阶区SS位于第一核心区CA1和第二核心区CA2之间。

S3、刻蚀所述初始叠层结构1’中的初始台阶结构11’，以沿第三方向Y将初始台阶结构11’划分为多个分区，至少两个分区的高度不同。

示例性地，如图11～图13所示，以初始台阶结构11’被划分为两分区为例，S3包括：刻蚀所述初始叠层结构1’中的初始台阶结构11’，以沿第三方向Y将初始台阶结构11’划分为多个分区，至少两个分区的高度不同

S31、将每个初始台阶结构11’划分为两个分区，两个分区为分别为第一子分区Bi1和第二子分区Bi2。

如图11和图12所示，初始台阶结构11’的边界为分区Bi，在每个初始台阶结构11’中，两个分区分别为第一子分区Bi1和第二子分区Bi2，其中，第一子分区的边沿即为台阶分区Bi的边沿，沿第二方向X和第三方向Y，第二子分区Bi2的边沿均位于第一子分区Bi1的边沿围合区域之内。

S32、去除第二子分区Bi2中最上层的复合层(也即最上层的绝缘层F和牺牲层)，使得第一子分区Bi1和第二子分区Bi2相差一层复合层(一层复合层包括一层绝缘层F和一层牺牲层)。

如图13所示，沿第三方向Y，每个初始台阶结构11’具有两个台阶。

S4、对初始墙体12’和初始台阶结构11’进行修剪刻蚀，使初始墙体12’和初始台阶结构11’具体台阶形貌，使初始台阶结构11’包括沿第二方向X排列的多个台阶组。

如图14和图15所示，对初始叠层结构1’中的初始墙体12’和初始台阶结构11’进行修剪刻蚀后，初始台阶结构11’包括沿第二方向X排列的多个台阶组，例如形成16个台阶组，沿第二方向X依次为台阶组G1～G16，每个台阶组包括沿第二方向X排布的多个台阶。

请参照图4A和图15，S4中所形成的多个台阶组中的至少一个台阶组为第一类台阶组，例如台阶组G1和G16所在的区域在后续步骤中不会再被刻蚀，初始墙体12’中在第三方向Y上经过台阶组G1和G16的部分后续步骤中不会再被刻蚀。台阶组G1和初始墙体12’中在第三方向Y上经过台阶组G1的部分，高度相同。台阶组G16和初始墙体12’中在第三方向Y上对应台阶组G16的部分，高度相同，即初始墙体12’中在第三方向Y上对应第一类台阶组的部分相对于第一类台阶组不突出。

在一些实施例中，每个台阶组包括的多个台阶的高度沿第二方向X逐渐升高或逐渐降低；相邻的两个台阶组的倾斜方向相反。例如，如图15所示，沿第二方向X依次排列的第1个台阶组(G1)向第二方向X的负方向倾斜，沿第二方向X依次排列的第2个台阶组(G2)向第二方向X的正方向倾斜，沿第二方向X依次排列的第3个台阶组(G3)向第二方向X的负方向倾斜。在后续步骤中，每个台阶组所包括的多个台阶的高度升降情况与该步骤中的保持一致。这样相比于相邻的两个台阶组的倾斜方向相同，在相邻的两个台阶组的倾斜方向相反的情况下，在制作时，相邻的两个台阶组可以通过同步修剪刻蚀得到，可以减少掩膜板的用量以及修剪刻蚀的次数。

由于该步骤是对初始叠层结构1’位于台阶区SS的部分进行整体修剪刻蚀，即同时对初始台阶结构11’和初始墙体12’做修剪刻蚀，因此在修剪刻蚀之后的初始墙体12’的表面也具有多个台阶(阶梯)，且初始墙体12’所包括的台阶的数量与形状与初始台阶结构11’一致。初始墙体12’中在第三方向Y上经过某台阶组的部分所包括的多个台阶的高度也沿第二方向X逐渐升高或逐渐降低，且初始墙体12’在第三方向Y上经过一台阶组的部分的高度变化趋势，与改台阶组的多个台阶的高度变化趋势相同。

示例性地，如图14和图15所示，S4包括：利用多个掩膜板依次对初始叠层结构1’位于台阶区SS的部分(初始台阶结构11’和初始墙体12’)进行同步修剪刻蚀，一个掩膜修剪N次，刻蚀N+1次，得到N+1个梯级的台阶，其中，每次刻蚀同时去除第一子分区Bi1部分区域和第二子分区Bi2部分区域的两层复合层，以及去除初始墙体12’的两层复合层(也即包括两层绝缘层F和两层牺牲层)。

例如，以掩模板的数量为2个为例，先利用较小的掩模板对初始叠层结构1’位于台阶区SS的部分进行同步修剪刻蚀，例如修剪5次，刻蚀6次，得到6个梯级的台阶，再利用较大的掩模板对初始叠层结构1’位于台阶区SS的部分进行同步修剪刻蚀，例如修剪6六次，刻蚀7次，得到7个梯级的台阶，这样每个台阶组在第二方向X上具体13个梯级的台阶，由于在S3中，对台阶结构区S1进行了分区，例如划分了两分区，因此每个阶梯组在第三方向Y上具有两个台阶，从而一共具有26个台阶。

S5、刻蚀初始叠层结构的位于第三预设区域A3的初始台阶结构，保留位于第三预设区域A3的初始墙体，以形成第一台阶组群的至少一个第二类台阶组，以及对应所述第二类台阶组的墙体。

如图4A和图17所示，示例性地，第二类台阶组为台阶组G2、G3、G14和G15，第二类台阶组的高度小于所述墙体12中在第三方向Y上经过第二类台阶组的部分的高度。例如，台阶组G2的高度小于所述墙体12中在第三方向Y上经过第二类台阶组的部分的高度。

初始叠层结构1’的第三预设区域A3为图17所示的区域A3，初始叠层结构1’在第三预设区域A3包括台阶组G2、G3、G14和G15，以及台阶组G2、G3、G14和G15所对应的初始墙体12’。对初始叠层结构的位于第三预设区域A3的初始台阶结构11’进行刻蚀，不刻蚀位于第三预设区域A3的初始墙体12’，这样得到的位于第三预设区域A3的初始台阶结构11’的高度小于位于第三预设区域A3的初始墙体12’。形成第一台阶组群的至少一个第二类台阶组(台阶组G2、G3、G14和G15)，以及对应所述第二类台阶组的墙体。

在一些实施例中，在上述步骤S5中，在刻蚀初始叠层结构1’的位于第三预设区域A3的初始台阶结构11’的过程中，还刻蚀初始叠层结构1’的位于所述第二预设区域A2的部分。可以理解的是，第二预设区域A2为第二台阶区SS2，第二台阶组群GB所包括的多个台阶组G5～G12位于第二预设区域A2。

在本公开的一些实施例中，利用掩模板和光刻胶形成特定图案，本公开以所采用的光刻胶为负性光刻胶为例，光刻胶所留下的图案与掩模板的图案相反，在对初始叠层结构1’进行刻蚀时，初始叠层结构1’中被光刻胶暴露的区域被刻蚀，被光刻胶覆盖的区域被保留，因此初始叠层结构1’中被刻蚀的区域与掩模板的覆盖区域一致，例如掩膜版覆盖台阶组G5～G12所在的区域，则该区域被刻蚀，下降预设层级，其他区域被保留。以上仅是一种示例，还可以采用正性光刻胶。

如图16和图17所示，掩模板覆盖位于第三预设区域A3的初始台阶结构11’，即台阶组G2、G3、G14和G15所在的区域，掩模板的开口第三预设区域A3的初始墙体12’，同时，掩模板还覆盖初始叠层结构1’位于第二台阶区SS2的部分，即位于第三预设区域A3的初始台阶结构11’和初始墙体12’。从而利用该掩模板，对叠层结构进行刻蚀，所得到的图17所示的半导体结构101。相比图15所示的半导体结构101，台阶组G2、G3、G14和G15所在的区域以及台阶组G5～G12所在的区域和台阶组G5～G12对应的台阶组G5～G12下降预设层级，例如，该下降的预设层级数为26层级。

S6(S102)、同步刻蚀初始叠层结构1’中位于第一预设区域A1的初始台阶结构11’和初始墙体12’，以形成第一台阶组群GA的至少一个第一类台阶组，和对应第一类台阶组的墙体12。

如图4A和图19所示，示例性地，第一类台阶组为台阶组G1、G4、G13和G16，第一类台阶组和所述墙体12中在第三方向Y上经过第一类台阶组的部分，高度相同。即墙体12中在第三方向Y上对应第一类台阶组的部分相对于第一类台阶组不突出。该步骤S6是为了形成台阶组G4、台阶组G13，以及对应台阶组G4、台阶组G13的墙体12。台阶组G4和台阶组G13为第一台阶组群GA的至少一个第一类台阶组。

如图19所示，初始叠层结构1’的第一预设区域A1为图19所示的区域A1，初始叠层结构1’在第一预设区域A1包括台阶组G3、G4和G13、G14，以及台阶组G3、G4、G13和G14所对应的初始墙体12’。同步刻蚀初始叠层结构1’中位于第一预设区域A1的初始台阶结构11’和初始墙体12’，这样位于第一预设区域A1的初始台阶结构11’和初始墙体12’的高度同步下降，在S6之前的步骤中，台阶组G4、G13和台阶组G4、G13对应的初始墙体的高度相同，因此在S6之后，得到的台阶组G4、G13和台阶组G4、G13对应的初始墙体的高度依旧相同，此时台阶组G4、G13和台阶组G4、G13对应的墙体制备完成。在S6之前的步骤中，台阶组G3、G14的高度小于台阶组G3、G14对应的初始墙体的高度，因此在S6之后，得到的台阶组G3、G14的高度依旧小于台阶组G3、G14对应的初始墙体的高度，此时台阶组G3、G14和台阶组G3、G14对应的墙体制备完成。

在S1～S6中，第一台阶组群的至少一个第二类台阶组(台阶组G2、G3、G14和G15)，以及对应所述第二类台阶组的墙体制备完成，第一台阶组群的至少一个第一类台阶组(台阶组G1、G4、G13和G16)，以及对应所述第二类台阶组的墙体制备完成。

在上述步骤S6中，同步刻蚀初始叠层结构1’的位于第一预设区域A1的初始台阶结构11’和所述初始墙体12’的过程中，还刻蚀初始叠层结构1’的位于所述第二预设区域A2的初始台阶结构和初始墙体。

如图18和图19所示，对初始叠层结构的位于所述第二预设区域A2的初始台阶结构和初始墙体进行刻蚀，包括对台阶组G5～G12以及台阶组G5～G12在第三方向Y上对应初始墙体12’的部分进行整体刻蚀，以使初始叠层结构1’中位于第二预设区域A2(第二台阶区SS2)的部分整体下降第一预设层级。

如图18和图19所示，掩模板覆盖台阶组G3～G14所在区域及台阶组G3～G14在第三方向Y上对应的初始墙体12’，从而利用该掩模板，对初始叠层结构进行刻蚀，所得到的图19所示的半导体结构101相比图17所示的半导体结构101，初始叠层结构1’中位于第一预设区域A1和第二预设区域A2整体下降，也就是台阶组G3～G14和其对应的初始墙体12’整体下降第一预设层级，例如，该第一预设层级数为52层级。

以上步骤完成了对第一台阶组群GA所包括的第一类台阶组(G1、G4、G13、G16)和第二类台阶组(G2、G3、G14、G15)的制备，在接下来的步骤中，不会对初始叠层结构1’位于第一台阶区SS1的结构进行刻蚀。

S7、对初始叠层结构1’中位于第二预设区域A2的初始台阶结构11’和初始墙体12’进行整体削减，使被削减的部分下降预设层级。

如图20和图21所示，掩模板覆盖台阶组G5～G12所在区域及台阶组G5～G12在第三方向Y上对应的墙体区S2，也就是覆盖整个第二预设区域A2(第二台阶区SS2)，从而利用该掩模板，对初始叠层结构1’进行刻蚀，所得到的图21所示的半导体结构101相比图19所示的半导体结构101，初始叠层结构1’在第二台阶区SS2整体下降预设层级，例如，所下降的预设层级数为26层级。在该步骤中，形成台阶组G5和台阶组G5对应的墙体12，台阶组G5和初始墙体12中在第三方向Y上对应台阶组G5的部分，高度相同，在后续步骤中不对台阶组G5和初始墙体12’中在第三方向Y上对应台阶组G5进行刻蚀。

经过上述步骤S5、S6、S7，叠层结构在第二台阶区SS2的部分一共下降104层级，以初始叠层结构1’包括315层级，第二子初始叠层结构1B’包括208个层级，第一子初始叠层结构1A’包括104个层级为例，如图21所示，在第二台阶区SS2，初始叠层结构1’被刻蚀的最深处到达第一子初始叠层结构1A’与第二子初始叠层结构1B’的分界线。

S8(S103)、刻蚀所述初始叠层结构中位于第二预设区域的初始台阶结构，保留位于所述第二预设区域的初始墙体，以形成第二台阶组群，以及对应所述第二台阶组群的墙体。

在一些实例中，如图22～图27所示，S8包括：对所述叠层结构的初始台阶结构位于所述第二预设区域的部分进行选择削减，每次选择削减使第二台阶组群GB中选定的台阶组下降预设层级，每次选择削减的台阶组不完全相同。经过三次选择削减，每次选择削减使第二台阶组群GB中选定的台阶组下降预设层级，形成第二台阶组群GB中的台阶组G6～G12，而在每次选择削减中，初始墙体12’中在第三方向Y上经过选定的台阶组的部分被保留，形成对应第二台阶组群GB的墙体12。

从而得到图27所示的半导体结构101。

示例性地，S8包括S81、S82、S83，以下步骤均在第二预设区域A2(第二台阶区SS2)进行。

S81、如图22和图23，对第二子初始叠层结构1B’中，初始台阶结构中第一次选定的台阶组进行第一次选择削减，第一次选定的台阶组为台阶组G6、G7、G10和G11。

掩模板覆盖台阶组G6、G7、G10和G11所在区域，且掩膜板的开口暴露台阶组G6、G7、G10和G11在第三方向Y上对应的初始墙体12’，所得到的图23所示的半导体结构101相比图21所示的半导体结构101，台阶组G6、G7、G10和G11下降预设层级，例如，所下降的预设层级数为26层级。

S82、如图24和图25，对第二子初始叠层结构1B’中，初始台阶结构中第二次选定的台阶组进行第二次选择削减，第二次选定的台阶组为台阶组G7～G10。

掩模板覆盖台阶组G7～G10所在区域，且掩膜板的开口暴露G7～G10所在区域在第三方向Y上对应的初始墙体12’，所得到的图25所示的半导体结构101相比图23所示的半导体结构101，台阶组G7～G10下降预设层级，例如，所下降的预设层级数为52层级

S83、如图26和图27，对第二子初始叠层结构1B’中，初始台阶结构中第三次选定的台阶组进行第三次选择削减，第三次选定的台阶组为台阶组G9～G12。

掩模板覆盖台阶组G9～G12所在区域，且掩膜板的开口暴露G9～G12所在区域在第三方向Y上对应的初始墙体12’，所得到的图27所示的半导体结构101相比图25所示的半导体结构101，台阶组G9～G12下降预设层级，例如，所下降的预设层级数为104层级。

需要说明的是，以上实施例中，每个步骤中被削减的区域，以及被削减区域所下降的预设层级数是以叠层结构包括315层进行示例性说明，本领域技术人员能够理解的是，在其他情况中，可以根据叠层结构的层级数以及实际要制作的结构，对每次刻蚀所采用的掩膜板的开口的边沿位置进行调整，且对所削减的预设层级数进行调整。

S9(S104)、将初始叠层结构1’中的牺牲层替换为栅导电层GL，得到包含有多个绝缘层和多个栅导电层的叠层结构1。

示例性地，S8可以包括：去除初始叠层结构1’中的牺牲层，在原本牺牲层所在位置形成栅导电层L。其中，去除牺牲层的工艺例如可以为湿蚀刻工艺；牺牲层的材料例如可以为硅氮化物或多晶硅等。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种半导体结构，其特征在于，包括：叠层结构，所述叠层结构包括沿第一方向交替叠置的多个绝缘层和多个栅导电层；

所述叠层结构包括沿第三方向交替设置的墙体和台阶结构，所述墙体沿第二方向延伸；所述台阶结构包括沿所述第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群；

所述第一台阶组群包括至少一个第一类台阶组；所述第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同；

其中，所述第一方向垂直于衬底，所述第二方向和所述第三方向相垂直且平行于所述衬底。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一台阶组群所包括的台阶组均为所述第一类台阶组。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一台阶组群还包括至少一个第二类台阶组，所述第二类台阶组的高度小于，所述墙体中在第三方向上经过第二类台阶组的部分的高度；

所述第一台阶组群包括至少两个第一类台阶组，所述第二类台阶组位于相邻两个第一类台阶组之间。

4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分；

沿所述第一方向，所述第二台阶组群位于所述凹槽结构靠近所述衬底的一侧。

5.根据权利要求4所述的半导体结构，其特征在于，所述墙体中在第三方向上经过第二台阶组群的部分的最大高度，小于所述第一台阶组群中最靠近所述第二台阶组群的台阶组的高度。

6.根据权利要求1所述的半导体结构，其特征在于，所述第二台阶组群的至少一个台阶组的高度小于，所述墙体中在第三方向上经过所述至少一个台阶组的部分的高度。

7.根据权利要求1所述的半导体结构，其特征在于，所述台阶组包括的多个台阶的高度沿第二方向逐渐升高或逐渐降低；

所述墙体在第三方向上经过所述台阶组的部分的高度变化趋势，与所述台阶组的多个台阶的高度变化趋势相同。

8.根据权利要求1～7中任一项所述的半导体结构，其特征在于，所述叠层结构包括沿所述第二方向排列的第一核心区、台阶区和第二核心区，所述台阶区位于所述第一核心区和所述第二核心区之间；所述墙体和所述台阶结构设置于所述台阶区；

所述台阶结构包括两个第一台阶组群和第二台阶组群，所述第二台阶组群位于所述两个第一台阶组群之间，所述两个第一台阶组群分别靠近所述第一核心区和所述第二核心区。

9.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分；

所述半导体结构还包括：

两个第一接触柱组群，分别位于所述两个第一台阶组群远离所述衬底的一侧；所述第一接触柱组群包括多个第一接触柱组，每个第一接触柱组对应所述第一台阶组群中的一个第一台阶组；所述第一接触柱组包括多个第一接触柱，所述多个第一接触柱与所述第一台阶组的多个台阶处的栅导电层电连接；

多条连接线，所述两个第一接触柱组群中，连接至同一层栅导电层的多个第一接触柱，通过一条连接线电连接。

10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：

覆盖所述叠层结构的保护层，所述第一接触柱穿过所述保护层与对应的栅导电层电连接；

设置于所述保护层远离所述衬底一侧的第一导电层，所述多条连接线位于所述第一导电层。

11.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：

多条第一信号线，所述多条第一信号线与所述多条连接线一一对应电连接；

第二接触柱组群，位于所述第二台阶组群远离所述衬底的一侧；所述第二接触柱组群包括多个第二接触柱组，每个第二接触柱组对应所述第二台阶组群中的一个第二台阶组；所述第二接触柱组包括多个第二接触柱，所述多个第二接触柱与所述第二台阶组的多个台阶处的栅导电层电连接；

多条第二信号线，所述多条第二信号线与所述多个第二接触柱电连接。

12.根据权利要求1～7中任一项所述的半导体结构，其特征在于，沿第三方向，所述台阶组包括至少两个子台阶组，所述至少两个子台阶组的高度不同；沿所述第二方向，每个子台阶组包括多个台阶；

所述第一类台阶组包括的多个子台阶组中，靠近所述墙体的子台阶组的高度，与所述墙体中在第三方向上经过第一类台阶组的部分的高度相同。

13.一种三维存储器，其特征在于，包括叠层结构，所述叠层结构中形成有贯穿所述叠层结构的多个存储串，所述叠层结构还形成有台阶结构和墙体，所述台阶结构和所述墙体沿第三方向交替设置；所述墙体沿第二方向延伸；所述台阶结构包括沿所述第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群；

所述第一台阶组群包括至少一个第一类台阶组；所述第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同；

其中，所述第一方向垂直于衬底，所述第二方向和所述第三方向相垂直且平行于所述衬底。

14.根据权利要求13所述的三维存储器，其特征在于，所述第一台阶组群所包括的台阶组均为所述第一类台阶组。

15.根据权利要求13所述的三维存储器，其特征在于，所述第一台阶组群还包括至少一个第二类台阶组，所述第二类台阶组的高度小于，所述墙体中在第三方向上经过第二类台阶组的部分的高度；

所述第一台阶组群包括至少两个第一类台阶组，所述第二类台阶组位于相邻两个第一类台阶组之间。

16.一种半导体结构的制备方法，其特征在于，包括：

形成初始叠层结构；所述初始叠层结构包括沿第一方向交替叠置的多个绝缘层和多个牺牲层；所述初始叠层结构包括沿第三方向交替设置的初始墙体和初始台阶结构；

同步刻蚀所述初始叠层结构中位于第一预设区域的初始台阶结构和初始墙体，以形成第一台阶组群的至少一个第一类台阶组，和对应所述第一类台阶组的墙体；

刻蚀所述初始叠层结构中位于第二预设区域的初始台阶结构，保留位于所述第二预设区域的初始墙体，以形成第二台阶组群，以及对应所述第二台阶组群的墙体；

将所述初始叠层结构中的牺牲层替换为栅导电层，得到包含有多个绝缘层和多个栅导电层的叠层结构。

17.根据权利要求16所述的半导体结构的制备方法，其特征在于，同步刻蚀所述初始叠层结构的位于第一预设区域的初始台阶结构和所述初始墙体的过程中，还刻蚀初始叠层结构的位于所述第二预设区域的初始台阶结构和初始墙体。

18.根据权利要求16所述的半导体结构的制备方法，其特征在于，在同步刻蚀所述初始叠层结构的位于第一预设区域的初始台阶结构和初始墙体之前，还包括：

刻蚀所述初始叠层结构的位于第三预设区域的初始台阶结构，保留位于所述第三预设区域的初始墙体，以形成第一台阶组群的至少一个第二类台阶组，以及对应所述第二类台阶组的墙体。

19.根据权利要求18所述的半导体结构的制备方法，其特征在于，在刻蚀所述初始叠层结构的位于第三预设区域的初始台阶结构的过程中，还刻蚀所述初始叠层结构的位于所述第二预设区域的部分。

20.根据权利要求16所述的半导体结构的制备方法，其特征在于，刻蚀所述初始叠层结构中位于第二预设区域的初始台阶结构，包括：

对所述叠层结构的初始台阶结构位于所述第二预设区域的部分进行多次选择削减，每次选择削减使所述第二台阶组群中选定的台阶组下降预设层级，每次选择削减的台阶组不完全相同。

21.根据权利要求16所述的半导体结构的制备方法，其特征在于，刻蚀所述初始叠层结构中位于第二预设区域的初始台阶结构之前，还包括：

对所述初始叠层结构中位于第二预设区域的初始台阶结构和初始墙体进行整体削减，使被削减的部分下降预设层级。

22.根据权利要求16～21中任一项所述的半导体结构的制备方法，其特征在于，在同步刻蚀所述初始叠层结构中位于第一预设区域的初始台阶结构和初始墙体之前，还包括：

对所述初始墙体和初始台阶结构进行修剪刻蚀，使所述初始墙体和所述初始台阶结构具体台阶形貌，使所述初始台阶结构包括沿第二方向排列的多个台阶组。

23.根据权利要求22所述的半导体结构的制备方法，其特征在于，所形成的多个台阶组中的至少一个台阶组为第一类台阶组。

24.根据权利要求22所述的半导体结构的制备方法，其特征在于，在对所述初始墙体和初始台阶结构进行修剪刻蚀之前，还包括：

刻蚀所述初始台阶结构，以沿第三方向将所述初始台阶结构划分为多个分区，至少两个分区的高度不同。

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