CN111403399A - 一种三维存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维存储器件及其制造方法，包括：衬底、堆叠层、在第一纵向贯穿该堆叠层的存储沟道阵列、栅线狭缝、阶梯触点阵列、以及位于该存储沟道阵列和阶梯触点阵列之间的交接区器件阵列，该栅线狭缝在平行于衬底的第一横向上延伸，其中，该交接区器件阵列包括多个器件，且沿第二横向包括：中间区域、以及位于中间区域两侧的第一边缘区域和第二边缘区域，该器件在中间区域的关键尺寸，小于第一边缘区域和第二边缘区域的关键尺寸，这样通过在第二横向将器件的关键尺寸设置成渐变，可以缓解边缘处的局部应力问题，同时避免通道蚀刻不完全的风险。

Description

一种三维存储器件及其制造方法
技术领域
本发明涉及半导体技术领域及其制造方法，特别涉及一种三维存储器件及其制造方法。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
例如在3D NAND闪存的三维存储器中，通常包括核心区和阶梯区，该核心区和阶梯区进一步都可以包括各种器件。在裸片(Die)的边缘处，从边缘到中间区域，图形密度的变化会导致局部应力、出现刻蚀不完全的风险。
发明内容
本发明的目的在于提供一种三维存储器件及其制造方法，旨在解决蚀刻的负载效应导致的Die边缘不完全刻蚀风险，缓解边缘处的局部应力问题和局部叠加现象。
一方面，本发明提供了一种三维存储器件，包括：
衬底；
位于所述衬底上的堆叠层；
在与所述衬底垂直的第一纵向贯穿所述堆叠层的存储沟道阵列、栅线狭缝、阶梯触点阵列、以及位于所述存储沟道阵列和所述阶梯触点阵列之间的交接区器件阵列，所述栅线狭缝并在平行于所述衬底的第一横向上延伸；
其中，所述交接区器件阵列包括多个器件，所述交接区器件阵列沿平行于所述衬底且垂直于所述第一横向的第二横向包括：中间区域、以及位于所述中间区域两侧的第一边缘区域和第二边缘区域；
且其中，所述器件在所述中间区域的关键尺寸，小于在所述第一边缘区域和第二边缘区域的关键尺寸。
进一步优选的，所述交接区器件阵列在所述第二横向还包括位于所述中间区域两侧,且与所述第一边缘区域和所述第二边缘区域之间的第一渐变区域和第二渐变区域，所述第一渐变区域和第二渐变区域的器件的关键尺寸介于所述第一边缘区域和第二边缘区域的关键尺寸与所述中间区域的关键尺寸之间。
进一步优选的，所述交接区器件阵列还包括在所述第一横向上,与所述存储沟道阵列相邻的分布密度渐变区，且所述分布密度渐变区的器件的关键尺寸沿所述第二横向自所述交接区器件阵列的所述边缘区域向所述中间区域渐变分布。
进一步优选的，还包括在所述存储沟道阵列和交接区器件阵列外围的护城河区域。
进一步优选的，所述交接区器件阵列包括位于存储沟道阵列旁的虚拟存储通道阵列,以及位于所述阶梯触点阵列旁的虚拟阶梯通道阵列。
另一方面，本发明提供了一种三维存储器件的制造方法，包括：
提供衬底和形成位于所述衬底上的堆叠层；
在与所述衬底垂直的第一纵向形成贯穿所述堆叠层的存储沟道阵列、阶梯触点阵列、以及位于所述存储沟道阵列和所述阶梯触点阵列之间的交接区器件阵列；
在所述第一纵向形成贯穿所述堆叠层的栅线狭缝，所述栅线狭缝在平行于所述衬底的第一横向上延伸；
其中，所述交接区器件阵列包括多个器件，所述交接区器件阵列沿平行于所述衬底且垂直于所述第一横向的第二横向包括：中间区域、以及位于所述中间区域两侧的第一边缘区域和第二边缘区域；
且其中，所述器件在所述中间区域的关键尺寸小于所述第一边缘区域和第二边缘区域的关键尺寸。
进一步优选的，形成所述交接区器件阵列的步骤还包括：形成在所述第二横向位于所述中间区域两侧的第一渐变区域和第二渐变区域，所述第一渐变区域和第二渐变区域的器件的关键尺寸介于所述第一边缘区域和第二边缘区域的关键尺寸与所述中间区域的关键尺寸之间。
进一步优选的，形成所述交接区器件阵列的步骤还包括：形成所述交接区器件阵列的步骤还包括：形成在所述第一横向上与所述存储沟道阵列相邻的分布密度渐变区，且所述分布密度渐变区的器件的关键尺寸沿所述第二横向自所述交接区器件阵列的所述边缘区域向所述中间区域渐变分布。
进一步优选的，还包括：形成在所述存储沟道阵列和交接区器件阵列外围的护城河区域。
进一步优选的，形成所述交接区器件阵列的步骤还包括：形成位于所述存储沟道阵列旁的虚拟存储通道阵列，以及位于所述阶梯触点阵列旁的虚拟阶梯通道阵列。
本发明的有益效果是：本发明提供一种三维存储器件及其制造方法，包括：衬底、堆叠层、在第一纵向贯穿所述堆叠层的存储沟道阵列、栅线狭缝、阶梯触点阵列、以及位于所述存储沟道阵列和所述阶梯触点阵列之间的交接区器件阵列，所述栅线狭缝在平行于所述衬底的第一横向上延伸，所述交接区器件阵列包括多个器件，且沿第二横向包括：中间区域、以及位于所述中间区域两侧的第一边缘区域和第二边缘区域，所述器件在所述中间区域的关键尺寸，小于所述第一边缘区域和第二边缘区域的关键尺寸，通过在第二横向将器件的关键尺寸设置成渐变，可以缓解边缘处的局部应力问题，同时避免蚀刻不完全的风险。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明实施例提供的三维存储器件的俯视图；
图2是图1中部分交接区器件阵列的放大结构示意图；
图3是本发明实施例提供的在第一边缘区域的分布密度渐变区的放大结构示意图；
图4是本发明实施例提供的三维存储器件的制造方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如本文所使用的术语“第一纵向”是Z轴方向，“第一横向”是X方向，“第二横向”是Y方向。术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化(patterned)。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“三维(3D)存储器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”标称地指垂直于衬底的横向表面。
本发明实施例提供一种三维存储器件，请参阅图1，图1是本发明实施例提供的三维存储器件的俯视图，其中阵列中器件的尺寸、数量、以及形状均不受限制。该三维存储器件100包括：
衬底和位于该衬底上的堆叠层，该堆叠层由位于衬底上的栅极层和绝缘层在垂直方向或第一纵向交替层叠而成，该堆叠层中的栅极/绝缘层对的数量可以是32、64、96或128。栅极层可以包括导电材料，导电材料不限于钨(W)、钴(Co)、铜(Cu)、铝(AL)、多晶硅、掺杂硅、硅化物或其组合，绝缘层可以包括介电材料，该介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其组合，在本实施例中，栅极层为W，绝缘层为氧化硅。
在与衬底垂直的第一纵向贯穿该堆叠层的存储沟道阵列110、栅线狭缝140、阶梯触点阵列120、以及位于存储沟道阵列110和阶梯触点阵列120之间的交接区器件阵列130，该栅线狭缝140在平行于衬底的第一横向上延伸。
存储沟道阵列110包括多个存储沟道111。存储沟道阵列110中的存储沟道111还包括多个存储单元，其内壁包括依次形成的功能层和沟道层，功能层包括堆叠的隧穿介质层、电荷储存层和栅介质层，栅介质层和隧穿介质层的示例性材料为氧化硅、电荷储存层的示例性材料为氮化硅，这样形成包括多个存储单元的存储串。
阶梯触点阵列120将字线与外围电路进行连接，该阶梯触点阵列120包括多个字线触点121，一般来说，三维存储器件可以分为核心区和阶梯区，阶梯区的堆叠层具有阶梯形，并且在该阶梯形的堆叠层上形成有绝缘层，此阶梯触点阵列120就是垂直该阶梯形的堆叠层向上延伸与外围电路连接。
交接区器件阵列130包括多个器件131,在本实施例中器件131可以是虚拟通道，交接区器件阵列130沿平行于衬底且垂直于所述第一横向的第二横向包括：中间区域142、以及位于中间区域142两侧的第一边缘区域141和第二边缘区域143，该第一边缘区域141和第二边缘区域143相对于中间区域142对称。
在本实施例中，相对于中间区域142对称的区域中的器件131，在其对应位置具有相等的关键尺寸(Critical Dimension,CD)。
如图2所示，该器件131在第一边缘区域141和第二边缘区域143对应位置的关键尺寸CD1优选为相等，在中间区域142对应位置的关键尺寸CD0小于CD1，而且从中间区域142到第一边缘区域141和第二边缘区域143的对应位置分别具有逐渐变大的关键尺寸。
在本实施例中，该交接区器件阵列130在第二横向还包括位于中间区域142两侧的第一渐变区域144和第二渐变区域145，第一渐变区域144位于第一边缘区域141和中间区域142之间，第二渐变区域145位于第二边缘区域143和中间区域142之间。该第一渐变区域144和第二渐变区域145的器件131的关键尺寸CD2介于第一边缘区域141和第二边缘区域143的关键尺寸CD1和中间区域142的关键尺寸CD0之间，也就是说CD0<CD2<CD1，这样从中间区域142往两个边缘区域，器件131的尺寸是从小到大渐变分布的。
本实施例中的交接区器件阵列130沿所述第二横向还可以包括更多渐变区域，比如位于第一渐变区域144和第一边缘区141之间的第三渐变区域、位于第二渐变区域145和第一边缘区域141之间的第四渐变区域，该第三渐变区域和第四渐变区域相对于所述中间区域142对称，其器件131的关键尺寸优选为相等，且其CD的范围为：CD2<CD<CD1。
该交接区器件阵列130还包括在该第一横向上,与存储沟道阵列110相邻的分布密度渐变区132，参阅图3，图3是本发明实施例提供的在第一边缘区域141的分布密度渐变区132的放大结构示意图，该分布密度渐变区132的器件131的关键尺寸CD也是沿第二横向自交接区器件阵列130的边缘区域向中间区域142渐变分布。
需要说明的是，在第一横向从左到右(从器件131到存储沟道111的方向)，该器件131的关键尺寸逐渐减小，即CD11>CD12>CD13。
另外，在第一横向从左到右，该分布密度渐变区132的器件131在每一列的数量越来越多，且器件131之间的间距越来越小。比如，从左到右，器件131的数量是一列三个，一列四个，到一列五个，这是由于器件131和存储沟道111的密度分布不同，所以，为了避免图案密度的变化较大，设置一个分布密度渐变区132，可以防止后续刻蚀栅线狭缝出现侧向弯曲或扭转变差。
在本实施例中，三维存储器件100还包括位于存储沟道阵列110和交接区器件阵列130外围的护城河区域，可以屏蔽掉外界的电信号。
通常来说，在阶梯区不仅可以形成触点，还可以形成器件，而且在存储串旁边也可以形成器件，可以使用绝缘材料来填充器件，例如氧化物，作为支撑结构。所以该交接区器件阵列130可以包括位于阶梯触点阵列120旁边的虚拟阶梯通道阵列133和位于存储沟道阵列110旁边的虚拟存储通道阵列134。此时，该虚拟阶梯通道阵列133包括分布密度渐变区132。
本发明实施例提供的三维存储器件，在第一横向和第二横向上交接区器件阵列中的器件的关键尺寸都是渐变分布，不仅可以避免刻蚀栅线狭缝出现的侧向弯曲，还可以缓解边缘处的局部应力问题，同时避免器件蚀刻不完全的风险。
本发明实施例还提供了一种三维存储器件的制造方法，请参阅图4，图4是本发明实施例提供的三维存储器件的制造方法的流程示意图，该方法用于制造上述存储器100，因此请同时参阅图1-图3，该方法包括：
步骤S1：提供衬底和形成位于该衬底上的堆叠层。
作为示例，可以采用但不限于物理气相沉积工艺、化学气相沉积工艺在单晶硅衬底上形成绝缘层和牺牲层的堆叠层，然后对堆叠层进行刻蚀，以使得所述堆叠层的边缘呈阶梯状，还可以形成至少覆盖该堆叠层的阶梯状边缘的介质层。
步骤S2：在与衬底垂直的第一纵向形成贯穿该堆叠层的存储沟道阵列110、阶梯触点阵列120，以及位于存储沟道阵列110和阶梯触点阵列120之间的交接区器件阵列130。
具体的，可以通过图案化掩膜层确定存储沟道阵列110、阶梯触点阵列120、以及交接区器件阵列130中需要刻蚀阵列的形状和位置，然后采用干法刻蚀工艺或湿法刻蚀工艺刻蚀堆叠层，以形成存储沟道111、字线触点121、以及器件131，它们的数量及除CD外的其他分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。另外，存储沟道111、字线触点121、以及器件131可以同时刻蚀形成，也可以分开形成。
其中，该交接区器件阵列130沿平行于衬底且垂直于第一横向的第二横向包括：中间区域142、以及位于中间区域142两侧的第一边缘区域141和第二边缘区域143。
其中，该器件131在第一边缘区域141和第二边缘区域143对应位置的关键尺寸CD1优选为相等，在中间区域142的关键尺寸CD0小于CD1，而且从中间区域142到第一边缘区域141和第二边缘区域143分别具有渐变的关键尺寸。
在本实施例中，步骤S2中形成交接区器件阵列130的步骤具体可以包括：
步骤S21：形成位于存储沟道阵列110旁的虚拟存储通道阵列134，以及位于阶梯触点阵列120旁的虚拟阶梯通道阵列133。
形成交接区器件阵列130的步骤S2进一步可以包括：
步骤S22；形成在第二横向位于中间区域142两侧，且位于第一边缘区域141和第二边缘区域143之间的第一渐变区域144和第二渐变区域145。
该第一渐变区域144和第二渐变区域145的器件131的关键尺寸CD2介于第一边缘区域141和第二边缘区域143的关键尺寸CD1和中间区域142的关键尺寸CD0之间。换句话说，CD0<CD2<CD1，这样从中间区域142往两个边缘区域的器件131是从小到大渐变分布的。此渐变区可以与步骤S2一起刻蚀形成，只是器件131的CD需要改变。
形成交接区器件阵列的步骤S2还可以包括：
步骤S23：形成在第一横向上与存储沟道阵列110相邻的分布密度渐变区132。
该分布密度渐变区132的器件131的关键尺寸沿第二横向自交接区器件阵列130的边缘区域向中间区域142也是渐变分布。
另外，在第一横向从左到右(从器件131到存储沟道111的方向)，该器件131的关键尺寸逐渐减小，即CD11>CD12>CD13。此分布密度渐变区132也可以与步骤S2一起刻蚀形成，只是其器件131的CD需要控制渐变。
该存储器件的制造方法还包括：
步骤S3：在第一纵向形成贯穿堆叠层的栅线狭缝140，该栅线狭缝140在平行于衬底的第一横向上延伸。
具体的，该栅线狭缝140是通过图案化掩膜层来确定其形状和位置，然后采用干法刻蚀工艺或湿法刻蚀工艺刻蚀堆叠层，由于器件131的关键尺寸在第二横向和第一横向都是渐变分布，所以在刻蚀该栅线狭缝140时可以避免由于局部应力造成的侧向弯曲。
后续还可以通过该栅线狭缝140去除牺牲层，以填充栅极层，该栅线狭缝140可以将栅极层分割成多条栅线。还可以在该栅线狭缝140中形成隔离层和导电通道，用于形成源极连接的导电通道。
在本实施例中，该存储器件的制造方法还包括：
步骤S4：形成在存储沟道阵列110和交接区器件阵列130外围的护城河区域。
本实施例提供的三维存储器件的制造方法，在第一横向形成分布密度渐变区，且在第二横向上形成从中间区域到边缘区域关键尺寸逐渐变大的器件，不仅可以避免栅线狭缝刻蚀的侧向弯曲，还可以缓解边缘处的局部应力问题，同时避免器件蚀刻不完全的风险。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (10)

1.一种三维存储器件，其特征在于，包括：
衬底；
位于所述衬底上的堆叠层；
在与所述衬底垂直的第一纵向贯穿所述堆叠层的存储沟道阵列、栅线狭缝、阶梯触点阵列、以及位于所述存储沟道阵列和所述阶梯触点阵列之间的交接区器件阵列，所述栅线狭缝并在平行于所述衬底的第一横向上延伸；
其中，所述交接区器件阵列包括多个器件，所述交接区器件阵列沿平行于所述衬底且垂直于所述第一横向的第二横向包括：中间区域、以及位于所述中间区域两侧的第一边缘区域和第二边缘区域；
且其中，所述器件在所述中间区域的关键尺寸，小于在所述第一边缘区域和第二边缘区域的关键尺寸。
2.根据权利要求1所述的三维存储器件，其特征在于，所述交接区器件阵列在所述第二横向还包括位于所述中间区域两侧,且位于所述第一边缘区域和所述第二边缘区域之间的第一渐变区域和第二渐变区域，所述第一渐变区域和第二渐变区域的器件的关键尺寸介于所述第一边缘区域和第二边缘区域的关键尺寸与所述中间区域的关键尺寸之间。
3.根据权利要求1所述的三维存储器件，其特征在于，所述交接区器件阵列还包括在所述第一横向上,与所述存储沟道阵列相邻的分布密度渐变区，且所述分布密度渐变区的器件的关键尺寸沿所述第二横向自所述交接区器件阵列的所述边缘区域向所述中间区域渐变分布。
4.根据权利要求1所述的三维存储器件，其特征在于，还包括在所述存储沟道阵列和交接区器件阵列外围的护城河区域。
5.根据权利要求1所述的三维存储器件，其特征在于，所述交接区器件阵列包括位于存储沟道阵列旁的虚拟存储通道阵列,以及位于所述阶梯触点阵列旁的虚拟阶梯通道阵列。
6.一种三维存储器件的制造方法，其特征在于，包括：
提供衬底和形成位于所述衬底上的堆叠层；
在与所述衬底垂直的第一纵向形成贯穿所述堆叠层的存储沟道阵列、阶梯触点阵列、以及位于所述存储沟道阵列和所述阶梯触点阵列之间的交接区器件阵列；
在所述第一纵向形成贯穿所述堆叠层的栅线狭缝，所述栅线狭缝在平行于所述衬底的第一横向上延伸；
其中，所述交接区器件阵列包括多个器件，所述交接区器件阵列沿平行于所述衬底且垂直于所述第一横向的第二横向包括：中间区域、以及位于所述中间区域两侧的第一边缘区域和第二边缘区域；
且其中，所述器件在所述中间区域的关键尺寸小于在所述第一边缘区域和第二边缘区域的关键尺寸。
7.根据权利要求6所述的三维存储器件的制造方法，其特征在于，形成所述交接区器件阵列的步骤还包括：形成在所述第二横向位于所述中间区域两侧，且位于所述第一边缘区域和所述第二边缘区域之间的第一渐变区域和第二渐变区域，所述第一渐变区域和第二渐变区域的器件的关键尺寸介于所述第一边缘区域和第二边缘区域的关键尺寸与所述中间区域的关键尺寸之间。
8.根据权利要求6所述的三维存储器件的制造方法，其特征在于，形成所述交接区器件阵列的步骤还包括：形成在所述第一横向上与所述存储沟道阵列相邻的分布密度渐变区，且所述分布密度渐变区的器件的关键尺寸沿所述第二横向自所述交接区器件阵列的所述边缘区域向所述中间区域渐变分布。
9.根据权利要求6所述的三维存储器件的制造方法，其特征在于，还包括：形成在所述存储沟道阵列和交接区器件阵列外围的护城河区域。
10.根据权利要求6所述的三维存储器件的制造方法，其特征在于，形成所述交接区器件阵列的步骤还包括：形成位于所述存储沟道阵列旁的虚拟存储通道阵列，以及位于所述阶梯触点阵列旁的虚拟阶梯通道阵列。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952313A (zh) * 2020-08-25 2020-11-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112234066A (zh) * 2020-10-15 2021-01-15 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667A (zh) * 2020-11-10 2021-02-05 长江存储科技有限责任公司 三维存储器及其制造方法
CN112635481A (zh) * 2020-12-22 2021-04-09 长江存储科技有限责任公司 三维nand存储器及其制备方法
CN112701123A (zh) * 2020-12-25 2021-04-23 长江存储科技有限责任公司 半导体器件及其制备方法
CN112786608A (zh) * 2021-01-18 2021-05-11 长江存储科技有限责任公司 三维存储器及其制造方法
CN112838094A (zh) * 2021-01-04 2021-05-25 长江存储科技有限责任公司 三维存储器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170309637A1 (en) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
CN110024126A (zh) * 2019-02-26 2019-07-16 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110114875A (zh) * 2017-03-08 2019-08-09 长江存储科技有限责任公司 三维存储器件的混和键合触点结构
US20190296117A1 (en) * 2018-03-22 2019-09-26 Toshiba Memory Corporation Semiconductor device
CN110349964A (zh) * 2019-06-19 2019-10-18 长江存储科技有限责任公司 三维存储器件及三维存储器件的制作方法
CN110676259A (zh) * 2019-08-22 2020-01-10 长江存储科技有限责任公司 三维存储结构及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170309637A1 (en) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
CN110114875A (zh) * 2017-03-08 2019-08-09 长江存储科技有限责任公司 三维存储器件的混和键合触点结构
US20190296117A1 (en) * 2018-03-22 2019-09-26 Toshiba Memory Corporation Semiconductor device
CN110024126A (zh) * 2019-02-26 2019-07-16 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110349964A (zh) * 2019-06-19 2019-10-18 长江存储科技有限责任公司 三维存储器件及三维存储器件的制作方法
CN110676259A (zh) * 2019-08-22 2020-01-10 长江存储科技有限责任公司 三维存储结构及其制作方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952313A (zh) * 2020-08-25 2020-11-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112234066A (zh) * 2020-10-15 2021-01-15 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667A (zh) * 2020-11-10 2021-02-05 长江存储科技有限责任公司 三维存储器及其制造方法
CN112635481A (zh) * 2020-12-22 2021-04-09 长江存储科技有限责任公司 三维nand存储器及其制备方法
CN112635481B (zh) * 2020-12-22 2024-07-02 长江存储科技有限责任公司 三维nand存储器及其制备方法
CN112701123A (zh) * 2020-12-25 2021-04-23 长江存储科技有限责任公司 半导体器件及其制备方法
CN112701123B (zh) * 2020-12-25 2022-05-10 长江存储科技有限责任公司 半导体器件及其制备方法
CN112838094A (zh) * 2021-01-04 2021-05-25 长江存储科技有限责任公司 三维存储器件
CN112786608A (zh) * 2021-01-18 2021-05-11 长江存储科技有限责任公司 三维存储器及其制造方法
CN112786608B (zh) * 2021-01-18 2024-04-09 长江存储科技有限责任公司 三维存储器及其制造方法

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