CN112701123A - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，包括：衬底，设置于衬底上方且由绝缘层和栅极层交替层叠而成的堆叠层，且包括第一堆叠层以及第二堆叠层，第二堆叠层设置于第一堆叠层上方，贯穿第一堆叠层的至少一个隔离结构，以及贯穿第二堆叠层以及隔离结构的过渡沟道柱结构，且同一过渡沟道柱结构中的过渡沟道柱分别贯穿第二堆叠层以及同一隔离结构，本发明提供的半导体器件，通过在过渡沟道柱的外侧设置隔离结构以对过渡沟道柱进行保护，有效地防止了由于过渡沟道柱的半径过大，导致在进行深孔的蚀刻时，过渡沟道柱的功能侧壁以及半导体器件的字线受到损坏，从而出现漏电情况，对半导体器件的性能造成影响的问题出现。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储器的存储密度，已经开发出三维结构的存储器件。三维存储器包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在三维存储器的制备中，主要是通过在衬底上形成堆叠结构，并在衬底平面方向上将堆叠结构划分为存储区(core region)以及阶梯区(stair-step region)，在存储区以及阶梯区，会设置若干沟道孔(Channel Hole，CH)，并分别填充对应的材料以实现存储功能和支撑功能。
现有技术下，为了提高存储器的外延层的生长质量，会将位于存储区与阶梯区之间的过渡区的沟道孔的半径做大，但是由于过渡区的沟道孔半径增大，在进行深孔SONO(由硅/氧化硅/氮化硅/氧化硅四层构成的复合层)的蚀刻时，会使功能侧壁ONO(由氧化硅/氮化硅/氧化硅三层构成的复合层)以及存储器字线受到损坏，从而出现漏电情况，进而对器件的性能造成影响。
发明内容
本发明提供了一种半导体器件及其制备方法，有效地解决了由于半导体器件的过渡区沟道孔半径过大，导致在进行深孔的蚀刻时，使过渡区沟道孔功能侧壁以及半导体器件的字线受到损坏，从而出现漏电情况，进而对半导体器件器件的性能造成影响的问题。
为了解决上述问题，本发明提供了一种半导体器件，所述半导体器件包括：
衬底；
堆叠层，包括依次设置于所述衬底上的第一堆叠层以及第二堆叠层，所述第一堆叠层以及所述第二堆叠层分别包括交替层叠的绝缘层和栅极层，所述堆叠层包括沿第一方向排列的存储区和阶梯区，以及位于所述存储区和所述阶梯区之间的过渡区；
至少一个隔离结构，所述隔离结构贯穿位于所述过渡区的所述第一堆叠层；
至少一个过渡沟道柱结构，所述过渡沟道柱结构包括至少一个过渡沟道柱，同一所述过渡沟道柱结构中的所述过渡沟道柱分别贯穿所述第二堆叠层以及同一所述隔离结构；
多个存储沟道柱，所述存储沟道柱贯穿位于所述存储区的所述第二堆叠层以及所述第一堆叠层。
进一步优选的，所述隔离结构包括贯穿所述第一堆叠层的沟槽以及填充于所述沟槽内的绝缘材料。
进一步优选的，所述第一堆叠层为底部选择管层，所述沟槽为底部选择管层切槽。
进一步优选的，所述过渡沟道柱结构包括沿所述第一方向排列的多个过渡沟道柱及/或包括沿垂直于所述第一方向的第二方向排列的多个过渡沟道柱。
进一步优选的，所述过渡沟道柱包括贯穿所述第二堆叠层和所述隔离结构的过渡沟道孔以及依次设置于所述过渡沟道孔内壁的栅电介质层和半导体层。
进一步优选的，所述半导体器件还包括多个虚拟沟道柱，贯穿位于所述阶梯区的所述第二堆叠层以及所述第一堆叠层。
进一步优选的，所述虚拟沟道柱包括贯穿位于所述阶梯区的所述第二堆叠层和所述第一堆叠层的虚拟沟道孔以及填充于所述虚拟沟道孔内的绝缘材料。
进一步优选的，所述隔离结构贯穿位于所述过渡区的所述第一堆叠层以及至少部分所述第二堆叠层。
进一步优选的，所述过渡沟道柱结构还包括贯穿位于所述阶梯区的所述第二堆叠层以及所述第一堆叠层的至少一个过渡沟道柱。
进一步优选的，所述存储沟道柱具有第一半径，所述过渡沟道柱具有第二半径，其中，所述第一半径小于所述第二半径。
进一步优选的，所述存储沟道柱的排布密度大于所述过渡沟道柱的排布密度。
另一方面，本发明还提供了一种半导体器件的制备方法，所述制备方法包括：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括依次设置于所述衬底上的第一堆叠层以及第二堆叠层，所述第一堆叠层以及所述第二堆叠层分别包括交替层叠的绝缘层和栅极层，所述堆叠层包括沿第一方向排列的存储区和阶梯区，以及位于所述存储区和所述阶梯区之间的过渡区；
在所述过渡区形成贯穿所述第一堆叠层的沟槽，并在所述沟槽内填充绝缘材料而形成隔离结构；
在所述过渡区形成贯穿所述第二堆叠层以及所述隔离结构的过渡沟道柱结构。
进一步优选的，所述制备方法还包括：
在所述存储区形成贯穿所述第二堆叠层以及所述第一堆叠层的多个存储沟道柱；
在所述阶梯区形成贯穿所述第二堆叠层以及所述第一堆叠层的多个虚拟沟道柱。
本发明的有益效果为：本发明提供了一种半导体器件，包括：衬底，设置于衬底上方且由绝缘层和栅极层交替层叠而成的堆叠层，该堆叠层包括沿第一方向排列的存储区和阶梯区，以及位于存储区和阶梯区之间的过渡区，且堆叠层包括第一堆叠层以及第二堆叠层，第二堆叠层设置于第一堆叠层上方，贯穿位于过渡区的第一堆叠层的至少一个隔离结构，贯穿第二堆叠层以及隔离结构的过渡沟道柱结构，且同一过渡沟道柱结构中的过渡沟道柱分别贯穿第二堆叠层以及同一隔离结构，以及贯穿位于存储区的第二堆叠层以及第一堆叠层的多个存储沟道柱，本发明提供的半导体器件，通过在过渡沟道柱的外侧设置隔离结构以对过渡沟道柱进行保护，有效地防止了由于过渡沟道柱的半径过大，导致在进行深孔的蚀刻时，过渡沟道柱的功能侧壁以及半导体器件的字线受到损坏，从而出现漏电情况，对半导体器件的性能造成影响的问题出现。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明而成的第一实施例所提供的半导体器件的俯视结构示意图。
图2是根据本发明而成的第一实施例所提供的半导体器件的正视结构示意图。
图3是根据本发明而成的第一实施例所提供的半导体器件的制备方法的流程示意图。
图4是根据本发明而成的第一实施例所提供的半导体器件的制备方法的进一步流程示意图。
图5是根据本发明而成的第二实施例所提供的半导体器件的俯视结构示意图。
图6是根据本发明而成的第二实施例所提供的半导体器件的正视结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的半导体器件，由于半导体器件的过渡区沟道孔半径过大，导致在进行深孔的蚀刻时，使过渡区沟道孔功能侧壁以及半导体器件的字线受到损坏，从而出现漏电情况，进而对半导体器件器件的性能造成影响的问题，本发明实施例用以解决该问题。
请参阅图1以及图2，图1是根据本发明而成的第一实施例所提供的半导体器件100的俯视结构示意图，图2是根据本发明而成的第一实施例所提供的半导体器件100的正视结构示意图，该正视结构示意图为如图1所示的俯视结构示意图沿aa’的截面示意图从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图1以及图2所示，该半导体器件100包括衬底110、堆叠层120、存储沟道柱结构130、过渡沟道柱结构140、虚拟沟道柱结构150、至少一个隔离结构160以及设置于堆叠层120上方的介质层170，其中：
衬底110可以为半导体衬底，具体包括至少一个单质半导体材料(例如：为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料；
堆叠层120设置于衬底110上方，且由绝缘层121和栅极层122交替层叠而成。其中，绝缘层121由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合，栅极层122由导电材料制成，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(AL)、掺杂硅、硅化物或以上材料的组合。进一步地，堆叠层120包括第一堆叠层123以及第二堆叠层124，第二堆叠层124设置于第一堆叠层123上方，第一堆叠层123包括底部选择管层，该底部选择管层包括交替层叠的2个绝缘层121和2个栅极层122，其中，该底部选择管层的栅极层122至少为1个，也可以为2个或3个或其他数量。进一步地，堆叠层120沿平行于衬底110的第一方向X1区分有过渡区A1、以及位于过渡区A1两侧的存储区A2和阶梯区A3；
存储沟道柱结构130贯穿位于存储区A2的第一堆叠层123以及第二堆叠层124，并包括在第一方向X1与在平行于衬底110且垂直于第一方向X1的第二方向X2上呈阵列排列的多个存储沟道柱131。进一步地，存储沟道柱131起存储作用，具体地，在存储沟道柱131内壁依次形成有功能层和沟道层，功能层包括堆叠的隧穿介质层、电荷储存层和栅电介质层，栅电介质层和隧穿介质层的示例性材料为氧化硅、氮化硅、高绝缘常数的绝缘材料或以上材料的组合，电荷储存层的示例性材料为氮化硅、氮氧化硅、硅或以上材料的组合；
过渡沟道柱结构140贯穿位于过渡区A1的第一堆叠层123以及第二堆叠层124，并包括在第一方向X1与第二方向X2上呈阵列排列的多个过渡沟道柱141。进一步地，过渡沟道柱141中填充的材料与存储沟道柱131中填充的材料相同，即，过渡沟道柱141包括贯穿位于过渡区A1的第二堆叠层124以及第一堆叠层123的过渡沟道孔以及依次设置于过渡沟道孔内壁的栅电介质层和半导体层，但过渡沟道柱141不起存储作用，只起支撑作用；
虚拟沟道柱结构150贯穿位于阶梯区A3的第一堆叠层123以及第二堆叠层124，并包括在第一方向X1与第二方向X2上呈阵列排列的多个虚拟沟道柱151。进一步地，虚拟沟道柱151起支撑作用，具体地，虚拟沟道柱151中填充的材料与过渡沟道柱141中填充的材料不同，虚拟沟道柱151包括贯穿位于阶梯区A3的第二堆叠层124以及第一堆叠层123的虚拟沟道孔以及填充于虚拟沟道孔内的绝缘材料，虚拟沟道柱151中填充的绝缘材料可以是二氧化硅或其它合适的材料；
具体地，存储沟道柱131具有第一半径D1，第一半径D1为存储沟道柱131的中心到存储沟道柱131的边缘的距离，过渡沟道柱141具有第二半径D2，第二半径D2为过渡沟道柱141的中心到过渡沟道柱141的边缘的距离，为了提高半导体器件100的外延层的生长质量，会将存储沟道柱131的第一半径D1设置成小于过渡沟道柱141的第二半径D2。且其中，多个存储沟道柱131的排布密度大于多个过渡沟道柱141的排布密度。
进一步地，为了防止由于过渡沟道柱141的第二半径D2过大，导致在进行深孔的蚀刻时，过渡沟道柱141的功能侧壁以及半导体器件100的字线受到损坏，从而出现漏电情况，对半导体器件100的性能造成影响的问题出现，会在过渡沟道柱141的外侧设置至少一个隔离结构160，且该隔离结构160贯穿位于过渡区A1的堆叠层120中，并贯穿第一堆叠层123，同一过渡沟道柱结构140中的过渡沟道柱141会分别贯穿第二堆叠层124以及同一隔离结构160。具体地，隔离结构160包括贯穿第一堆叠层123的沟槽以及填充于沟槽内的绝缘材料，且填充于隔离结构160沟槽内的材料具备易研磨的性质(CMP,chemical mechanicalpolish，化学机械研磨)，优选的，填充于隔离结构160沟槽内的材料为二氧化硅。
进一步地，在本实施例中，每个过渡沟道柱结构140包括沿第一方向X1排列的多个过渡沟道柱141。
进一步地，如图1以及图2所示，在本实施例中，第一堆叠层123为底部选择管层，该隔离结构160的沟槽为底部选择管层切槽，由于该多个隔离结构160沿第一方向X1延伸，可以增加半导体器件100在第一方向X1的电流通道，减小半导体器件100的电阻，提高半导体器件100的性能。
进一步地，请继续参阅图1，如图1所示，半导体器件100还包括栅线狭缝180，栅线狭缝180沿垂直于衬底110的纵向贯穿堆叠层120，且沿第一方向X1延伸。
进一步地，在根据本发明而成的其它实施例中，过渡沟道柱结构140还包括贯穿位于阶梯区A3的第二堆叠层124以及第一堆叠层123的至少一个过渡沟道柱141。
请参阅图3，图3是根据本发明而成的第一实施例所提供的半导体器件100的制备方法的流程示意图。
如图3所示，并请参考图1以及图2中对构成半导体器件100的各部件的标号，该制备方法具体包括：
衬底提供步骤S101：提供衬底110；
堆叠层形成步骤S102：在衬底110上形成堆叠层120，堆叠层120包括依次设置于衬底110上的第一堆叠层123以及第二堆叠层124，第一堆叠层123以及第二堆叠层124分别包括交替层叠的绝缘层121和栅极层122，堆叠层120包括沿第一方向X1排列的存储区A2和阶梯区A3，以及位于存储区A2和阶梯区A3之间的过渡区A1；
隔离结构形成步骤S103：在过渡区A1形成贯穿第一堆叠层123的沟槽，并在沟槽内填充绝缘材料而形成隔离结构160；
过渡沟道柱结构形成步骤S104：在过渡区A1形成贯穿第二堆叠层124以及隔离结构160的过渡沟道柱结构140。
进一步地，请参阅图4，图4是根据本发明而成的第一实施例所提供的半导体器件100的制备方法的进一步流程示意图，如图4所示，在过渡沟道柱结构形成步骤S104之中，还包括：
在存储区A2形成贯穿第二堆叠层124以及第一堆叠层123的多个存储沟道柱131；
在阶梯区A3形成贯穿第二堆叠层124以及第一堆叠层123的多个虚拟沟道柱151。
区别于现有技术，本发明提供了一种半导体器件100，包括：衬底110，设置于衬底110上方且由绝缘层121和栅极层122交替层叠而成的堆叠层120，该堆叠层120包括沿第一方向X1排列的存储区A2和阶梯区A3，以及位于存储区A2和阶梯区A3之间的过渡区A1，且堆叠层120包括第一堆叠层123以及第二堆叠层124，第二堆叠层124设置于第一堆叠层123上方，贯穿位于过渡区A1的第一堆叠层123的至少一个隔离结构160，贯穿第二堆叠层124以及隔离结构160的过渡沟道柱结构140，且同一过渡沟道柱结构140中的过渡沟道柱141分别贯穿第二堆叠层124以及同一隔离结构160，以及贯穿位于存储区A2的第二堆叠层124以及第一堆叠层123的存储沟道柱结构130，本发明提供的半导体器件100，通过在过渡沟道柱141的外侧设置隔离结构160以对过渡沟道柱141进行保护，有效地防止了由于过渡沟道柱141的半径过大，导致在进行深孔的蚀刻时，过渡沟道柱141的功能侧壁以及半导体器件100的字线受到损坏，从而出现漏电情况，对半导体器件100的性能造成影响的问题出现。
请参阅图5以及图6，图5是根据本发明而成的第二实施例所提供的半导体器件200的俯视结构示意图，图6是根据本发明而成的第二实施例所提供的半导体器件的正视结构示意图，该正视结构示意图为如图5所示的俯视结构示意图沿bb’的截面示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
如图5以及图6所示，该第二实施例与第一实施例的结构大致相同，其中，第二实施例中的衬底210与第一实施例中的衬底110的作用以及设置位置相同；第二实施例中的堆叠层220(包括交替层叠设置的绝缘层221和栅极层222，且堆叠层220包括第一堆叠层223以及第二堆叠层224)与第一实施例中的堆叠层120(包括交替层叠设置的绝缘层121和栅极层122，且堆叠层120包括第一堆叠层123以及第二堆叠层124)的作用以及设置位置相同；第二实施例中的存储沟道柱结构230(包括多个存储沟道柱231)与第一实施例中的存储沟道柱结构130(包括多个存储沟道柱131)的作用以及设置位置相同；第二实施例中的过渡沟道柱结构240(包括多个过渡沟道柱241)与第一实施例中的过渡沟道柱结构140(包括多个过渡沟道柱141)的作用以及设置位置相同；第二实施例中的虚拟沟道柱结构250(包括多个虚拟沟道柱251)与第一实施例中的虚拟沟道柱结构150(包括多个虚拟沟道柱151)的作用以及设置位置相同；第二实施例中的介质层270与第一实施例中的介质层170的作用以及设置位置相同；第二实施例中的栅线狭缝280与第一实施例中的栅线狭缝180的作用以及设置位置相同。其不同之处在于本实施例中的隔离结构260的设置方式与第一实施例中的隔离结构160的设置方式不同，在本实施例中，如图5以及图6所示，过渡沟道柱结构240包括沿垂直于第一方向X1的第二方向X2排列的多个过渡沟道柱241，该隔离结构260设置于较靠近虚拟沟道柱结构250的多个过渡沟道柱列外侧，且隔离结构260贯穿第一堆叠层223以及部分第二堆叠层224。
区别于现有技术，本发明提供了一种半导体器件200，包括：衬底210，设置于衬底210上方且由绝缘层221和栅极层222交替层叠而成的堆叠层220，该堆叠层220包括沿第一方向X1排列的存储区A2和阶梯区A3，以及位于存储区A2和阶梯区A3之间的过渡区A1，且堆叠层220包括第一堆叠层223以及第二堆叠层224，第二堆叠层224设置于第一堆叠层223上方，第一堆叠层223为底部选择管层223，贯穿位于过渡区A1的第一堆叠层223的至少一个隔离结构260，贯穿第二堆叠层224以及隔离结构260的过渡沟道柱结构240，且同一过渡沟道柱结构240中的过渡沟道柱241分别贯穿第二堆叠层224以及同一隔离结构260，以及贯穿位于存储区A2的第二堆叠层224以及第一堆叠层223的存储沟道柱结构230，本发明提供的半导体器件200，通过在过渡沟道柱241的外侧设置隔离结构260以对过渡沟道柱241进行保护，有效地防止了由于过渡沟道柱241的半径过大，导致在进行深孔的蚀刻时，过渡沟道柱241的功能侧壁以及半导体器件200的字线受到损坏，从而出现漏电情况，对半导体器件200的性能造成影响的问题出现。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (13)

1.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
堆叠层，包括依次设置于所述衬底上的第一堆叠层以及第二堆叠层，所述第一堆叠层以及所述第二堆叠层分别包括交替层叠的绝缘层和栅极层，所述堆叠层包括沿第一方向排列的存储区和阶梯区，以及位于所述存储区和所述阶梯区之间的过渡区；
至少一个隔离结构，所述隔离结构贯穿位于所述过渡区的所述第一堆叠层；
至少一个过渡沟道柱结构，所述过渡沟道柱结构包括至少一个过渡沟道柱，同一所述过渡沟道柱结构中的所述过渡沟道柱分别贯穿所述第二堆叠层以及同一所述隔离结构；
多个存储沟道柱，所述存储沟道柱贯穿位于所述存储区的所述第二堆叠层以及所述第一堆叠层。
2.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构包括贯穿所述第一堆叠层的沟槽以及填充于所述沟槽内的绝缘材料。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一堆叠层为底部选择管层，所述沟槽为底部选择管层切槽。
4.根据权利要求1所述的半导体器件，其特征在于，所述过渡沟道柱结构包括沿所述第一方向排列的多个过渡沟道柱及/或包括沿垂直于所述第一方向的第二方向排列的多个过渡沟道柱。
5.根据权利要求1所述的半导体器件，其特征在于，所述过渡沟道柱包括贯穿所述第二堆叠层和所述隔离结构的过渡沟道孔以及依次设置于所述过渡沟道孔内壁的栅电介质层和半导体层。
6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括多个虚拟沟道柱，贯穿位于所述阶梯区的所述第二堆叠层以及所述第一堆叠层。
7.根据权利要求6所述的半导体器件，其特征在于，所述虚拟沟道柱包括贯穿位于所述阶梯区的所述第二堆叠层和所述第一堆叠层的虚拟沟道孔以及填充于所述虚拟沟道孔内的绝缘材料。
8.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构贯穿位于所述过渡区的所述第一堆叠层以及至少部分所述第二堆叠层。
9.根据权利要求1所述的半导体器件，其特征在于，所述过渡沟道柱结构还包括贯穿位于所述阶梯区的所述第二堆叠层以及所述第一堆叠层的至少一个过渡沟道柱。
10.根据权利要求1所述的半导体器件，其特征在于，所述存储沟道柱具有第一半径，所述过渡沟道柱具有第二半径，其中，所述第一半径小于所述第二半径。
11.根据权利要求10所述的半导体器件，其特征在于，所述存储沟道柱的排布密度大于所述过渡沟道柱的排布密度。
12.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括依次设置于所述衬底上的第一堆叠层以及第二堆叠层，所述第一堆叠层以及所述第二堆叠层分别包括交替层叠的绝缘层和栅极层，所述堆叠层包括沿第一方向排列的存储区和阶梯区，以及位于所述存储区和所述阶梯区之间的过渡区；
在所述过渡区形成贯穿所述第一堆叠层的沟槽，并在所述沟槽内填充绝缘材料而形成隔离结构；
在所述过渡区形成贯穿所述第二堆叠层以及所述隔离结构的过渡沟道柱结构。
13.根据权利要求12所述的制备方法，其特征在于，所述制备方法还包括：
在所述存储区形成贯穿所述第二堆叠层以及所述第一堆叠层的多个存储沟道柱；
在所述阶梯区形成贯穿所述第二堆叠层以及所述第一堆叠层的多个虚拟沟道柱。
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