CN113345909A - 三维存储器、三维存储器的制备方法及存储系统 - Google Patents

Abstract

本申请提供一种三维存储器及其制备方法以及存储系统。制备方法包括：在限定有预设区的衬底上形成第一叠层结构；在第一叠层结构与预设区对应的部分形成第一过渡沟道孔，采用第一填充物填充第一过渡沟道孔；在第一叠层结构上形成第二叠层结构；在第二叠层结构的、与第一过渡沟道孔对应的部分形成第二过渡沟道孔，第二过渡沟道孔与第一过渡沟道孔至少部分对准以形成过渡沟道孔；采用第二填充物填充第二过渡沟道孔，第一过渡沟道孔的孔径尺寸大于第二过渡沟道孔的孔径尺寸。根据该方法制备的过渡沟道结构可为在后续形成栅极的过程中去除栅极牺牲层的操作提供结构支撑，并为后续形成的多个字线接触中与过渡沟道结构间隔设置的部分预留足够的形成空间。

Description

三维存储器、三维存储器的制备方法及存储系统

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及三维存储器(3D NAND)的结构、三维存储器的制备方法及存储系统。

背景技术

三维存储器的存储阵列包括核心(Core)区域和阶梯(Stair Step，SS)区域，其中在阶梯区域会设置多个虚拟沟道结构，虚拟沟道结构可为在后续形成栅极的过程的去除栅极牺牲层的操作提供有力的结构支撑。

在常规三维存储器的制备工艺中，随着堆叠层数的增加，一般采用双堆叠(dualstack)技术或多堆叠技术制备三维存储器。然而，囿于常规制备工艺的限制，虚拟沟道结构位于顶部叠层结构的关键尺寸(顶部径向尺寸)大于位于底部叠层结构的关键尺寸(底部径向尺寸)。特别地，在诸如刻蚀、填充和热处理等三维存储器制备工艺之后，受到上述工艺的热影响，在形成栅极的过程中去除栅极牺牲层的操作时，上述上大下小的虚拟沟道结构对底部叠层结构的支撑力变弱。进一步地，还将导致三维存储器出现电性能下降等问题。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在限定有预设区的衬底上形成第一叠层结构；在所述第一叠层结构的、与所述预设区对应的部分形成第一过渡沟道孔，并采用第一填充物填充所述第一过渡沟道孔；在所述第一叠层结构上形成第二叠层结构；在所述第二叠层结构的、与所述第一过渡沟道孔对应的部分形成第二过渡沟道孔，所述第二过渡沟道孔与所述第一过渡沟道孔至少部分对准以形成过渡沟道孔；以及采用第二填充物填充所述第二过渡沟道孔，其中，所述第一过渡沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

在本申请一个实施方式中，所述衬底包括第一衬底、衬底牺牲层和第二衬底，其中，限定所述预设区包括：在所述第一衬底中形成沟槽；以及在所述沟槽的内壁上形成隔离层并填充所述沟槽的剩余空间，以限定所述预设区。

在本申请一个实施方式中，所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述沟槽的底部，其中在所述第一过渡沟道孔的底面和靠近所述底面的侧壁上设置有所述阻隔层。

在本申请一个实施方式中，所述第一叠层结构和所述第二叠层结构共同形成叠层结构，且所述叠层结构包括多个交替叠置的绝缘层和栅极牺牲层，其中，在采用第二填充物填充所述第二过渡沟道孔之后，所述方法还包括：形成与所述过渡沟道孔具有间距的栅极间隙，其中所述栅极间隙贯穿所述叠层结构并延伸至所述衬底；经由所述栅极间隙去除所述栅极牺牲层，以形成牺牲间隙；经由所述牺牲间隙的、位于所述第一叠层结构的部分对所述第一填充层进行氧化处理；以及填充所述牺牲间隙以形成栅极层。

在本申请一个实施方式中，所述方法还包括：在形成所述第一过渡沟道孔的同时，在与所述预设区一侧相邻的核心区域形成与第一沟道孔，所述第一沟道孔贯穿所述第一叠层结构并延伸至所述衬底；在采用所述第一填充物填充所述第一过渡沟道孔的同时，采用所述第一填充物填充所述第一沟道孔；在形成所述第二过渡沟道孔之前，在所述第二叠层结构的、与所述第一沟道孔对应的部分形成第二沟道孔；经由所述第二沟道孔去除所述第一沟道孔中的所述第一填充物，使得所述第一沟道孔与所述第二沟道孔贯通以形成沟道孔；以及在所述沟道孔内形成沟道结构。

在本申请一个实施方式中，所述方法还包括：在形成所述第二过渡沟道孔的同时，在所述预设区的另一侧形成贯穿所述第一叠层结构和所述第二叠层结构的虚拟沟道孔；以及采用第二填充物填充所述虚拟沟道孔，其中，所述虚拟沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

在本申请一个实施方式中，所述沟道结构包括功能层和沟道层，其中，所述方法还包括：去除所述衬底中除所述预设区以外的部分以及所述功能层的、位于所述衬底中的部分，以暴露所述沟道层；以及形成与暴露的所述沟道层接触的半导体层，其中所述半导体层包括与所述第一叠层结构的底表面和所述预设区的底表面接触的部分。

在本申请一个实施方式中，暴露所述沟道层之后，所述方法还包括：对所述沟道层进行高掺杂。

在本申请一个实施方式中，在去除所述衬底中除所述预设区以外的其余部分以及所述功能层的、位于所述衬底中的部分之前，所述方法还包括：在所述第二叠层结构的、远离所述第一叠层结构的一侧连接外围电路芯片。

本申请另一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成第一叠层结构，并在所述第一叠层结构的核心区域形成贯穿所述第一叠层结构并延伸至所述衬底的第一沟道孔；在形成所述第一沟道孔的同时，在所述第一叠层结构的台阶区域中与所述核心区域相邻的部分形成第一过渡沟道孔，所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述衬底；以及采用第一填充物填充所述第一沟道孔和所述第一过渡沟道孔。

在本申请一个实施方式中，其中所述衬底包括依次叠置的第一衬底、衬底牺牲层和第二衬底，在所述第一叠层结构的台阶区域中与所述核心区域相邻的部分形成第一过渡沟道孔包括：在所述第一衬底中形成沟槽；在所述沟槽的内壁上形成隔离层并填充所述沟槽的剩余空间，以限定预设区；在所述衬底限定有所述预设区的部分上形成所述第一叠层结构的所述台阶区域，其中所述台阶区域中与所述核心区域相邻的所述部分对应所述预设区；以及在所述台阶区域的所述部分形成所述第一过渡沟道孔。

在本申请一个实施方式中，所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述衬底包括：所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述沟槽的底部，其中在所述第一过渡沟道孔的底面和靠近所述底面的侧壁上设置有阻隔层。

在本申请一个实施方式中，所述方法还包括：在所述第一叠层结构上形成第二叠层结构；在所述第二叠层结构的、与所述第一过渡沟道孔对应的部分形成第二过渡沟道孔，所述第二过渡沟道孔与所述第一过渡沟道孔至少部分对准以形成过渡沟道孔；以及采用第二填充物填充所述第二过渡沟道孔，其中，所述第一过渡沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

在本申请一个实施方式中，所述方法还包括：在形成所述第二过渡沟道孔之前，在所述第二叠层结构的、与所述第一沟道孔对应的部分形成第二沟道孔；经由所述第二沟道孔去除所述第一沟道孔中的所述第一填充物，使得所述第一沟道孔与所述第二沟道孔贯通以形成沟道孔；以及在所述沟道孔内形成沟道结构。

在本申请一个实施方式中，所述方法还包括：在形成所述第二过渡沟道孔的同时，在所述台阶区域形成贯穿所述第一叠层结构和所述第二叠层结构的虚拟沟道孔；以及在采用第二填充物填充所述第二过渡沟道孔的同时，采用所述第二填充物填充所述虚拟沟道孔，其中，所述虚拟沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

在本申请一个实施方式中，其中所述第一叠层结构和所述第二叠层结构共同形成叠层结构，且所述叠层结构包括多个交替叠置的绝缘层和栅极牺牲层，在采用第二填充物填充所述第二过渡沟道孔之后，所述方法还包括：形成与所述过渡沟道孔具有间距的栅极间隙，其中所述栅极间隙贯穿所述叠层结构并延伸至所述衬底；经由所述栅极间隙去除所述栅极牺牲层，以形成牺牲间隙；经由所述牺牲间隙的、位于所述第一叠层结构的部分对所述第一填充层进行氧化处理；以及填充所述牺牲间隙以形成栅极层。

在本申请一个实施方式中，所述沟道结构包括功能层和沟道层，所述方法还包括：去除所述衬底中除所述预设区以外的部分以及所述功能层的、位于所述衬底中的部分，以暴露所述沟道层；以及形成与暴露的所述沟道层接触的半导体层，其中所述半导体层包括与所述第一叠层结构的底表面和所述预设区的底表面接触的部分。

在本申请一个实施方式中，暴露所述沟道层之后，所述方法还包括：对所述沟道层进行高掺杂。

在本申请一个实施方式中，在去除所述衬底中除所述预设区以外的其余部分以及所述功能层的、位于所述衬底中的部分之前，所述方法还包括：在所述第二叠层结构的、远离所述第一叠层结构的一侧连接外围电路芯片。

本申请又一方面提供了一种三维存储器，包括：叠层结构，包括第一叠层结构和设置于所述第一叠层结构上的第二叠层结构，其中所述叠层结构在垂直于堆叠方向的平面中限定有核心区域和阶梯区域；以及过渡沟道结构，贯穿所述叠层结构并设置于所述阶梯区域的、与所述核心区域相邻的部分，其中，所述过渡沟道结构包括设置于所述第一叠层结构中的第一过渡沟道结构和设置于所述第二叠层结构中的第二过渡沟道结构，所述第一过渡沟道结构的径向尺寸大于所述第二过渡沟道结构的径向尺寸。

在本申请一个实施方式中，所述三维存储器还包括虚拟沟道结构，所述虚拟沟道贯穿所述叠层结构并设置于所述阶梯区域的、远离所述核心区域的部分，且所述虚拟沟道结构的径向尺寸大于所述第二过渡沟道结构的径向尺寸。

在本申请一个实施方式中，所述三维存储器还包括导电层，所述导电层设置于所述第一叠层结构的、远离所述第二叠层结构的一侧，所述导电层包括与所述过渡沟道结构对应的预留层。

在本申请一个实施方式中，所述第一过渡沟道结构延伸至所述预留层中，所述第一过渡沟道结构包括第一填充物和第一填充物的氧化物，其中所述第一填充物的氧化物围绕所述第一填充物的、远离所述预留层的一侧的部分。

在本申请一个实施方式中，所述预留层还包括阻隔层，所述阻隔层包裹所述第一过渡沟道结构的、延伸至所述预留层的部分。

在本申请一个实施方式中，所述第二过渡沟道结构包括设置于第二过渡沟道孔中的第二填充物；以及所述虚拟沟道结构包括设置于虚拟沟道孔中的第二填充物。

在本申请一个实施方式中，所述沟道结构包括沟道孔和依次设置在所述沟道孔的内侧壁上的功能层和沟道层，其中所述沟道层包括二次掺杂形成的第一沟道层，且所述第一沟道层与所述导电层连接。

本申请又一方面提供了一种存储系统，所述存储系统包括控制器及本申请又一方面提供的任一项所述的三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

根据本申请至少一个实施方式提供的三维存储器及其制备方法，通过将位于过渡区(阶梯区域的、靠近核心区域的部分)的虚拟沟道结构替换成过渡沟道结构，具体地可将形成于底部叠层结构中的、过渡沟道结构的第一过渡沟道孔与沟道结构的第一沟道孔同时形成，并同时填充沟道牺牲层(第一填充层)，可在不额外增加工艺步骤的同时使得填充有沟道牺牲层的第一过渡沟道孔(第一过渡沟道结构)在形成栅极的过程的去除栅极牺牲层的操作中，对底部叠层结构提供足够的支撑力。

进一步地，通过将过渡沟道结构的、形成于顶部叠层结构(第二叠层结构)中的第二过渡沟道结构的径向尺寸相对于第一过渡沟道结构的径向尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构间隔设置的部分预留足够的形成空间。

此外，根据本申请的至少一个实施方式，本申请提供的三维存储器及其制备方法，通过在去除部分衬底和部分功能层步骤之后对暴露的沟道层进行再次高掺杂，可实现沟道层与导电层之间良好稳定的电连接，提高了三维存储器的电性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的三维存储器的制备方法流程图；

图2至图13分别是根据本申请一个实施方式的制备方法的工艺示意图；以及

图14是根据本申请另一实施方式的三维存储器的制备方法流程图；以及

图15是根据本申请一个实施方式的存储系统的结构示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：

S11，在限定有预设区的衬底上形成第一叠层结构。

S12，在第一叠层结构的、与预设区对应的部分形成第一过渡沟道孔，并采用第一填充物填充第一过渡沟道孔。

S13，在第一叠层结构上形成第二叠层结构。

S14，在第二叠层结构的、与第一过渡沟道孔对应的部分形成第二过渡沟道孔，第二过渡沟道孔与第一过渡沟道孔至少部分对准以形成过渡沟道孔，其中，第一过渡沟道孔的孔径尺寸大于第二过渡沟道孔的孔径尺寸。

S15，采用第二填充物填充第二过渡沟道孔。

下面将结合图2至图13详细说明上述制备方法1000的各个步骤的具体工艺。

步骤S11

图2根据本申请一个实施方式制备方法的、在衬底100上形成第一叠层结构201后所形成的结构的剖面示意图。

如图2所示，步骤S11在限定有预设区的衬底上形成第一叠层结构可例如包括：制备限定有预设区01的衬底100；以及在衬底100的一侧形成第一叠层结构201。

具体地，在本申请的一个实施方式中，衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。

在本申请的一个实施方式中，衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100。

具体地，衬底100可包括依次叠置的第一衬底101、衬底牺牲层110和第二衬底102，其中第一衬底101靠近第一表面120，后续形成的第一叠层结构201即形成于衬底100的第一表面120。换言之，第一衬底101更靠近后续形成的第一叠层结构201，第二衬底102远离后续形成的第一叠层结构201。作为一种选择，第一衬底101和第二衬底102可由相同材料制备；作为另一种选择第一衬底101和第二衬底102也可由不相同材料制备。进一步地，第一衬底101和第二衬底102还可各自包括多个复合叠层。本申请对第一衬底101和第二衬底102的具体结构不作限制。

在本申请的一个实施方式中衬底牺牲层110，衬底牺牲层110可包括单层、多层或合适的复合层。例如，衬底牺牲层110可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层110可以是高介电常数介质层，作为另一种选择，衬底牺牲层110可以是复合结构，包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。作为另一种选择，衬底牺牲层110可包括电介质材料、半导体材料和导电材料中的任意一个或多个。具体地，衬底牺牲层110可以是氧化硅层。

在本申请的一个实施方式中，限定预设区01的方法可包括：采用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)，经由第一表面120，在第一衬底101中形成沟槽(未示出)，作为一种选择，沟槽可沿垂直于第一叠层结构201的厚度方向延伸至例如衬底牺牲层110。

然后，可通过一个或多个薄膜沉积工艺在沟槽的内壁上形成隔离层011，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合。隔离层011可选择由电介质材料制备，本申请对此不作限定。在一些实施方式中，隔离层011可为氧化物，用于形成隔离层011的示例性材料可包括氧化硅。隔离层011可为后续延伸至沟槽底部的第一过渡沟道结构提供绝缘保护，以防止制备的终极三维存储器出现漏电等导致电性能下降的情况发生。

之后，可通过一个或多个薄膜沉积工艺填充沟槽内的剩余空间以限定预设区01，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合。在本申请的一个实施方式中，填充沟槽的材料可选择与制备第一衬底101的材料相同。此外，还可通过可对填充沟槽后形成的第二表面012执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)的平坦化处理。通过平坦化处理能够更容易地使第二表面012与衬底100的第一表面120的高度保持一致，有利于后续在平整的表面上形成第一叠层结构201。

此外，衬底100的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。

在形成具有预设区01的衬底100之后，可通过一个或多个薄膜沉积工艺在衬底100的一侧形成第一叠层结构201，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。第一叠层结构201可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，第一叠层结构201可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

步骤S12

图3根据本申请一个实施方式制备方法的、在第一叠层结构201中形成第一过渡沟道孔611和第一沟道孔311后所形成的结构的剖面示意图。

如图3所示，步骤S12在第一叠层结构的、与预设区对应的部分形成第一过渡沟道孔，并采用第一填充物填充第一过渡沟道孔可例如包括：在第一叠层结构201中形成第一沟道孔311和第一过渡沟道孔611，第一沟道孔311和第一过渡沟道孔611沿第一叠层结构201的厚度方向贯穿叠层结构200并延伸至第一衬底101中；在第一沟道孔311和第一过渡沟道孔611的底面和与底面相邻的侧壁上形成阻隔层130；以及采用第一填充物填充第一沟道孔311和第一过渡沟道孔611。

具体地，第一过渡沟道孔611可在第一叠层结构201的、与预设区01对应的部分，通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。在本申请的一些实施方式中，第一过渡沟道孔611具有贯穿第一叠层结构201并延伸至第一衬底101的圆柱形或柱形形状。在本申请的一个实施方式中第一过渡沟道孔611延伸至第一衬底101中，并接近衬底牺牲层110。

此外，在形成第一过渡沟道孔611的同时，可在第一叠层结构201形成第一沟道孔311。第一沟道孔311可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。在本申请的一些实施方式中，第一沟道孔311具有贯穿第一叠层结构201并延伸至第一衬底101的圆柱形或柱形形状。作为一种选择，第一沟道孔311的孔径尺寸可大于第一过渡沟道孔611的孔径尺寸。

在本申请的一个实施方式中，可在衬底100的第一表面120(如图2所示)设定相互垂直的X方向和Y方向(第一方向和第二方向)，并将平行于该第一表面的平面设定为X-Y平面，将垂直于X-Y平面的方向设定为Z方向(第一叠层结构201的厚度方向)。第一沟道孔311与第一过渡沟道孔611可在第一叠层结构201中沿第一方向(X方向)间隔排布。

图5A是根据本申请一个实施方式制备方法的、在第一叠层结构201中形成第一过渡沟道孔611和第一沟道孔311后所形成的结构的俯视示意图。

具体地，如图5A所示，多个形成在第一叠层结构201的、与预设区01对应的部分中的第一过渡沟道孔611可组成第一过渡沟道孔阵列，第一过渡沟道孔阵列在第一方向和第二方向上呈多行多列排布。多个形成在与预设区01对应的部分相邻的部分中的第一沟道孔311可组成第一沟道孔阵列，第一沟道孔阵列在第一方向和第二方向上呈多行多列排布，并与第一过渡沟道孔阵列在第一方向上间隔排布。

再次参考图3，在形成第一沟道孔311和第一过渡沟道孔611之后，可通过一个或多个薄膜沉积工艺在第一沟道孔311和第一过渡沟道孔611内填充第一填充物612，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。第一填充物612可选择具有高沉积速率的材料以快速填充第一沟道孔311和第一过渡沟道孔611，并且该第一填充物612应为相对于绝缘层210和栅极牺牲层220具有高的干法刻蚀选择性的任何材料，以方便后续步骤中去除第一沟道孔311中的第一填充物612。在本申请的一个实施方式中，填充物612可为多晶硅。

此外，在本申请的一个实施方式中，在填充第一沟道孔311和第一过渡沟道孔611之前，还可分别在第一沟道孔311和第一过渡沟道孔611的底面以及与底面相邻的侧壁上形成阻隔层130。可通过一个或多个诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成阻隔层130，作为一种选择，也可在第一衬底101的、分别与第一沟道孔311和第一过渡沟道孔611接触的部分执行氧化工艺，以形成氧化层作为阻隔层130。阻隔层130可为后续形成的第一过渡沟道结构和第一沟道结构提供绝缘保护，以防止制备的终极三维存储器出现漏电等导致电性能下降的情况发生。

再次参考图5A，三维存储器的后续形成的叠层结构(包括第一叠层结构201和第二叠层结构)可在X-Y平面中限定有核心(Core)区域11和阶梯(Stair Step，SS)区域12，其中在阶梯区域12会设置多个虚拟沟道结构(未示出)，虚拟沟道结构可为在后续形成栅极的过程中去除栅极牺牲层的操作提供有力的结构支撑。

然而，在常规三维存储器的制备工艺中，随着堆叠层数的增加，囿于常规制备工艺的限制，虚拟沟道结构位于顶部叠层结构(如图4所示的第二叠层结构202)的关键尺寸(顶部孔径)大于位于底部叠层结构(如图4所示的第一叠层结构201)的关键尺寸(底部孔径)。特别地，在诸如刻蚀、填充和热处理等三维存储器制备工艺之后，受到上述工艺的热影响，在形成栅极的过程的去除栅极牺牲层的操作中，上述上大下小的虚拟沟道结构对底部叠层结构的支撑力变弱。进一步地，还将导致三维存储器出现电性能下降等问题。

本申请提供的三维存储器的制备方法通过将位于过渡区(阶梯区域12的、与核心区域1111相邻的部分)的虚拟沟道结构替换成过渡沟道结构，具体地可将形成于底部叠层结构中的、过渡沟道结构的第一过渡沟道孔与沟道结构的第一沟道孔同时形成，并同时填充沟道牺牲层(第一填充层)，可在不额外增加工艺步骤的同时使得填充有沟道牺牲层的第一过渡沟道孔(第一过渡沟道结构)在形成栅极的过程的去除栅极牺牲层的操作中，对底部叠层结构提供足够的支撑力。

步骤S13

图4根据本申请一个实施方式制备方法的、在第二叠层结构202中形成第二沟道孔312后所形成的结构的剖面示意图。

如图4所示，步骤S13在第一叠层结构上形成第二叠层结构可具体为：

在在填充第一沟道孔311和第一过渡沟道孔611之后，可通过一个或多个薄膜沉积工艺第一叠层结构201的、远离衬底100的一侧形成第二叠层结构202，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。第二叠层结构202可包括多对彼此交替地堆叠的绝缘层210’和栅极牺牲层220’。例如，第二叠层结构202可包括64对、128对或多于128对的绝缘层210’和栅极牺牲层220’。在一些实施方式中，绝缘层210’和栅极牺牲层220’可分别包括第三电介质材料和与第三电介质材料不同的第四电介质材料。用于形成绝缘层210’和栅极牺牲层220’的示例性材料可分别包括氧化硅和氮化硅。作为一种选择，第二叠层结构202包括的绝缘层和栅极牺牲层可与第一叠层结构201包括的绝缘层和栅极牺牲层相同；作为另一种选择，第二叠层结构202包括的绝缘层和栅极牺牲层也可与第一叠层结构201包括的绝缘层和栅极牺牲层不同，不同是指构成绝缘层和栅极牺牲层的材料不同，或者绝缘层和栅极牺牲层的数目互不相同，或者以上情况都存在。

步骤S14

图5B是根据本申请一个实施方式制备方法的、在第二叠层结构202中形成第二沟道孔312后所形成的结构的俯视示意图。图6根据本申请一个实施方式制备方法的、形成沟道结构300后所形成的结构的剖面示意图。图7根据本申请一个实施方式制备方法的、形成阶梯结构500后所形成的结构的剖面示意图。图8根据本申请一个实施方式制备方法的、形成第二过渡沟道结构620后所形成的结构的剖面示意图。

参考图4至图8，步骤S14在第二叠层结构的、与第一过渡沟道孔对应的部分形成第二过渡沟道孔，第二过渡沟道孔与第一过渡沟道孔至少部分对准以形成过渡沟道孔，其中，第一过渡沟道孔的孔径尺寸大于第二过渡沟道孔的孔径尺寸可例如包括：在第二叠层结构202的、与第一沟道孔311对应的部分形成第二沟道孔312；连接第一沟道孔311与第二沟道孔312以形成沟道孔310；在沟道孔310的内壁上依次形成包括沟道层330和功能层320的沟道结构，功能层320包括依次设置在沟道孔310的内壁上的阻挡层、电荷捕获层及隧穿层；在叠层结构200中形成台阶区500；在第二叠层结构202的、与第一过渡沟道孔611对应的部分形成第二过渡沟道孔621，第二过渡沟道孔621与第一过渡沟道孔611至少部分对准以形成过渡沟道孔601。

具体地，第二沟道孔312可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。此外，在本申请的一些实施方式中，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。第二沟道孔312形成在第二叠层结构202的、与第一沟道孔311对应的部分中，并与第一沟道孔311至少部分对准。第二沟道孔312在Z方向可同样具有圆柱形或柱形形状。第二沟道孔312的孔径尺寸可大于或等于第一沟道孔311的孔径尺寸。

进一步地，可基于第二叠层结构202的第二沟道孔312去除部分第一填充物612，该部分第一填充物612位于第一叠层结构201中的第一沟道孔311中，去除第一沟道孔311中的填充物612后，可使得第二沟道孔312和第一沟道孔311至少部分连接形成沟道孔310。

沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁上形成功能层320和沟道层330。

具体地，功能层320可包括在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧穿层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。

在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。

沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层330。

在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于P型掺杂的多晶硅。与沟道孔310类似，沟道层330也延伸穿过第一叠层结构201和第二叠层结构202并进入衬底100中。

在本申请的一个实施方式中，包括阻挡层、电荷捕获层、隧穿层的功能层320和沟道层330贯穿第一叠层结构201和第二叠层结构202并延伸至衬底100的衬底牺牲层110的上方。

根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在沟道孔310的、远离衬底100的顶部形成沟道插塞(未示出)。

具体地，可采用填充介质层填充沟道孔310。填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙以减轻结构应力。然后在填充介质层位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备，例如P型掺杂的多晶硅等。

阶梯结构500可通过对包括第一叠层结构201和第二叠层结构202的叠层结构200的边缘部分执行多个“修整-刻蚀”循环以使叠层结构200具有一个或多个倾斜的边缘以及比底部(靠近衬底100)介电层对(绝缘层210和栅极牺牲层220)要短的顶部(远离衬底100)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成电介质层510以覆盖阶梯。

在本申请的一些实施方式中，可在形成阶梯结构500之后，形成沟道孔310。在一些其他实施方式中，也可在形成阶梯结构500之前形成沟道孔310。

在形成阶梯结构500之后，可在第二叠层结构202的、与第一过渡沟道孔611对应的位置形成第二过渡沟道孔621，具体地，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。在本申请的一些实施方式中，第二过渡沟道孔621具有贯穿第二叠层结构202并延伸至第一过渡沟道孔611圆柱形或柱形形状，其中第二过渡沟道孔621至少部分对准第一过渡沟道孔611以形成过渡沟道孔601。

第二过渡沟道孔621的孔径尺寸CD2可小于第一过渡沟道孔611的孔径尺寸CD1。通过将过渡沟道结构的、形成于顶部叠层结构中的第二过渡沟道结构的孔径尺寸相对于第一过渡沟道结构的孔径尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构间隔设置的部分预留足够的形成空间。

步骤S15

图5C是根据本申请一个实施方式制备方法的、在叠层结构200中形成虚拟沟道孔710后所形成的结构的俯视示意图。

图9根据本申请一个实施方式制备方法的、形成牺牲间隙240后所形成的结构的剖面示意图。图10根据本申请一个实施方式制备方法的、形成栅极230和字线触点178后所形成的结构的剖面示意图。

参考图5C、图8至图10，步骤S15采用第二填充物填充第二过渡沟道孔可例如包括：采用第二填充物622填充第二过渡沟道孔621；形成过渡沟道结构600；形成栅极层230；采用第二填充物622填充虚拟沟道孔710以形成虚拟沟道结构700；以及形成字线触点178。

在形成第二过渡沟道孔621之后，还可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，采用第二填充物622填充第二过渡沟道孔621以形成第二过渡沟道结构620。第二填充物622可包括电介质材料，例如氧化硅等氧化介质材料。通过将第二过渡沟道结构620的孔径尺寸相对于第一过渡沟道结构610的孔径尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构600间隔设置的部分预留足够的形成空间。

进一步地，根据本申请的一个实施方式的三维存储器的制备方法1000还包括形成虚拟沟道700，形成虚拟沟道700的方法包括：在形成所述二过渡沟道孔621的同时，在预设区域01的另一侧形成贯穿所述一叠层结构201和第二叠层结构202的虚拟沟道孔710，虚拟沟道孔710、过渡沟道孔601以及沟道孔310在第一方向上依次间隔排布；以及在采用第二填充物622填充第二过渡沟道孔621的同时，采用第二填充物填622填充虚拟沟道孔710形成虚拟沟道结构700，虚拟沟道孔710的孔径尺寸大于第二过渡沟道孔621的孔径尺寸。

具体地，结合图5C和图8，虚拟沟道孔710可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。此外，在本申请的一些实施方式中，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。虚拟沟道孔710形成在叠层结构200的台阶区500，进一步地，可位于过渡沟道孔601的、远离沟道孔310的一侧。虚拟沟道孔710，虚拟沟道孔710、过渡沟道孔601以及沟道孔310在第一方向上依次间隔排布。虚拟沟道孔710在Z方向可同样具有圆柱形或柱形形状并延伸至衬底100中。虚拟沟道孔710的孔径尺寸可大于第二过渡沟道孔621的孔径尺寸。

进一步地，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，采用第二填充物填622在虚拟沟道孔710内填充以形成虚拟沟道结构700。虚拟沟道结构700可与过渡结构600共同为在后续形成栅极的过程的去除栅极牺牲层的操作提供有力的结构支撑。

进一步地，如图9至图10所示，根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在叠层结构200的核心区域11(如图5A所示)中形成与沟道结构300具有间距的栅极间隙410，栅极间隙410沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中；基于栅极间隙410去除栅极牺牲层220以形成牺牲间隙240；经由牺牲间隙的240、位于第一叠层结构201的部分对第一填充层612进行氧化处理；在牺牲间隙240内形成栅极层230；以及填充栅极间隙410形成栅极间隙结构400。

具体地，栅极间隙410形成在叠层结构200的核心区域11中，并与沟道结构300具有一定间距，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成栅极间隙410。栅极间隙410可延伸穿过叠层结构200，并沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中。

进一步地，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部栅极牺牲层220(如图8所示)以形成牺牲间隙240。

经由牺牲间隙的240的、位于第一叠层结构201的部分对第一填充层612进行氧化处理，可以形成沿第一过渡沟道孔611的径向由内向外依次设置的第一填充物以及第一填充物的氧化物的环形结构。换言之，在第一过渡沟道孔611内，远离衬底100的一侧，可将第一填充物的氧化物围绕第一填充物形成第一过渡沟道孔611的填充层。执行氧化工艺步骤后，可形成第一过渡沟道结构610，其与第二过渡沟道结构620共同构成过渡沟道结构600。

过渡沟道结构600位于阶梯区域的靠近核心区域的部分，并取代常规三维存储器中的部分虚拟沟道结构，与剩余的虚拟沟道结构共同为后续形成栅极的过程的去除栅极牺牲层的操作提供有力的结构支撑。具体地可将形成于底部叠层结构中的、过渡沟道结构的第一过渡沟道孔与沟道结构的第一沟道孔同时形成，并同时填充沟道牺牲层(第一填充层)，可在不额外增加工艺步骤的同时使得填充有沟道牺牲层的第一过渡沟道孔(第一过渡沟道结构)在形成栅极的过程的去除栅极牺牲层的操作中，对底部叠层结构提供足够的支撑力。此外，过渡沟道结构的、形成于顶部叠层结构中的第二过渡沟道结构的径向尺寸相对于第一过渡沟道结构的径向尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构间隔设置的部分预留足够的形成空间。

此外，还可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

此外，在形成栅极层230之前，根据本申请的一个实施方式的三维存储器的制备方法1000还包括采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙240(如图4所示)的内壁以及在栅极间隙410的内侧壁上形成阻隔保护层(未示出)，作为一种选择阻隔保护层可以是高介电常数介质层。进一步地，还可采用采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在绝缘层210与栅极层230之间或在阻隔保护层与栅极层230之间形成粘合层(例如，氮化钛TiN层，未示出)。

栅极层230可作为字线横向(垂直于叠层结构200的厚度方向)地延伸，在叠层结构200的一个或多个阶梯结构500处终止。

如图7所示，在形成栅极层230之后，可通过填充栅极间隙410形成栅极间隙结构400。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极间隙410中填充介质层420以形成栅极间隙结构400。

栅极牺牲层220替换为栅极层230后，原有的第一叠层结构201可形成第一叠层结构201’，原有的第二叠层结构202可形成第二叠层结构202’。换言之，由第一叠层结构201和第二叠层结构202形成的叠层结构200在栅极牺牲层220替换为栅极层230后可形成为包括第一叠层结构201’和第二叠层结构202’的叠层结构200’。

此外，根据本申请的一个实施方式的三维存储器的制备方法1000还包括：还可在叠层结构200’的台阶区500形成外围触点171和字线触点172。

具体地，在叠层结构200’中，字线触点172与栅极层230电连接；在叠层结构200’中，外围触点171与衬底100的阱层形成欧姆接触。

在形成栅极间隙结构400之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于外围触点171和字线触点172的开口。然后通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于外围触点171和字线触点172的开口。形成外围触点171和字线触点172的导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备外围触点171和字线触点172时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛TiN)层作为接触层。

然后，可通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。一些过孔被配置为用于外围触点171和字线触点172。一些其他过孔被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。可以类似于过孔的形成工艺，制作开口，然后填充开口以形成用作与外围器件互连的触点176、177和178。触点176至178分别电连接到上述过孔。

如图10所示，在本申请提供的三维存储器制备方法中，形成于顶部叠层结构中的第二过渡沟道结构的径向尺寸相对于第一过渡沟道结构的径向尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构间隔设置的部分预留足够的形成空间。

图11是根据本申请一个实施方式制备方法的、在叠层结构200’远离衬底100的一侧连接外围电路芯片2000后形成的结构的剖面示意图。图12是根据本申请一个实施方式制备方法的形成与暴露的沟道层330连接的半导体层140’后所形成的结构的剖面示意图。图13是根据本申请一个实施方式制备方法的、形成金属层180’源极触点132、钝化层后所形成的结构的剖面示意图。

如图11至图13所示，制备三维存储器的方法1000还包括：在叠层结构200’远离衬底100的一侧连接外围电路芯片2000；去除部分衬底100，并暴露出功能层320的一部分；去除功能层320的一部分以暴露沟道层330的至少一部分；对暴露的沟道层330再次进行高掺杂处理以形成第一沟道层331；在叠层结构200的底部形成半导体层140’连接暴露的沟道层330；对半导体层140’进行平坦化处理得到半导体层140；以及在半导体层140远离叠层结构200’的一侧形成支撑层160和金属层180。

具体地，如图11所示，在形成互连触点176至178(如图10所示)后，可在叠层结构200远离衬底100的一侧连接外围电路芯片2000。

之后，可将外围电路芯片2000放置在存储器件设置有触点176至178(如图8所示)的顶表面的上方。然后，进行对准步骤并将外围电路芯片2000的一个表面与存储器件的顶表面通过例如键合工艺结合在一起。

在一些实施方式中，焊料或导电粘合剂可用于将各互连触点176至178与外围电路芯片2000的对应的触点键合，并将互连触点176至178分别电连接到外围电路芯片2000的对应的触点，使得存储器件和外围电路芯片2000电连通。

外围电路可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路可通过CMOS技术形成，但不限于此。

外围电路芯片2000以及键合等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。

图12为将图11的结构翻转180°后并形成连接沟道层330的半导体层140’后的结构示意图。参考图12，可采用例如机械化学研磨(Chemical Mechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除衬底100中除预设区01(参考图2)以外的部分。衬底100的剩余部分包括：预设区01、第一过渡沟道结构610延伸至预设区01的部分以及阻隔层130可共同形成预留层150，其中预留层150与过渡沟道结构600相对应。

进一步地，可去除功能层320的、位于衬底100中的部分以暴露沟道层330。可通过采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除暴露的功能层320。换言之，可采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合依次去除暴露的功能层320的阻挡层、电荷捕获层、隧穿层，直至暴露出沟道层330的一部分。

在一些实施方式中，包括阻挡绝缘层、电荷存储层、隧穿层的功能层320可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构。可执行ONO去除工艺，依次去除暴露的功能层320中的各层，直至暴露出沟道层330的一部分。

在本申请的一个实施方式中，为了实现沟道层330与后续形成的半导体层140’之间良好稳定的电连接，提高三维存储器的电性能，可在去除部分衬底100和部分功能层320的步骤之后对暴露的沟道层330进行再次高掺杂。可通过例如离子注入IMP等工艺对暴露的沟道层330进行例如N型掺杂。上述N型掺杂可包括任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。在对暴露的沟道层330进行再次高掺杂之后，沟道层330可包括通过二次掺杂工艺形成的第一沟道层331。

之后，可采用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)和金属有机化学气相沉积工艺(MOCVD)中的任意一种或其任何组合等薄膜沉积工艺，形成与暴露的沟道层330(第一沟道层331)连接的半导体层140’，其中半导体层140’包括与叠层结构200’(第一叠层结构201’)的底表面以及预留层150的底表面接触的部分。

在本申请的一个实施方式中，半导体层140’可以是通过多次薄膜沉积工艺和其它工艺形成的复合结构，例如由半导体层包裹绝缘层形成的复合结构。

在本申请的另一实施方式中，半导体层140’也可以是采用例如包括化学气相沉积、物理气相沉积、原子层沉积和金属有机化学气相沉积工艺中的任意一种或组合在在叠层结构200的底部形成的高掺杂半导体层。半导体层140’可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，半导体层140’可以是掺杂有N型掺杂剂(例如，P、Ar或Sb)的多晶硅层。

此外，在本申请的一个实施方式中，可对半导体层140’执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)，通过Buffer CMP工艺，可使半导体层140’获得平整表面以形成半导体层140，进而使半导体层140与后续形成的金属层之间实现良好的电连接，提高三维存储器的电性能。

半导体层140可与预留层150共同构成导电层(未示出)。换言之，导电层可设置于第一叠层结构201’的、远离第二叠层结构202’的一侧，并包括与过渡沟道结构600对应的预留层150，以及与第一沟道层331接触的半导体层140。

此外，在最终形成的三维存储器结构中还包括背离叠层结构200且与导电层120接触的源极触点132。源极触点132可包括一个或多个导电层，例如金属层(例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al))或粘合层(例如，氮化钛(TiN))。此外，三维存储器还包括与外围触点171接触的触点142。根据一些实施方式，上述与外围触点171接触的触点142还可以是贯穿硅触点(TSC)。触点142各自可包括一个或多个金属层(例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al))或粘合层(例如，氮化钛(TiN))。此外，触点142还包括间隔层(例如，电介质层)，以使触点142与半导体层140绝缘。

作为一种选择，根据本申请的一个实施方式，还可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在半导体层140的远离叠层结构200的表面形成支撑层160。支撑层160可选择诸如氧化物等绝缘材料制备，例如氧化硅。进一步地，支撑层160不与半导体层140接触的部分也可包括多晶硅层或氮化硅层。可通过任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除支撑层160与沟道结构300对应的部分形成凹槽，直至暴露出半导体层140的一部分。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在凹槽以及支撑层160远离半导体层140的表面，形成粘合层(未示出)。作为一种选择，粘合层可选择氮化钛(TiN)制备。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在粘合层远离支撑层160的表面形成金属层180。金属层180可选择例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)制备。通过在凹槽中填充粘合层和金属层180可形成源极触点132。

此外，还可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在金属层180’远离粘合层的表面形成钝化层(未示出)。钝化层可对三维存储器形成钝化和保护。部分触点可暴露在钝化层之外，作为接触焊盘的一部分。

图14是根据本申请另一实施方式的三维存储器的制备方法3000的流程图。如图14所示，本申请还提供一种三维存储器的制备方法3000包括：

S31，在衬底上形成第一叠层结构，并在第一叠层结构的核心区域形成贯穿第一叠层结构并延伸至衬底的第一沟道孔。

S32，在形成第一沟道孔的同时，在第一叠层结构的台阶区域中与核心区域相邻的部分形成第一过渡沟道孔，第一过渡沟道孔贯穿第一叠层结构并延伸至衬底。

S33，采用第一填充物填充第一沟道孔和第一过渡沟道孔。

具体地，在本申请的一个实施方式中，如图2、图3和图5A所示，衬底100包括依次叠置的第一衬底101、衬底牺牲层110和第二衬底102，在第一叠层结构201的台阶区域12中与核心区域11相邻的部分形成第一过渡沟道孔611包括：在第一衬底101中形成沟槽(未示出)；在沟槽的内壁上形成隔离层011并填充沟槽的剩余空间，以限定预设区01；在衬底100限定有预设区01的部分上形成第一叠层结构201的台阶区域12，其中台阶区域12中与核心区域11相邻的所述部分对应预设区01；以及在台阶区域12的所述部分形成第一过渡沟道孔611。形成于底部叠层结构中的、过渡沟道结构的第一过渡沟道孔和沟道结构的第一沟道孔同时形成，并同时填充沟道牺牲层(第一填充层)后，填充有沟道牺牲层的第一过渡沟道孔(第一过渡沟道结构)可在形成栅极的过程中去除栅极牺牲层的操作时，对底部叠层结构提供足够的支撑力。

进一步地，再次参考图3，在本申请的一个实施方式中，第一过渡沟道孔611贯穿第一叠层结构201并延伸至衬底100可包括：第一过渡沟道孔611贯穿第一叠层结构201并延伸至沟槽的底部，其中在第一过渡沟道孔611的底面和靠近底面的侧壁上设置有阻隔层130。阻隔层130可为后续形成的第一过渡沟道结构和第一沟道结构提供绝缘保护，以防止制备的终极三维存储器出现漏电等导致电性能下降的情况发生。

此外，如图4至图8所示，在本申请的一个实施方式中，三维存储器的制备方法3000还包括：在第一叠层结构201上形成第二叠层结构202；在第二叠层结构202的、与第一过渡沟道孔611对应的部分形成第二过渡沟道孔621，第二过渡沟道孔621与第一过渡沟道孔611至少部分对准以形成过渡沟道孔601；以及采用第二填充物622填充第二过渡沟道孔621，其中，第一过渡沟道孔611的孔径尺寸CD1大于第二过渡沟道孔621的孔径尺寸CD2。通过将过渡沟道结构的、形成于顶部叠层结构中的第二过渡沟道结构的孔径尺寸相对于第一过渡沟道结构的孔径尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构间隔设置的部分预留足够的形成空间。

在本申请的一个实施方式中，三维存储器的制备方法3000还包括：在形成第二过渡沟道孔621之前，在第二叠层结构202的、与第一沟道孔311对应的部分形成第二沟道312；经由第二沟道孔312去除第一沟道孔311中的第一填充物612，使得第一沟道孔311与第二沟道孔312贯通以形成沟道孔310；以及在沟道孔310内形成沟道结构300。

具体地，沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁上形成功能层320和沟道层330。

进一步地，如图11至图13所示，在本申请的一个实施方式中，去除衬底100中除预设区01以外的部分以及功能层320的、位于衬底100中的部分，以暴露沟道层330；以及形成与暴露的沟道层330接触的半导体层140，其中半导体层140包括与第一叠层结构201的底表面和预设区01的底表面接触的部分。

作为一种选择，在本申请的一个实施方式中，在本申请的一个实施方式中，为了实现沟道层330与后续形成的半导体层140之间良好稳定的电连接，提高三维存储器的电性能，可在去除部分衬底100和部分功能层320的步骤之后对暴露的沟道层330进行再次高掺杂。可通过例如离子注入IMP等工艺对暴露的沟道层330进行例如N型掺杂。

此外，在本申请的一个实施方式中，在去除衬底100中除预设区01以外的其余部分以及功能层320的、位于衬底100中的部分之前，还可在第二叠层结构202的、远离第一叠层结构202的一侧连接外围电路芯片2000。

此外，如图5C、图8至图10所示，在本申请的一个实施方式中，在形成第二过渡沟道孔621的同时，可在台阶区域12形成贯穿第一叠层结构201和第二叠层结构202的虚拟沟道孔710；以及在采用第二填充物622填充第二过渡沟道孔621的同时，采用第二填充物622填充虚拟沟道孔710，虚拟沟道孔710的孔径尺寸大于第二过渡沟道孔621的孔径尺寸。通过将第二过渡沟道结构620的孔径尺寸相对于第一过渡沟道结构610的孔径尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构600间隔设置的部分预留足够的形成空间。

此外，如图9和图10所示，在本申请的一个实施方式中，在采用第二填充物622填充第二过渡沟道孔621之后，可形成与过渡沟道孔601具有间距的栅极间隙410，其中栅极间隙410贯穿叠层结构200并延伸至衬底100，其中第一叠层结构201和第二叠层结构202共同形成叠层结构200；经由栅极间隙410去除栅极牺牲层220，以形成牺牲间隙240；经由牺牲间隙240的、位于第一叠层结构201的部分对第一填充层612进行氧化处理；以及填充牺牲间隙240以形成栅极层230。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器的制备方法3000，因此与其相关或相似的内容不再赘述。

再次参考图13，本申请的又一方面还提供了一种三维存储器。该三维存储器可采用上述任一制备方法制备。该三维存储器可包括：叠层结构200’和过渡沟道结构600。叠层结构200’包括第一叠层结构201’和设置于第一叠层结构201’上的第二叠层结构202’。叠层结构200’在垂直于堆叠方向(Z方向)的平面中具有核心区域11和阶梯区域12(如图5A至图5C所示)。过渡沟道结构600贯穿叠层结构200’，并设置于阶梯区域的、与核心区域相邻的部分，其中，过渡沟道结构600包括设置于第一叠层结构201’中的第一过渡沟道结构610和设置于第二叠层结构202’中的第二过渡沟道结构620，其中第一过渡沟道结构610的径向尺寸CD1大于第二过渡沟道结构的径向尺寸CD2。

在本申请的一个实施方式中，沟道结构300、过渡沟道结构600以及虚拟沟道结构700可在第一方向(X方向)依次间隔排布。

具体地，过渡沟道结构600可设置在叠层结构200’的阶梯区域12。多个过渡沟道结构600可形成过渡沟道结构阵列，并在第一方向和第二方向上呈多行多列排布。沟道结构300可设置在叠层结构200’的核心区域11，并在第一方向上与过渡沟道结构600相邻。多个沟道结构300可形成沟道结构阵列，并在第一方向和第二方向上呈多行多列排布。虚拟沟道结构700可设置在叠层结构200’的阶梯区域12，并在第一方向上与过渡沟道结构600相邻。多个过渡沟道结构600可形成过渡沟道结构阵列，并在第一方向和第二方向上呈多行多列排布。沟道结构阵列、过渡沟道结构阵列以及虚拟沟道结构阵列可在第一方向(X方向)依次间隔排布。

根据本申请一个实施方式提供的三维存储器，通过将位于过渡区(核心区域的、与阶梯区域相邻的部分)的虚拟沟道结构替换成过渡沟道结构，具体地可将形成于底部叠层结构中的、过渡沟道结构的第一过渡沟道孔与沟道结构的第一沟道孔同时形成，并同时填充沟道牺牲层(第一填充层)，可在不额外增加工艺步骤的同时使得填充有沟道牺牲层的第一过渡沟道孔(第一过渡沟道结构)在形成栅极的过程的去除栅极牺牲层的操作中，对底部叠层结构提供足够的支撑力。

进一步地，通过将过渡沟道结构的、形成于顶部叠层结构中的第二过渡沟道结构的径向尺寸相对于第一过渡沟道结构的径向尺寸缩小，可为后续形成的多个字线接触中与过渡沟道结构间隔设置的部分预留足够的形成空间。

此外，虚拟沟道结构700包括虚拟沟道孔710，作为一种选择，虚拟沟道孔710的孔径尺寸大于第二过渡沟道孔621的孔径尺寸。

在本申请的一个实施方式中，本申请提供的三维存储器还包括导电层(未示出)，导电层设置于第一叠层结构201’的、远离第二叠层结构202’的一侧，导电层包括与所述过渡沟道结构对应的预留层150以及半导体层140，其中半导体层140与沟道结构的沟道层330电连接。

此外，在本申请的一个实施方式中，预留层150还包括阻隔层130，阻隔层130包裹所述第一过渡沟道结构610的、延伸至预留层150的部分。阻隔层130可为后续形成的第一过渡沟道结构和第一沟道结构提供绝缘保护，以防止制备的终极三维存储器出现漏电等导致电性能下降的情况发生。

作为一种选择，第一过渡沟道孔611延伸至预留层150中，第一过渡沟道孔中设置有第一填充物612和第一填充物的氧化物，其中第一填充物的氧化物围绕第一填充物612的、远离预留层150的一侧的部分。换言之，第一过渡沟道孔611的远离预留层150的一侧的填充物可形成沿第一过渡沟道孔611的径向由内向外依次设置的第一填充物612以及第一填充物的氧化物的环形结构。

此外，在本申请的一个实施方式中，第二过渡沟道孔621中设置有第二填充物622，虚拟沟道结构700可包括设置于虚拟沟道孔710并利用第二填充物622填充虚拟沟道孔710。

在本申请的一个实施方式中，如图12所示，沟道结构300包括沟道孔310和依次设置在沟道孔310的内侧壁上的功能层321和沟道层330，沟道层330还包括通过二次掺杂形成的第一沟道层331。沟道层包括通过两次掺杂的第一沟道层，可实现沟道层与导电层之间良好稳定的电连接，提高了三维存储器的电性能。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

图15是根据本申请一个实施方式的存储系统20000结构示意图。

如图15所示，本申请的又一方面还提供了一种存储器系统20000。三维存储器系统20000可包括三维存储器4000和控制器6000。

三维存储器4000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器6000可通过通道CH控制三维存储器4000，并且三维存储器4000可响应于来自主机5000的请求基于控制器6000的控制而执行操作。三维存储器4000可通过通道CH从控制器5000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器4000可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，三维存储器系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。

此外，尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (27)

1.一种制备三维存储器的方法，其特征在于，所述方法包括：

在限定有预设区的衬底上形成第一叠层结构；

在所述第一叠层结构的、与所述预设区对应的部分形成第一过渡沟道孔，并采用第一填充物填充所述第一过渡沟道孔；

在所述第一叠层结构上形成第二叠层结构；

在所述第二叠层结构的、与所述第一过渡沟道孔对应的部分形成第二过渡沟道孔，所述第二过渡沟道孔与所述第一过渡沟道孔至少部分对准以形成过渡沟道孔；以及

采用第二填充物填充所述第二过渡沟道孔，

其中，所述第一过渡沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

2.根据权利要求1所述的方法，其中所述衬底包括依次叠置的第一衬底、衬底牺牲层和第二衬底，其特征在于，限定所述预设区包括：

在所述第一衬底中形成沟槽；以及

在所述沟槽的内壁上形成隔离层并填充所述沟槽的剩余空间，以限定所述预设区。

3.根据权利要求2所述的方法，其特征在于，

所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述沟槽的底部，其中在所述第一过渡沟道孔的底面和靠近所述底面的侧壁上设置有阻隔层。

4.根据权利要求1所述的方法，其中所述第一叠层结构和所述第二叠层结构共同形成叠层结构，且所述叠层结构包括多个交替叠置的绝缘层和栅极牺牲层，其特征在于，在采用第二填充物填充所述第二过渡沟道孔之后，所述方法还包括：

形成与所述过渡沟道孔具有间距的栅极间隙，其中所述栅极间隙贯穿所述叠层结构并延伸至所述衬底；

经由所述栅极间隙去除所述栅极牺牲层，以形成牺牲间隙；

经由所述牺牲间隙的、位于所述第一叠层结构的部分对所述第一填充层进行氧化处理；以及

填充所述牺牲间隙以形成栅极层。

5.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在形成所述第一过渡沟道孔的同时，在与所述预设区一侧相邻的核心区域形成与第一沟道孔，所述第一沟道孔贯穿所述第一叠层结构并延伸至所述衬底；

在采用所述第一填充物填充所述第一过渡沟道孔的同时，采用所述第一填充物填充所述第一沟道孔；

在形成所述第二过渡沟道孔之前，在所述第二叠层结构的、与所述第一沟道孔对应的部分形成第二沟道孔；

经由所述第二沟道孔去除所述第一沟道孔中的所述第一填充物，使得所述第一沟道孔与所述第二沟道孔贯通以形成沟道孔；以及

在所述沟道孔内形成沟道结构。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

在形成所述第二过渡沟道孔的同时，在所述预设区的另一侧形成贯穿所述第一叠层结构和所述第二叠层结构的虚拟沟道孔；以及

在采用第二填充物填充所述第二过渡沟道孔的同时，采用所述第二填充物填充所述虚拟沟道孔，

其中，所述虚拟沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

7.根据权利要求5所述的方法，所述沟道结构包括功能层和沟道层，其特征在于，所述方法还包括：

去除所述衬底中除所述预设区以外的部分以及所述功能层的、位于所述衬底中的部分，以暴露所述沟道层；以及

形成与暴露的所述沟道层接触的半导体层，其中所述半导体层包括与所述第一叠层结构的底表面和所述预设区的底表面接触的部分。

8.根据权利要求7所述的方法，其特征在于，暴露所述沟道层之后，所述方法还包括：

对所述沟道层进行高掺杂。

9.根据权利要求7所述的方法，其特征在于，在去除所述衬底中除所述预设区以外的其余部分以及所述功能层的、位于所述衬底中的部分之前，所述方法还包括：

在所述第二叠层结构的、远离所述第一叠层结构的一侧连接外围电路芯片。

10.一种制备三维存储器的方法，其特征在于，所述方法包括：

在衬底上形成第一叠层结构，并在所述第一叠层结构的核心区域形成贯穿所述第一叠层结构并延伸至所述衬底的第一沟道孔；

在形成所述第一沟道孔的同时，在所述第一叠层结构的台阶区域中与所述核心区域相邻的部分形成第一过渡沟道孔，所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述衬底；以及

采用第一填充物填充所述第一沟道孔和所述第一过渡沟道孔。

11.根据权利要求10所述的方法，其中所述衬底包括依次叠置的第一衬底、衬底牺牲层和第二衬底，其特征在于，在所述第一叠层结构的台阶区域中与所述核心区域相邻的部分形成第一过渡沟道孔包括：

在所述第一衬底中形成沟槽；

在所述沟槽的内壁上形成隔离层并填充所述沟槽的剩余空间，以限定预设区；

在所述衬底限定有所述预设区的部分上形成所述第一叠层结构的所述台阶区域，其中所述台阶区域中与所述核心区域相邻的所述部分对应所述预设区；以及

在所述台阶区域的所述部分形成所述第一过渡沟道孔。

12.根据权利要求11所述的方法，其特征在于，所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述衬底包括：

所述第一过渡沟道孔贯穿所述第一叠层结构并延伸至所述沟槽的底部，其中在所述第一过渡沟道孔的底面和靠近所述底面的侧壁上设置有阻隔层。

13.根据权利要求10所述的方法，其特征在于，所述方法还包括：

在所述第一叠层结构上形成第二叠层结构；

在所述第二叠层结构的、与所述第一过渡沟道孔对应的部分形成第二过渡沟道孔，所述第二过渡沟道孔与所述第一过渡沟道孔至少部分对准以形成过渡沟道孔；以及

采用第二填充物填充所述第二过渡沟道孔，

其中，所述第一过渡沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

14.根据权利要求13所述的方法，其特征在于，所述方法还包括：

在形成所述第二过渡沟道孔之前，在所述第二叠层结构的、与所述第一沟道孔对应的部分形成第二沟道孔；

经由所述第二沟道孔去除所述第一沟道孔中的所述第一填充物，使得所述第一沟道孔与所述第二沟道孔贯通以形成沟道孔；以及

在所述沟道孔内形成沟道结构。

15.根据权利要求13所述的方法，其特征在于，所述方法还包括：

在形成所述第二过渡沟道孔的同时，在所述台阶区域形成贯穿所述第一叠层结构和所述第二叠层结构的虚拟沟道孔；以及

在采用第二填充物填充所述第二过渡沟道孔的同时，采用所述第二填充物填充所述虚拟沟道孔，

其中，所述虚拟沟道孔的孔径尺寸大于所述第二过渡沟道孔的孔径尺寸。

16.根据权利要求13所述的方法，其中所述第一叠层结构和所述第二叠层结构共同形成叠层结构，且所述叠层结构包括多个交替叠置的绝缘层和栅极牺牲层，其特征在于，在采用第二填充物填充所述第二过渡沟道孔之后，所述方法还包括：

形成与所述过渡沟道孔具有间距的栅极间隙，其中所述栅极间隙贯穿所述叠层结构并延伸至所述衬底；

经由所述栅极间隙去除所述栅极牺牲层，以形成牺牲间隙；

经由所述牺牲间隙的、位于所述第一叠层结构的部分对所述第一填充层进行氧化处理；以及

填充所述牺牲间隙以形成栅极层。

17.根据权利要求14所述的方法，所述沟道结构包括功能层和沟道层，其特征在于，所述方法还包括：

去除所述衬底中除所述预设区以外的部分以及所述功能层的、位于所述衬底中的部分，以暴露所述沟道层；以及

形成与暴露的所述沟道层接触的半导体层，其中所述半导体层包括与所述第一叠层结构的底表面和所述预设区的底表面接触的部分。

18.根据权利要求17所述的方法，其特征在于，暴露所述沟道层之后，所述方法还包括：

对所述沟道层进行高掺杂。

19.根据权利要求17所述的方法，其特征在于，在去除所述衬底中除所述预设区以外的其余部分以及所述功能层的、位于所述衬底中的部分之前，所述方法还包括：

在所述第二叠层结构的、远离所述第一叠层结构的一侧连接外围电路芯片。

20.一种三维存储器，其特征在于，包括：

叠层结构，包括第一叠层结构和设置于所述第一叠层结构上的第二叠层结构，其中所述叠层结构在垂直于堆叠方向的平面中限定有核心区域和阶梯区域；以及

过渡沟道结构，贯穿所述叠层结构并设置于所述阶梯区域的、与所述核心区域相邻的部分，

其中，所述过渡沟道结构包括设置于所述第一叠层结构中的第一过渡沟道结构和设置于所述第二叠层结构中的第二过渡沟道结构，所述第一过渡沟道结构的径向尺寸大于所述第二过渡沟道结构的径向尺寸。

21.根据权利要求20所述的存储器，其特征在于，

所述三维存储器还包括虚拟沟道结构，所述虚拟沟道贯穿所述叠层结构并设置于所述阶梯区域的、远离所述核心区域的部分，且所述虚拟沟道结构的径向尺寸大于所述第二过渡沟道结构的径向尺寸。

22.根据权利要求20所述的存储器，其特征在于，

所述三维存储器还包括导电层，所述导电层设置于所述第一叠层结构的、远离所述第二叠层结构的一侧，所述导电层包括与所述过渡沟道结构对应的预留层。

23.根据权利要求22所述的存储器，其特征在于，所述第一过渡沟道结构延伸至所述预留层中，所述第一过渡沟道结构包括第一填充物和第一填充物的氧化物，其中所述第一填充物的氧化物围绕所述第一填充物的、远离所述预留层的一侧的部分。

24.根据权利要求23所述的存储器，其特征在于，

所述预留层还包括阻隔层，所述阻隔层包裹所述第一过渡沟道结构的、延伸至所述预留层的部分。

25.根据权利要求21所述的存储器，其特征在于，

所述第二过渡沟道结构包括设置于第二过渡沟道孔中的第二填充物；以及

所述虚拟沟道结构包括设置于虚拟沟道孔中的第二填充物。

26.根据权利要求22所述的存储器，其特征在于，

所述沟道结构包括沟道孔和依次设置在所述沟道孔的内侧壁上的功能层和沟道层，其中所述沟道层包括二次掺杂形成的第一沟道层，且所述第一沟道层与所述导电层连接。

27.一种存储系统，其特征在于，所述存储系统包括控制器及权利要求20至26中任一项所述的三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

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