CN113257831B - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供一种三维存储器及制备方法。制备方法包括：在衬底上形成叠层结构；形成贯穿叠层结构并延伸至衬底的沟道孔，其中在衬底的、与沟道孔的底部和部分侧壁中的至少之一对应的部分形成有碎晶层，其晶格结构与衬底不同；在沟道孔的内壁上依次形成功能层和沟道层；去除衬底以暴露碎晶层和功能层未与碎晶层对应的侧壁的一部分；去除暴露的功能层以暴露沟道层；以及形成与暴露的沟道层接触的导电层。在形成沟道孔的过程中可能发生衬底晶格损伤并产生碎晶，这将导致后续从沟道孔的底部引出的沟道层无法与导电层形成良好的电连接，通过本申请提供的制备方法，无需去除碎晶或对衬底表面进行处理和修复，即可实现沟道层与导电层之间良好的电连接。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

在常规的三维存储器制备工艺中，需要采用诸如离子轰击等反应离子刻蚀工艺在叠层结构中形成沟道孔。随着堆叠层数的增加，沟道孔的纵横比不断增大，形成沟道孔所需的离子轰击能量越来越高。因而会造成衬底中与沟道孔对应的部分的表面可能出现损伤，比如产生自然氧化层、聚合物和碎晶。这将导致后续从沟道孔的底部引出的沟道层无法与导电层形成良好的电连接，并最终影响制备的三维存储器的电性能，导致其可靠性劣化或晶圆测试良率低。

发明内容

本申请提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构；形成贯穿所述叠层结构并延伸至所述衬底的沟道孔，其中在所述衬底的、与所述沟道孔的底部和部分侧壁中的至少之一对应的部分形成有碎晶层，所述碎晶层的晶格结构与所述衬底不同；在所述沟道孔的内壁上依次形成功能层和沟道层；去除所述衬底以暴露所述碎晶层和所述功能层未与所述碎晶层对应的侧壁的一部分；去除暴露的所述功能层以暴露所述沟道层；以及形成与暴露的所述沟道层接触的导电层。

在本申请一个实施方式中，所述导电层为高掺杂半导体层，并包括朝向所述沟道层延伸并与所述沟道层接触的第一部分以及与所述叠层结构的底表面接触的第二部分。

在本申请一个实施方式中，去除暴露的所述功能层以暴露所述沟道层之后，所述方法还包括：对所述沟道层进行高掺杂。

在本申请一个实施方式中，形成与暴露的所述沟道层接触的高掺杂半导体层包括：采用沉积工艺形成所述高掺杂的半导体层；以及对所述高掺杂的半导体层远离所述叠层结构的表面进行平坦化处理。

在本申请一个实施方式中，在去除所述衬底之前，所述方法还包括：在所述叠层结构远离所述衬底的一侧连接外围电路芯片。

在本申请一个实施方式中，所述叠层结构包括交替叠置的牺牲层和绝缘层，其中，在去除所述衬底之前，所述方法还包括：形成与所述沟道孔具有间距的栅极间隙，所述栅极间隙贯穿所述叠层结构并延伸至所述衬底；经由所述栅极间隙去除所述牺牲层以形成牺牲间隙；在所述牺牲间隙内填充导电材料以形成栅极层；以及在所述栅极间隙中填充介质层。

本申请另一方面提供了一种三维存储器，包括：导电层；叠层结构，设置于所述导电层上，并包括交替叠置的栅极层和绝缘层；以及沟道结构，贯穿所述叠层结构并延伸至所述导电层中，所述沟道结构包括沿沟道结构径向由内向外依次设置的沟道层和功能层，其中，在所述导电层的第一部分与所述功能层之间形成有碎晶层，所述第一部分包括穿过所述功能层的未与所述碎晶层对应的侧面部分，并与所述沟道层接触的部分。

在本申请一个实施方式中，所述导电层为高掺杂半导体层。

在本申请一个实施方式中，所述沟道层包括二次掺杂形成的第一沟道层。

在本申请一个实施方式中，所述三维存储器为3D NAND存储器。

根据本申请一个实施方式提供的三维存储器及其制备方法，无需去除衬底中与沟道孔对应的部分出现的受损晶格(例如，例如形成沟道孔时产生的碎晶)，也无需对衬底表面进行处理和修复，即可实现沟道层与导电层之间良好的电连接，简化了三维存储器的制备工艺，降低了三维存储器的制造成本。

根据本申请的至少一个实施方式，本申请提供的三维存储器及其制备方法，通过在去除衬底和部分功能层步骤之后对暴露的沟道层进行再次高掺杂，可实现沟道层与导电层之间良好稳定的电连接，提高了三维存储器的电性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的三维存储器的制备方法流程图；以及

图2至图13分别是根据本申请一个实施方式的制备方法的工艺示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：

S1，在衬底上形成叠层结构。

S2，形成贯穿叠层结构并延伸至衬底的沟道孔，其中在衬底的、与沟道孔的底部和部分侧壁中的至少之一对应的部分形成有碎晶层，碎晶层的晶格结构与衬底不同。

S3，在沟道孔的内壁上依次形成功能层和沟道层。

S4，去除衬底以暴露碎晶层和功能层未与碎晶层对应的侧壁的一部分。

S5，去除暴露的功能层以暴露沟道层。

S6，形成与暴露的沟道层接触的导电层。

下面将结合图2至图13详细说明上述制备方法1000的各个步骤的具体工艺。

步骤S1

图2根据本申请一个实施方式制备方法的、在衬底100上形成叠层结构200后所形成的结构的剖面示意图。

如图2所示，步骤S1在衬底上形成叠层结构可例如包括：制备衬底100；以及在衬底100的一侧形成叠层结构200。

具体地，在本申请的一个实施方式中，衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，衬底100可选择单晶硅。

在本申请的一个实施方式中，衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100。

衬底100可包括衬底牺牲层，衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，牺牲层可以是单晶硅或多晶硅，具体地，在本申请的一个实施方式中，形成牺牲层的示例性材料可以是多晶硅。

衬底100的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。

衬底100具有相对的第一侧和第二侧。在形成衬底100之后，可通过一个或多个薄膜沉积工艺在衬底100的第一侧形成叠层结构200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。叠层结构200可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，叠层结构200可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

上文中对单个叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。

步骤S2

图3根据本申请一个实施方式制备方法的、在叠层结构200中形成沟道结构300后所形成的结构的剖面示意图。

如图2和图3所示，步骤S2形成贯穿叠层结构并延伸至衬底的沟道孔，其中在衬底的、与沟道孔的底部和部分侧壁对应的部分形成有碎晶层可例如包括：在叠层结构200中形成台阶区500；以及在叠层结构200中形成沟道孔310和虚拟沟道孔610，沟道孔310和虚拟沟道孔610沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中。

阶梯结构500可通过对叠层结构200的边缘部分执行多个“修整-刻蚀”循环以使叠层结构200具有一个或多个倾斜的边缘以及比底部(靠近衬底100)介电层对(绝缘层210和栅极牺牲层220)要短的顶部(远离衬底100)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成电介质层以覆盖阶梯。

沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构200并延伸至衬底100的圆柱形或柱形形状。在本申请的一个实施方式中，沟道孔310贯穿叠层结构200并延伸至衬底100中。

在本申请的一些实施方式中，可在形成阶梯结构500之后，形成沟道孔310。在一些其他实施方式中，也可在形成阶梯结构500之前形成沟道孔310。

此外，在形成沟道孔310的同时，还可在叠层结构200中形成多个虚拟沟道孔610，虚拟沟道孔610可具有贯穿叠层结构200并延伸至衬底100的圆柱形或柱形形状。虚拟沟道孔610通常设置在后续工艺步骤中形成的字线接触周围，以对字线接触起到保护支撑作用。虚拟沟道孔610的形成工艺与沟道孔310的形成工艺相同，在此不做赘述。

进一步地，在采用双堆叠技术或多堆叠技术形成叠层结构后，叠层结构可包括N个子叠层结构，相应地，沟道孔也可包括N×M个子沟道孔，其中每个子叠层结构可包括M个子沟道孔，其中M≥1，且N≥2。采用双堆叠技术或多堆叠技术在叠层结构中形成沟道孔可包括：在衬底的一侧形成第一子叠层结构并形成M个贯穿第一子叠层结构以及延伸至衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第N子叠层结构和位于第N子叠层结构中的M个子沟道孔，之后在除第N子叠层结构之外的N-1个子叠层结构中相应的子沟道孔内填入填孔牺牲层；以及基于第N子叠层结构的M个子沟道孔去除N-1个子叠层结构中的填孔牺牲层，使得N个子叠层结构中上下相邻的子沟道孔彼此至少部分对准以得到M个沟道孔。

具体地，在本申请的一个实施方式中，形成沟道孔310可通过首先在堆叠结构200远离衬底100的顶部表面形成掩膜层(未示出)，掩膜层的材料可包括例如氮化硅或者氮化钛，掩膜层可暴露出部分堆叠结构200的顶部表面，用于限定后续沟道孔310在堆叠结构200的顶部表面的位置，之后可采用例如反应离子刻蚀等刻蚀工艺形成贯穿叠层结构200并延伸至衬底100中的沟道孔310。

反应离子刻蚀工艺中的离子轰击具有方向性，在本实施方式中，离子轰击的方向为垂直于衬底100的形成叠层结构200的表面。进一步地，离子轰击的轰击能量可例如为10000瓦～15000瓦。由于离子轰击的轰击能量较高，使得衬底100的、与沟道孔310底部相对的部分的晶格结构被打碎，形成碎晶层110。碎晶层110的晶格结构与衬底100的其它部分完全不同。此外，碎晶层110的厚度与离子轰击的能量密切相关，离子轰击的能量越高，碎晶区的厚度越大；离子轰击的能量越低，碎晶区的厚度越小。进一步地，碎晶层110还包括衬底100与沟道孔310的侧壁对应的部分，尽管如上所述离子轰击具有方向性，但是并不是说离子轰击对沿平行于衬底100的表面方向上没有任何轰击，因此，碎晶层110可包括与沟道孔310底部对应的第一分布111以及与沟道孔310的延伸至衬底100的侧壁的一部分对应第二分布112。进一步地，由于离子轰击沿平行于衬底100的表面方向上的轰击小于沿垂直于衬底100的表面方向上的离子轰击，因此碎晶层110的第二分布112的厚度小于其第一分布111的厚度。

如上所述，三维存储器的衬底表面在形成沟道孔的过程中易出现晶格损伤，例如产生自然氧化层、聚合物或碎晶层，将导致后续从沟道孔的底部引出的沟道层无法与导电层形成良好的电连接，并最终影响制备的三维存储器的电性能，导致其可靠性劣化或晶圆测试良率低。

在常规的三维存储器制备工艺中，通常利用例如等离子处理工艺去除氧化层或者碎晶层，或者在例如氢气气氛下对衬底的相应部分进行高温退火处理等工艺修复衬底中的受损晶格。然而上述常规处理方法增加了三维存储器制备工艺的步骤和成本，此外还会使三维存储器长时间处于高温下，发生例如沟道孔变形(倾斜或偏移)等问题，从而使后续从沟道孔的底部引出的沟道层无法与导电层形成良好的电连接，最终影响制备的三维存储器的可靠性和电性能。

本申请提供一种三维存储器的制备方法，基于上述衬底中与沟道孔对应的部分出现的受损晶格(例如，例如形成沟道孔时产生的碎晶)，无需去除衬底中的损伤晶格，也无需对衬底表面进行处理和修复，即可实现沟道层与导电层之间良好的电连接，简化了三维存储器的制备工艺，降低了三维存储器的制备成本，提高了三维存储器的电性能。下面将详细说明各个步骤的具体工艺。

步骤S3

再次参考图3，步骤S3在沟道孔的内壁上依次形成功能层和沟道层可例如为在沟道孔310的内壁上依次形成包括沟道层330和功能层320的沟道结构，功能层320包括依次设置在沟道孔310的内壁上的阻挡层、电荷捕获层及隧穿层，其中沟道孔310的内壁包括分别与衬底100的碎晶层110对应的、沟道孔310的底部以及延伸至衬底110的部分侧壁。

沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁上形成功能层320和沟道层330。

具体地，功能层320可包括在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧穿层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。

在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。

沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层330。

在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于P型掺杂的多晶硅。与沟道孔310类似，沟道层330也延伸穿过叠层结构200并进入衬底100中。

在本申请的一个实施方式中，包括阻挡层、电荷捕获层、隧穿层的功能层320和沟道层330贯穿叠层结构200并延伸至衬底100中。

根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在沟道孔310的、远离衬底100的顶部形成沟道插塞(未示出)。

具体地，可采用填充介质层340填充沟道孔310。填充介质层340可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层340中形成多个绝缘间隙以减轻结构应力。然后在填充介质层340位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备，例如P型掺杂的多晶硅等。

此外，还可采用填充介质层填充虚拟沟道孔610以形成虚拟沟道结构600。填充介质层可包括氧化介质层，例如氧化硅等。

再次参考图3，在本申请提供的三维存储器的制备方法中，已形成的沟道结构300(功能层320和沟道层330)包括分别与碎晶层110对应的底部以及延伸至衬底110中的部分侧壁。由于例如离子轰击等干法刻蚀工艺沿平行于衬底100的表面方向上的轰击小于沿垂直于衬底100的表面方向上的轰击，因此碎晶层110的第二分布的厚度小于第一分布的厚度，且沟道结构300延伸至衬底100中的部分还包括未与碎晶层110对应的部分侧壁(部分功能层侧壁321和部分沟道层侧壁)。

图4是根据本申请一个实施方式制备方法的、在叠层结构200中形成栅极间隙410后所形成的结构的剖面示意图。图5是根据本申请一个实施方式制备方法的、在叠层结构200中形成牺牲间隙201后所形成的结构的剖面示意图。图6是根据本申请一个实施方式制备方法的、在叠层结构200中形成栅极层230后所形成的结构的剖面示意图。图7是根据本申请一个实施方式制备方法的、在叠层结构200中形成栅极间隙结构400后所形成的结构的剖面示意图。

进一步地，如图4至图7所示，根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在叠层结构200中形成与沟道结构300具有间距的栅极间隙410，栅极间隙410沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中；基于栅极间隙410去除栅极牺牲层220以形成牺牲间隙201；在牺牲间隙201内形成栅极层230；以及填充栅极间隙410形成栅极间隙结构400。

具体地，如图4所示，栅极间隙410形成在叠层结构200中，并与沟道结构300具有一定间距，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成栅极间隙410。栅极间隙410可延伸穿过叠层结构200，并沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中。

进一步地，如图5所示，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部栅极牺牲层220(如图4所示)以形成牺牲间隙201。

如图6所示，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

此外，在形成栅极层230之前，根据本申请的一个实施方式的三维存储器的制备方法1000还包括采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙201(如图4所示)的内壁以及在栅极间隙410的内侧壁上形成阻隔层(未示出)，作为一种选择阻隔层可以是高介电常数介质层。进一步地，还可采用采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在绝缘层210与栅极层230之间或在阻隔层与栅极层230之间形成粘合层(例如，氮化钛TiN层，未示出)。

栅极层230可作为字线横向(垂直于叠层结构200的厚度方向)地延伸，在叠层结构200的一个或多个阶梯结构500处终止。

如图7所示，在形成栅极层230之后，可通过填充栅极间隙410形成栅极间隙结构400。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极间隙410中填充介质层420以形成栅极间隙结构400。

步骤S4

图8是根据本申请一个实施方式制备方法的、在台阶区500形成外围接触171和字线接触172后所形成的结构的剖面示意图。图9是根据本申请一个实施方式制备方法的、在叠层结构200远离衬底100的一侧连接外围电路芯片3000后形成的结构的剖面示意图。图10是根据本申请一个实施方式制备方法的去除衬底100以及部分功能层320后所形成的结构的剖面示意图。

如图8至图10所示，步骤S4去除衬底以暴露碎晶层和功能层未与碎晶层对应的侧壁的一部分可例如包括：在台阶区500形成外围接触171和字线接触172；在叠层结构200远离衬底100的一侧连接外围电路芯片3000；去除衬底100以暴露出功能层320的一部分321以及碎晶层110；以及去除功能层320的一部分321以暴露沟道层330的至少一部分。

如图8所示，制备三维存储器的方法1000还包括在叠层结构200中形成与栅极层230电连接的字线接触172；以及在叠层结构200中形成与衬底100的阱层形成欧姆接触的外围接触171。

具体地，在形成栅线缝隙结构400之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于外围接触171和字线接触172的开口。然后通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于外围接触171和字线接触172的开口。形成外围接触171和字线接触172的导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备外围接触171和字线接触172时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛TiN)层作为接触层。

然后，可通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。一些过孔被配置为用于外围接触171和字线接触172。一些其他过孔被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。可以类似于过孔的形成工艺，制作开口，然后填充开口以形成用作与外围器件互连的触点176、177和178。触点176至178分别电连接到上述过孔。

进一步地，如图9所示，在形成互连触点176至178(如图8所示)后，可在叠层结构200远离衬底100的一侧连接外围电路芯片3000。

具体地，可将外围电路芯片3000放置在存储器件设置有触点176至178(如图8所示)的顶表面的上方。然后，进行对准步骤并将外围电路芯片3000的一个表面与存储器件的顶表面通过例如键合工艺结合在一起。

在一些实施方式中，焊料或导电粘合剂可用于将各互连触点176至178与外围电路芯片3000的对应的触点键合，并将互连触点176至178分别电连接到外围电路芯片3000的对应的触点，使得存储器件和外围电路芯片3000电连通。

外围电路可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路可通过CMOS技术形成，但不限于此。

外围电路芯片3000以及键合等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。

图10为将图9的结构翻转180°后并去除衬底100和部分功能层320后的结构示意图。参考图10，可采用例如机械化学研磨(Chemical Mechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除衬底100，以暴露功能层321(如图9所示)和碎晶层110。

由于形成沟道孔310(如图3所示)时采用的离子轰击的轰击能量较高，使得衬底100的、与沟道孔310底部相对的部分的晶格结构被打碎，因此碎晶层110的晶格结构与衬底100的其它部分完全不同。去除衬底100的处理过程并不能同时去除碎晶层110。

此外，已形成的沟道结构300(功能层320和沟道层330)可包括三部分：与碎晶层110对应的底部，延伸至衬底110中的、与碎晶层110对应的部分侧壁，以及未与碎晶层110对应的部分侧壁。未与碎晶层110对应的部分侧壁可包括延伸至衬底100中的、未与碎晶层110对应的部分侧壁，例如功能层侧壁321。在去除衬底100的处理过程后，可暴露功能层320延伸至衬底100中的部分，其中包括未与碎晶层110对应的部分侧壁321。

步骤S5

再次参考图10，在本申请一个实施方式中，步骤S5去除暴露的功能层以暴露沟道层可通过采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除暴露的功能层320(主要指功能层320的部分侧壁321)。换言之，可采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合依次去除暴露的功能层320的阻挡层、电荷捕获层、隧穿层，直至暴露出沟道层330的一部分。

在一些实施方式中，包括阻挡绝缘层、电荷存储层、隧穿层的功能层320可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构。可执行ONO去除工艺，依次去除暴露的功能层320中的各层，直至暴露出沟道层330的一部分。

步骤S6

图11是根据本申请一个实施方式制备方法的、在叠层结构200的一侧形成导电层120后形成的结构的剖面示意图。图12是根据本申请一个实施方式制备方法的、对导电层120进行平坦化处理后形成的结构的剖面示意图。

如图11所示，步骤S6形成与暴露的沟道层接触的导电层可例如包括：对暴露的沟道层330再次进行高掺杂处理；在叠层结构200的底部形成导电层120连接暴露的沟道层330；以及对导电层120进行平坦化处理形成表面123。

具体地，在本申请的一个实施方式中，为了实现沟道层330与导电层120之间良好稳定的电连接，提高了三维存储器的电性能，可在在去除衬底100和部分功能层320的步骤之后对暴露的沟道层330进行再次高掺杂。可通过例如离子注入IMP等工艺对暴露的沟道层330进行例如N型掺杂。上述N型掺杂可包括任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。在对暴露的沟道层330进行再次高掺杂之后，沟道层330可包括通过二次掺杂工艺形成的第一沟道层331。

此外，可采用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)和金属有机化学气相沉积工艺(MOCVD)中的任意一种或其任何组合等薄膜沉积工艺，在叠层结构200的底部形成覆盖底部表面202(如图10所示)并与暴露的沟道层330连接的导电层120。

在本申请的一个实施方式中，导电层120可以是通过多次薄膜沉积工艺和其它工艺形成的复合结构，例如由半导体层包裹绝缘层形成的复合结构。

在本申请的另一实施方式中，导电层120也可以是采用例如包括化学气相沉积、物理气相沉积、原子层沉积和金属有机化学气相沉积工艺中的任意一种或组合在在叠层结构200的底部形成的高掺杂半导体层。半导体层120可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，导电层120可以是掺杂有N型掺杂剂(例如，P、Ar或Sb)的多晶硅层。

导电层120包括两部分，朝向沟道层330延伸并与沟道层330接触的第一部分121以及与叠层结构200的底表面202接触的第二部分122。

如图12所示，在本申请的一个实施方式中，在形成导电层120之后制备三维存储器的方法1000还包括：对导电层120执行诸如研磨速率较低的化学机械抛光工艺(BufferCMP)，通过Buffer CMP工艺，可使导电层120获得平整表面123，进而使导电层120与后续形成的金属层之间实现良好的电连接，提高三维存储器的电性能。

基于衬底中与沟道孔对应的部分出现的受损晶格(例如，例如形成沟道孔时产生的碎晶层110)，根据本申请一个实施方式提供的三维存储器的制备方法，无需去除衬底中的受损晶格，也无需对衬底表面进行处理和修复，即可实现沟道层与导电层之间良好的电连接，简化了三维存储器的制备工艺，降低了三维存储器的制造成本。

根据本申请的至少一个实施方式，本申请提供的三维存储器的制备方法，通过在去除衬底和部分功能层步骤之后对暴露的沟道层进行再次高掺杂，可实现沟道层与导电层之间良好稳定的电连接，提高了三维存储器的电性能。

图13是根据本申请一个实施方式制备方法的、形成金属层180’源极触点132、钝化层后所形成的结构的剖面示意图。

在最终形成的三维存储器结构中还包括背离叠层结构200且与导电层120接触的源极触点132。源极触点132可包括一个或多个导电层，例如金属层(例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al))或粘合层(例如，氮化钛(TiN))。

此外，三维存储器还包括与外围接触171接触的触点142。根据一些实施方式，上述与外围接触171接触的触点142还可以是贯穿硅触点(TSC)。触点142各自可包括一个或多个金属层(例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al))或粘合层(例如，氮化钛(TiN))。此外，触点142还包括间隔层(例如，电介质层)，以使触点142与导电层120绝缘。

作为一种选择，根据本申请的一个实施方式，还可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在导电层120的远离叠层结构200的表面形成支撑层160。支撑层160可选择诸如氧化物等绝缘材料制备，例如氧化硅。进一步地，支撑层160不与导电层120接触的部分也可包括多晶硅层或氮化硅层。可通过任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除支撑层160与沟道结构300对应的部分形成凹槽，直至暴露出导电层120的一部分。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在凹槽以及支撑层160远离导电层120的表面，形成粘合层(未示出)。作为一种选择，粘合层可选择氮化钛(TiN)制备。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在粘合层远离支撑层160的表面形成金属层180’。金属层180’可选择例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)制备。通过在凹槽中填充粘合层和金属层180’可形成源极触点132。

此外，还可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在金属层180’远离粘合层的表面形成钝化层(未示出)。钝化层可对三维存储器形成钝化和保护。部分触点可暴露在钝化层之外，作为接触焊盘的一部分。

再次参考图13，本申请的另一方面还提供了一种三维存储器。该三维存储器可采用上述任一制备方法制备。该三维存储器可包括：导电层120、叠层结构200和沟道结构300。

具体地，叠层结构200设置在导电层120上，并包括交替叠置的绝缘层210和栅极层230。沟道结构300贯穿叠层结构200并延伸至导电层120中。沟道结构300包括沿沟道结构300的径向由内向外依次设置的沟道填充层340、沟道层330和功能层320。导电层120包括第一部分121和第二部分122(如图11所示)。第一部分121与功能层320之间形成有碎晶层110，其中导电层120的第一部分121包括朝向沟道结构300延伸，穿过功能层的、未与碎晶层对应的侧面部分321(如图9所示)，并与沟道层330接触的部分。

在制备三维存储器的过程中，三维存储器的衬底表面在形成沟道孔的过程中易出现晶格损伤，例如产生自然氧化层、聚合物或碎晶层，将导致后续从沟道孔的底部引出的沟道层无法与导电层形成良好的电连接，并最终影响制备的三维存储器的电性能，导致其可靠性劣化或晶圆测试良率低。具体地，在采用例如反应离子刻蚀等刻蚀工艺形成沟道孔310时，由于离子轰击的轰击能量较高，使得衬底100(如图3所示)的、与沟道孔310底部相对的部分的晶格结构被打碎，形成碎晶层110，换言之，衬底100中与沟道孔310对应的部分出现的受损晶格(例如，碎晶层110)的晶格结构与衬底100不同。

在常规的三维存储器制备工艺中，通常利用例如等离子处理工艺去除氧化层或者碎晶层，或者在例如氢气气氛下对衬底的相应部分进行高温退火处理等工艺修复衬底中的受损晶格。然而上述常规处理方法增加了三维存储器制备工艺的步骤和成本，此外还会使三维存储器长时间处于高温下，发生例如沟道孔变形(倾斜或偏移)等问题，从而使后续从沟道孔的底部引出的沟道层无法与导电层形成良好的电连接，最终影响制备的三维存储器的可靠性和电性能。

本申请提供的三维存储器，基于上述衬底中与沟道孔对应的部分出现的受损晶格(例如，例如形成沟道孔时产生的碎晶)，无需去除衬底中的损伤晶格，也无需对衬底表面进行处理和修复，通过将导电层的第一部分朝向沟道结构延伸，并穿过功能层的、未与碎晶层对应的侧面部分，可实现与沟道层之间良好的电连接，简化了三维存储器的制备工艺，降低了三维存储器的制备成本，提高了三维存储器的电性能。此外，作为一种选择，导电层120可以是高掺杂的半导体层。进一步地，导电层120可以是高掺杂的多晶硅层。

此外，在本申请的一个实施方式中，沟道层330还包括通过二次掺杂形成的第一沟道层331。沟道层包括通过两次掺杂的第一沟道层，可实现沟道层与导电层之间良好稳定的电连接，提高了三维存储器的电性能。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

根据本申请一个实施方式提供的三维存储器，基于衬底中与沟道孔对应的部分出现的受损晶格(例如，例如形成沟道孔时产生的碎晶层110)，无需去除衬底中的受损晶格，也无需对衬底表面进行处理和修复，通过将导电层的一部分朝向沟道结构延伸，并穿过功能层未与碎晶层对应的侧面部分，以实现与沟道层的电连接，简化了三维存储器的结构，降低了三维存储器的制造成本。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种制备三维存储器的方法，其特征在于，所述方法包括：

在衬底上形成叠层结构；

形成贯穿所述叠层结构并延伸至所述衬底的沟道孔，其中在所述衬底的、与所述沟道孔的底部和部分侧壁中的至少之一对应的部分形成有碎晶层，所述碎晶层的晶格结构与所述衬底不同；

在所述沟道孔的内壁上依次形成功能层和沟道层；

去除所述衬底以暴露所述碎晶层和所述功能层未与所述碎晶层对应的侧壁的一部分；

去除暴露的所述功能层以暴露所述沟道层；以及

形成与暴露的所述沟道层接触的导电层。

2.根据权利要求1所述的方法，其特征在于，

所述导电层为高掺杂半导体层，并包括朝向所述沟道层延伸并与所述沟道层接触的第一部分以及与所述叠层结构的底表面接触的第二部分。

3.根据权利要求1所述的方法，其特征在于，去除暴露的所述功能层以暴露所述沟道层之后，所述方法还包括：

对所述沟道层进行高掺杂。

4.根据权利要求2所述的方法，其特征在于，形成与暴露的所述沟道层接触的高掺杂半导体层包括：

采用沉积工艺形成所述高掺杂的半导体层；以及

对所述高掺杂的半导体层远离所述叠层结构的表面进行平坦化处理。

5.根据权利要求1所述的方法，其特征在于，在去除所述衬底之前，所述方法还包括：

在所述叠层结构远离所述衬底的一侧连接外围电路芯片。

6.根据权利要求1所述的方法，所述叠层结构包括交替叠置的牺牲层和绝缘层，其特征在于，在去除所述衬底之前，所述方法还包括：

形成与所述沟道孔具有间距的栅极间隙，所述栅极间隙贯穿所述叠层结构并延伸至所述衬底；

经由所述栅极间隙去除所述牺牲层以形成牺牲间隙；

在所述牺牲间隙内填充导电材料以形成栅极层；以及

在所述栅极间隙中填充介质层。

7.一种三维存储器，其特征在于，包括：

导电层；

叠层结构，设置于所述导电层上，并包括交替叠置的栅极层和绝缘层；以及

沟道结构，贯穿所述叠层结构并延伸至所述导电层中，所述沟道结构包括沿沟道结构径向由内向外依次设置的沟道层和功能层，

其中，在所述导电层的第一部分与所述功能层之间形成有碎晶层，所述第一部分包括穿过所述功能层的、未与所述碎晶层对应的侧面部分，并与所述沟道层接触的部分。

8.根据权利要求7所述的存储器，其特征在于，所述导电层为高掺杂半导体层。

9.根据权利要求7所述的存储器，其特征在于，所述沟道层包括二次掺杂形成的第一沟道层。

10.根据权利要求7所述的存储器，其特征在于，所述三维存储器为3D NAND存储器。

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