CN116193865B

CN116193865B - 半导体结构及其形成方法

Info

Publication number: CN116193865B
Application number: CN202310462716.2A
Authority: CN
Inventors: 郭帅; 刘忠明; 赵彬
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2023-04-26
Filing date: 2023-04-26
Publication date: 2023-09-19
Anticipated expiration: 2043-04-26
Also published as: CN116193865A

Abstract

本公开提供了一种半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，在衬底上形成叠层结构；在叠层结构内形成沟道孔；在沟道孔内形成第一半导体层；对第一半导体层进行离子掺杂，以使第一半导体层内的离子掺杂浓度沿第一方向递减，第一方向为垂直于第一半导体层的侧壁且由第一半导体层的侧壁指向沟道孔的侧壁方向；在第一方向上减薄第一半导体层，以形成第一沟道层。本公开提供的形成方法可以控制第一沟道层内的离子掺杂浓度，进而控制流经器件的电流大小，提高了器件的性能。

Description

半导体结构及其形成方法

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及其形成方法。

背景技术

存储器因其体积小、传输速度快、集成度高等特点被广泛应用于手机、平板电脑等智能设备上。随着终端设备尺寸的不断减小，存储器的尺寸也不断微缩，导致存储器的特征尺寸也不断减小。由于三维架构可以解决平面存储器中的密度限制，在保证器件的性能的同时提高了存储容量，因此，提出了具有三维架构的存储器。

在三维存储器中，存储单元采用垂直堆叠多层的排布方式，导致存储器的高度不断增加，致使沟道结构中的电阻大幅增大，电流导通受阻，进而使得器件的性能变差。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，本公开提供了一种半导体结构及其形成方法，可改善由于器件高度问题导致的电流控制能力较差的问题，提升了器件的性能。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供了一种半导体结构的形成方法，该方法包括：

提供衬底，在所述衬底上形成叠层结构；

在所述叠层结构内形成沟道孔；

在所述沟道孔内形成第一半导体层；

对所述第一半导体层进行离子掺杂，以使所述第一半导体层内的离子掺杂浓度沿第一方向递减，所述第一方向为垂直于所述第一半导体层的侧壁且由所述第一半导体层的侧壁指向所述沟道孔的侧壁方向；

在所述第一方向上减薄所述第一半导体层，以形成第一沟道层。

在本公开的一些实施例中，基于前述方案，所述方法还包括：

在所述第一沟道层的表面形成第二半导体层；

对所述第二半导体层进行离子掺杂，使所述第二半导体层内的离子掺杂浓度沿所述第一方向递减，以形成中间半导体结构；

在所述第一方向上减薄所述中间半导体结构，以形成第二沟道层，所述第二沟道层的离子掺杂浓度大于所述第一沟道层的离子掺杂浓度。

在本公开的一些实施例中，基于前述方案，形成所述中间半导体结构，包括：

在所述第一沟道层的表面形成多层所述第二半导体层；

在形成每层所述第二半导体层之后，均对所述第二半导体层进行离子掺杂，以形成所述中间半导体结构。

在本公开的一些实施例中，基于前述方案，所述中间半导体结构包括第一子半导体层、第二子半导体层和第三子半导体层，形成所述中间半导体结构，包括：

在所述第一沟道层的表面依次形成所述第一子半导体层、所述第二子半导体层和所述第三子半导体层，在所述第一方向上，所述第一子半导体层内的离子掺杂浓度小于所述第二子半导体层内的离子掺杂浓度，所述第二子半导体层内的离子掺杂浓度小于所述第三子半导体层内的离子掺杂浓度。

在所述第一沟道层的表面依次形成所述第一子半导体层、所述第二子半导体层和所述第三子半导体层，在所述第一方向上，所述第一子半导体层内的离子掺杂浓度、所述第二子半导体层内的离子掺杂浓度和所述第三子半导体层内的离子掺杂浓度相同。

在所述第二沟道层的表面形成第三沟道层，所述第三沟道层的离子掺杂浓度大于所述第二沟道层的离子掺杂浓度。

在本公开的一些实施例中，基于前述方案，形成所述第三沟道层，包括：

在所述第二沟道层的表面形成第三半导体层；

在所述第三半导体层的表面形成第四半导体层，所述第四半导体层包含掺杂离子；

对所述第四半导体层进行热处理，以使所述第四半导体层内的所述掺杂离子向所述第三半导体层内扩散；

去除所述第四半导体层，并减薄所述第三半导体层，以形成所述第三沟道层。

在本公开的一些实施例中，基于前述方案，所述第一沟道层在所述第一方向上的厚度为5nm~10nm。

在本公开的一些实施例中，基于前述方案，在所述沟道孔内形成所述第一半导体层之前，所述方法还包括：

在所述沟道孔内形成功能层，所述功能层包括依次形成于所述沟道孔的表面上的阻隔层、电荷捕获层和遂穿层。

根据本公开的另一个方面，提供了一种半导体结构，该半导体结构包括：

衬底；

叠层结构，所述叠层结构设于所述衬底的一侧，所述叠层结构内具有沟道孔；

第一沟道层，所述第一沟道层设于所述沟道孔的内侧壁，所述第一沟道层内的离子掺杂浓度沿第一方向递减，所述第一方向为垂直于所述第一沟道层的侧壁且由所述第一沟道层的侧壁指向所述沟道孔的侧壁方向。

本公开一方面提供的半导体结构的形成方法，通过在沟道孔内形成第一半导体层，并通过对第一半导体层沿垂直于第一半导体层侧壁的方向上进行离子掺杂，减薄第一半导体层，以在沟道孔内形成第一沟道层，该方法有利于控制第一沟道层内的离子掺杂浓度分布，避免了由于第一沟道层的电阻过大，导致的流经第一沟道层的电流过小的问题，同时避免了由于对第一沟道层的离子掺杂浓度过高，导致的器件漏电流较大的问题，提高了器件对电流的控制能力。

本公开另一方面提供的半导体结构，该半导体结构包括设于沟道孔内的第一沟道层，第一沟道层内的离子掺杂浓度沿垂直于第一沟道层侧壁方向减小，该半导体结构具有较好的电流控制能力，保证了器件的电流导通能力，同时减小了器件的漏电流，进而使得该半导体结构具有较优的性能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开示例性实施例中的一种半导体结构的形成方法的流程图。

图2为本公开示例性实施例中的一种叠层结构的结构示意图。

图3为本公开示例性实施例中的一种叠层结构内沟道孔的结构示意图。

图4为本公开示例性实施例中的一种形成第一半导体层的半导体结构的结构示意图。

图5为本公开示例性实施例中的一种形成第一沟道层的半导体结构的结构示意图。

图6为本公开示例性实施例中的一种形成中间半导体结构的半导体结构的结构示意图。

图7为本公开示例性实施例中的一种中间半导体结构的结构示意图。

图8为本公开示例性实施例中的一种形成第二沟道层的半导体结构的结构示意图。

图9为本公开示例性实施例中的一种形成第二沟道层的流程图。

图10为本公开示例性实施例中的一种形成第三半导体层和第四半导体层的半导体结构的结构示意图。

图11为本公开示例性实施例中的一种形成第三沟道层的半导体结构的结构示意图。

图12为本公开示例性实施例中的一种形成第三沟道层的流程图。

图13为本公开示例性实施例中的一种第一方向的指向方向示意图。

其中，附图标记说明如下：

100：衬底；200：叠层结构；201：牺牲层；202：绝缘层；300：沟道孔；400：功能层；410：阻隔层；420：电荷捕获层；430：遂穿层；510：第一半导体层；520：中间半导体结构；521：第一子半导体层；522：第二子半导体层；523：第三子半导体层；530：第三半导体层；540：第四半导体层；600：沟道层；610：第一沟道层；620：第二沟道层；630：第三沟道层；700：外延层。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

NAND闪存是一种具有低功耗、轻质量等特点的非易失性存储产品。为了增加存储容量，提高器件的性能，在相关技术中，通常采用堆叠式结构以形成具有多层数据存储单元的3D NAND。在形成3D NAND存储结构时，首先，在衬底上形成叠层结构，叠层结构包括交替形成于衬底之上的氧化物层和氮化物层，其次，在叠层结构内形成沟道孔，沟道孔内形成沟道结构，沟道结构包括依次形成于沟道孔表面上的功能层和沟道层。

在相关技术中，功能层包括阻隔层、电荷捕获层和遂穿层，其中，电荷捕获层用于存储电子电荷，电荷捕获层内的电荷存储或去除用于控制器件的存储区的导通或关闭状态，遂穿层用于通过对电子电荷的捕获或者解捕获的过程以控制数据的保持状态。沟道层用于为器件中存储单元中的选择晶体管和存储晶体管提供通道，沟道层通常为半导体膜层，例如，可以是无掺杂的多晶硅层。但随着器件堆叠层数的增加，器件的高度也不断增加，沟道层在垂直于衬底方向上的高度也不断增大，沟道结构的电阻成倍增加，电流则大幅减小，从而导致器件的分辨率降低。

基于此，本公开提供了一种半导体结构的形成方法，用于解决由于高度增大导致的器件电阻增大的问题，可以提高器件控制电流的能力，从而提高了器件的性能。

本公开实施方式提供了一种半导体结构的形成方法，如图1所示，该形成方法包括：

步骤S101：提供衬底，在衬底上形成叠层结构；

步骤S102：在叠层结构内形成沟道孔；

步骤S103：在沟道孔内形成第一半导体层；

步骤S104：对第一半导体层进行离子掺杂，以使第一半导体层内的离子掺杂浓度沿第一方向递减，第一方向为垂直于第一半导体层的侧壁且由第一半导体层的侧壁指向沟道孔的侧壁方向；

步骤S105：在第一方向上减薄第一半导体层，以形成第一沟道层。

本公开提供的半导体结构的形成方法，通过在沟道孔内形成第一半导体层并对第一半导体层进行离子掺杂，使得第一半导体层内的离子掺杂浓度沿第一方向递减，并在第一方向上减薄第一半导体层，形成第一沟道层，可以控制第一沟道层内的离子掺杂浓度，使得第一沟道层内的离子浓度既能增大沟道结构中的电流，又可以避免由于电流过大导致的器件不能有效关断的问题，提高了器件的性能。

下面将对本公开实施例提供的半导体结构的形成方法的各步骤进行详细说明：

在本公开提供的一实施例中，如图2所示，在步骤S101中，提供衬底100，在衬底100上形成叠层结构200。

衬底100可以为半导体衬底，例如，可以是硅（Si）衬底、锗（Ge）衬底、硅锗（Ge Si）衬底、SOI（绝缘体上硅，Silicon On Insulator）或GOI（绝缘体上锗，Germanium OnInsulator）。在一些实施例中，半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如，碳化硅（SiC）、磷化铟（InP）或砷化镓（GaAs）等。

在衬底100上形成叠层结构200，叠层结构200包括交替堆叠的牺牲层201和绝缘层202，例如，牺牲层201可以为氮化物层，如可以为氮化硅，绝缘层202可以为氧化物层，如可以是氧化硅层。根据器件在垂直衬底100方向上所需的存储单元的数量可以确定叠层结构200的层数，例如，叠层结构200的层数可以是8层、16层、32层、64层等，叠层结构200中堆叠的层数越多，器件的集成度越高。其中，叠层结构200中的牺牲层201和绝缘层202可以通过化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical VaporDeposition，PVD）、原子层沉积（Atomic Vapor Deposition，ALD）或其他沉积方法形成，牺牲层201和绝缘层202的形成方法可以相同或不同，可以根据实际工艺制程的需要选择形成叠层结构200的方法，此处不做具体限定。

在衬底100上形成叠层结构200之前，可以在衬底100上形成底层氧化物层（图中未示出）。一方面，底层氧化物层可以减小叠层结构200对衬底100的应力作用，尤其是叠层结构200中的牺牲层201对衬底100的应力作用。另一方面，在蚀刻叠层结构200时，底层氧化物层可以作为刻蚀停止层。底层氧化物层可以是氧化硅膜层，也可以是其他氧化物层，通过热氧化工艺形成于衬底100用于形成叠层结构200的表面上。当然，在一些实施例中，在衬底100和叠层结构200之间也可以不形成底层氧化物层，底层氧化物层可以根据器件的实际结构进行选择。

如图3所示，在步骤S102中，在叠层结构200内形成沟道孔300。沟道孔300可以沿垂直于衬底100方向贯穿叠层结构200至衬底100的表面，或沟道孔300可以沿垂直于衬底100方向贯穿叠层结构200并延伸至衬底100内。沟道孔300可采用蚀刻等工艺形成，在一些实施例中，可在叠层结构200内蚀刻形成沟道孔300后，并继续蚀刻使沟道孔300延伸至衬底100上。在另一些实施例中，可在叠层结构200内蚀刻形成沟道孔300后，停止蚀刻工艺，后续执行冲压等工艺进一步将沟道孔300延伸至衬底100上。

在本公开提供的实施例中，在沟道孔300内靠近衬底100的底面上还可以形成有外延层700，如图4所示。在叠层结构200内形成沟道孔300后，去除位于沟道孔300底部的底层氧化物层，以暴露出衬底100的表面，在衬底100上形成外延层700。外延层700可以通过选择性外延生长（Selective Epitaxial Growth，SEG）工艺形成，例如，气相外延（Vapour PhaseEpitaxy，VPE）、液相外延（Liquid Phase Epitaxy，LPE）、分子束外延（Molecular BeamEpitaxy，MBE）中的一种或者多种组合方式。外延层700可以是外延硅、锗、锗硅、III-V化合物材料、II-VI化合物材料、有机半导体材料和其他半导体材料中的至少一种。外延层700可以为叠层结构200提供支撑，避免后续去除叠层结构200中的牺牲层201时，由于叠层结构200靠近衬底100处受力较大而导致的结构倒塌现象。当然，本公开提供的半导体结构还具有形成存储单元或存储器的其他必要膜层或者结构，本公开提供的实施例中并未一一列举，但本公开提供的半导体结构中还包括示出的其他必要结构。

如图4所示，在步骤S103中，在沟道孔300内形成第一半导体层510。在沟道孔300内形成第一半导体层510之前，包括：在沟道孔300内形成功能层400，功能层400包括依次形成于沟道孔300表面上的阻隔层410、电荷捕获层420和遂穿层430。功能层400覆盖于沟道孔300的内侧壁以及外延层700远离衬底100的一侧的表面上。

其中，阻隔层410可采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）或原子层沉积（Atomic Vapor Deposition，ALD）等沉积方法形成于沟道孔300的内侧壁上，阻隔层410可以用于阻隔电荷捕获层420所捕获的电子电荷向叠层结构200中扩散。阻隔层410可以是氧化物层或者由高介电常数电介质材料制成的膜层，例如，可以是氧化硅（SiO₂）层或者氧化铝（Al₂O₃）层。上述制备阻隔层410的工艺方法和材料均可以进行任何的组合或者单独实施，本公开不做具体限定。

电荷捕获层420形成于阻隔层410的表面，电荷捕获层420可采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）或原子层沉积（Atomic Vapor Deposition，ALD）等沉积方法形成于阻隔层410的表面上，电荷捕获层420用于存储电子电荷，其内部的电荷存储或去除可以控制器件的导通或者关闭。电荷捕获层420可以是氮化物层，例如，可以是氮化硅层。在本公开中，以电荷捕获层420包括一层膜层进行示例性说明，在实际结构中，电荷捕获层420可以为包括多层膜层的结构，电荷捕获层420所具备的膜层数量可以根据器件的实际设计参数进行选择，本公开对此不做具体限定。

遂穿层430形成于电荷捕获层420远离阻隔层410的表面上，遂穿层430可采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical VaporDeposition，PVD）或原子层沉积（Atomic Vapor Deposition，ALD）等沉积方法形成于电荷捕获层420的表面上，遂穿层430用于通过对电子电荷的捕获或者解捕获的过程进行抑制以对数据进行保持。遂穿层430可以是氧化物层，例如，可以是氧化硅层。在本公开中，遂穿层430所包含的膜层数量可以为多层，在实际应用中，可以根据器件的实际设计参数选择遂穿层430的膜层数量，本公开不做具体限定。

在本公开提供的实施例中，功能层400包括有阻隔层410、电荷捕获层420和遂穿层430组合的ONO膜层结构，在沟道孔300内形成功能层400后，在功能层400的表面形成第一半导体层510。其中，第一半导体层510可采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）或原子层沉积（Atomic VaporDeposition，ALD）等沉积方法形成于遂穿层430的表面上。第一半导体层510可以为未进行离子掺杂的膜层，例如，可以为未掺杂多晶硅（poly）层，第一半导体层510的厚度大于10nm（纳米）。

在步骤S104中，对第一半导体层510进行离子掺杂，以使第一半导体层510内的离子掺杂浓度沿第一方向递减，第一方向为垂直于第一半导体层510的侧壁且由第一半导体层510的侧壁指向沟道孔300的侧壁方向。在图4至图6、图8、图10至图11中，第一方向如箭头X指向的方向，由于上述图中为平面的剖视图，在实际结构中，第一方向实际上环向立体指向的方向，如图13（第一方向的方向指向图）所示，本公开提供的实施例中的第一方向均为图13中所示的方向。

在本公开的一种示例性实施例中，半导体结构的形成方法包括：对第一半导体层510进行离子掺杂，以使第一半导体层510内的离子掺杂浓度沿第一方向递减。在一些实施例中，可采用化学气相掺杂对第一半导体层510进行离子掺杂。其中，化学气相掺杂是指在化学气相沉积（Chemical Vapor Deposition，CVD）的同时通过气相将离子掺杂至膜层中的掺杂工艺。即在通过化学气相沉积工艺形成第一半导体层510时，通过通入掺杂剂，以在第一半导体层510内形成N型掺杂或P型掺杂，掺杂剂可以为磷烷（PH3）或硼烷（B2H6）等，当然，掺杂剂也可以根据形成第一半导体层510的类型进行选择。在另一些实施例中，也可以采用离子注入方法对第一半导体层510进行离子注入，以在第一半导体层510内形成沿第一方向浓度递减的离子掺杂。除上述两种方法外，对于其他可用于在第一半导体层510内形成沿第一方向浓度递减的离子掺杂均适用于本公开的半导体结构的形成方法，此处不再一一列举。

以化学气相掺杂为例，通过控制化学气相掺杂工艺中的处理时间、温度、沉积压力、掺杂剂类型、掺杂剂的浓度和流速等工艺参数，可以调节离子沿第一方向在第一半导体层510内的分布和掺杂离子含量。可以通过调节上述工艺参数中的一个或者多个，以实现第一半导体层510内离子掺杂浓度沿第一方向递减。例如，可通过同时控制掺杂剂浓度和沉积压力的方向中的至少一个，可使得离子的主要掺杂方向为第一方向，且使得第一半导体层510的内侧壁上的离子掺杂浓度大于第一半导体层510上远离内侧壁的一侧的离子掺杂浓度。具体的，还可以将上述工艺参数控制在具体的数值范围内，以使得第一半导体层510在第一方向上的离子掺杂浓度在一定的具体范围内变化，例如，可以控制沉积压力维持在预设范围内，使得第一半导体层510的掺杂浓度控制在10¹⁵至10¹⁸cm^-3的范围内。当然，也可以通过控制上述任一工艺参数或多个工艺参数以实现控制第一半导体层510内的离子掺杂浓度。

如图5所示，在步骤S105中，在第一方向上减薄第一半导体层510，以形成第一沟道层610。由于沟道层是载流子移动的关键通道，沟道层的电流导通能力对器件的性能会产生重要影响。在具有叠层结构200的存储器中，为了提高存储容量，通常会在高度上进行增加，而器件的高度越高，导致沟道层的导电性能变差，因此，在第一半导体层510内掺杂离子以提高沟道层的导电能力。但沟道层内离子掺杂浓度过大，会导致漏电流增大，使得器件不能有效关断。因此，在本公开中，为了避免离子掺杂浓度过高，且还保证了电流流通能力，在对第一半导体层510进行离子掺杂后，在第一方向上减薄第一半导体层510，以形成第一沟道层610。

由于在离子掺杂过程中，第一半导体层510在第一方向上的离子浓度递减，即第一半导体层510内侧壁的离子浓度大于外侧壁的离子浓度，在第一方向上，去除第一半导体层510内离子掺杂浓度较高的部分，以保留离子掺杂浓度较低的一侧。例如，可以采用回刻工艺，在第一方向上去除部分第一半导体层510，在去除离子掺杂浓度较高的部分的同时还保证了第一沟道层610部分的厚度均匀性，另外，通过减薄第一半导体层510还可以减少第一沟道层610内晶格或沉积缺陷的数量。

第一沟道层610在第一方向上的厚度可以为5nm（纳米）~10nm（纳米）例如，可以是5nm（纳米）、6 nm（纳米）、7 nm（纳米）、8 nm（纳米）、9 nm（纳米）或10 nm（纳米），其厚度值可以根据第一半导体层510的离子掺杂浓度的具体数值以及第一半导体层510需要保留的离子掺杂浓度数值进行确定。

在本公开中，形成第一沟道层610后，半导体结构的形成方法还可以包括对叠层结构200中牺牲层201的替换方法，包括：可以在叠层结构200内形成栅线缝隙，通过栅线缝隙去除叠层结构200中的牺牲层201，并将牺牲层201替换为金属层。具体的，可将酸液注入至栅极缝隙中，通过酸液将牺牲层201去除后，在原牺牲层201的位置处填充金属层，例如，金属层可以为钨，以形成栅极结构。酸液可以为选择比较高的酸液，例如磷酸（H₃PO₄），当然，也可以选择其他种类的酸液。

本公开实施例提供的半导体结构的形成方法，通过在沟道孔300内形成第一半导体层510，并对第一半导体层510进行离子掺杂，使得第一半导体层510内的离子掺杂浓度沿第一方向递减，并在第一方向上减薄第一半导体层510，形成第一沟道层610，可以控制形成第一沟道层610内的离子掺杂浓度，使得第一沟道层610内的离子浓度既能增大沟道结构中的电流，又可以避免由于电流过大导致的器件不能有效关断的问题，提高了器件的性能。

对于不同存储容量的器件，其具有不同高度，不同高度的沟道层的电流导通性能是不同的。例如，在垂直于衬底100方向，叠层结构200的沟道孔300可以包括第一区域、第二区域和第三区域，第二区域设于第一区域远离衬底100的一侧，第三区域设于第二区域远离衬底100的一侧。即在高度方向上，第三区域高于第二区域，第二区域高于第一区域。上述实施例提供的半导体结构形成方法，可适用于第一区域、第二区域和第三区域的沟道层的形成，但在第二区域内，为了进一步提升电流的导通性能，在本公开提供的另一实施例中，如图9所示，半导体结构的形成方法还可以包括：

步骤S201：在第一沟道层610的表面形成第二半导体层；

步骤S202：对第二半导体层进行离子掺杂，使第二半导体层内的离子掺杂浓度沿第一方向递减，以形成中间半导体结构520；

步骤S203：在第一方向上减薄中间半导体结构520，以形成第二沟道层620，第二沟道层620的离子掺杂浓度大于第一沟道层610的离子掺杂浓度。

在第二区域内，由于器件的高度进一步增加，因此，为了提高第二区域内沟道层的电流导通性能，如图6所示，可以在第一沟道层610的表面形成中间半导体结构520，如图8所示，并在第一方向上减薄中间半导体结构520，以形成第二沟道层620，且第二沟道层620的离子掺杂浓度大于第一沟道层610的离子掺杂浓度。

其中，中间半导体结构520可以包括多层第二半导体层，多层第二半导体层依次形成于第一沟道层610的表面；在形成每层第二半导体层之后，均对第二半导体层进行离子掺杂。第二半导体层的形成方法与材料与第一半导体层510相同，此处不再赘述。

示例性的，如图7所示，中间半导体结构520包括第一子半导体层521、第二子半导体层522和第三子半导体层523，在第一沟道层610的表面形成第一子半导体层521，并对第一子半导体层521进行离子掺杂；在掺杂后的第一子半导体层521的表面形成第二子半导体层522，并对第二子半导体层522进行离子掺杂；在掺杂后的第二子半导体层522的表面形成第三子半导体层523，并对第三子半导体层523进行离子掺杂。

在一实施例中，在第一方向上，在中间半导体结构520包括的多层第二半导体层中，每层第二半导体层的离子掺杂浓度可以不同。以中间半导体结构520包括三层第二半导体层为例，第一子半导体层521内的离子掺杂浓度小于第二子半导体层522内的离子掺杂浓度，第二子半导体层522内的离子掺杂浓度小于第三子半导体层523内的离子掺杂浓度。

在另一实施例中，在第一方向上，在中间半导体结构520包括的多层第二半导体层中，每层第二半导体层的离子掺杂浓度可以相同。以中间半导体结构520包括三层第二半导体层为例，第一子半导体层521内的离子掺杂浓度、第二子半导体层522内的离子掺杂浓度和第三子半导体层523内的离子掺杂浓度相同。

依次类推，中间半导体结构520可以包括多层第二半导体层。在形成中间半导体结构520后，如图8所示，在第一方向上减薄中间半导体结构520，以形成第二沟道层620，中间半导体结构520的减薄方法与作用和第一半导体层510的减薄方法与作用相同或类似，此处不再赘述。当然，第二沟道层620可以通过改变掺杂浓度等工艺参数应用于第一区域内，以达到预设的沟道层的掺杂浓度，使沟道层具有预设的电流导通能力。

第二沟道层620在第一方向上的厚度可以为5nm（纳米）~10nm（纳米），例如，可以是5 nm（纳米）、6 nm（纳米）、7 nm（纳米）、8 nm（纳米）、9 nm（纳米）或10 nm（纳米）。

本公开提供的上述实施例，通过在第一沟道层610上形成第二沟道层620，进一步增加了沟道层的电流导通能力，解决了由于器件高度增加导致的电流流通能力较差的问题。另一方面，可以通过控制中间半导体结构520中第二半导体层的数量和掺杂浓度，达到调节第二沟道层620中离子浓度分布的目的，有利于提高沟道层的电流控制能力。

在第三区域内，由于器件的高度较第二区域进一步增大，为了进一步提升电流的导通性能，在本公开提供的另一实施例中，半导体结构的形成方法还可以包括：在第二沟道层620的表面形成第三沟道层630，第三沟道层630的离子掺杂浓度大于第二沟道层620的离子掺杂浓度。

其中，如图12所示，第三沟道层630的形成方法包括：

步骤S301：在第二沟道层620的表面形成第三半导体层530；

步骤S302：在第三半导体层530的表面形成第四半导体层540，第四半导体层540包含掺杂离子；

步骤S303：对第四半导体层540进行热处理，以使第四半导体层540内的掺杂离子向第三半导体层530内扩散；

步骤S304：去除第四半导体层540，并减薄第三半导体层530，以形成第三沟道层630。

在第三区域内，如图10所示，在第二沟道层620的表面形成第三半导体层530，并在第三半导体层530的表面形成第四半导体层540，其中，第三半导体层530为未掺杂半导体层或轻掺杂半导体层。其中，轻掺杂半导体层指的是在半导体层中掺杂的离子浓度较小。第四半导体层540包含掺杂离子，例如，第四半导体层540可以为磷掺杂多晶硅层，且第四半导体层540中的离子掺杂浓度远大于或大于第三半导体层530中的离子掺杂浓度。

在第三半导体层530的表面形成第四半导体层540后，对第四半导体层540进行热处理，以使得第四半导体层540内的掺杂离子向第三半导体层530内扩散。具体的，热处理可以为快速热处理工艺（Rapid Thermal Processing，RTP）或退火工艺等热处理工艺，以使得第四半导体层540内的离子快速扩散至第三半导体层530内，提高第三半导体层530内的离子浓度，且第三半导体层530的浓度沿第一方向递减。

如图11所示，在第三半导体层530和第四半导体层540内的离子浓度达到一致或者平衡后，去除第四半导体层540，并减薄第三半导体层530，以形成第三沟道层630。减薄第三半导体层530是为了去除第三半导体层530内离子浓度过高的部分，以防止此部分内产生较大的漏电电流，影响器件的性能。

第三沟道层630在第一方向上的厚度可以为5nm（纳米）~10nm（纳米），例如，可以是5 nm（纳米）、6 nm（纳米）、7 nm（纳米）、8 nm（纳米）、9 nm（纳米）或10 nm（纳米）。

第三沟道层630的形成，使得器件的电流导通能力进一步增加，并且限制了漏电电流的大小，进而提升了器件的性能。

在本公开提供的实施例中，半导体结构形成的沟道层600可以包括第一沟道层610、第二沟道层620和第三沟道层630中的任一个或者其组合的结构形式。其中，上述实施例中的第一沟道层610、第二沟道层620和第三沟道层630的在第一方向上的厚度可以相同或者不同，可以根据半导体结构的实际设计需求进行选择。在本公开提供的实施例中，根据器件的不同高度，在半导体结构中形成不同的沟道层，以提高器件的电流导通能力，同时减小了漏电流，避免了漏电流对器件性能的影响，提升了器件的性能。

需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本公开还提供了一种半导体结构，如图5所示，该半导体结构包括：衬底100、叠层结构200和第一沟道层610。

其中，叠层结构200设于衬底100的一侧，叠层结构200内具有沟道孔300。第一沟道层610设于沟道孔300的内侧壁，第一沟道层610内的离子掺杂浓度沿第一方向递减，第一方向为垂直于第一沟道层610的侧壁且由第一沟道层610指向沟道孔300的侧壁方向。

第一沟道层610在第一方向上的厚度为5nm（纳米）~10nm（纳米），例如，可以是5 nm（纳米）、6 nm（纳米）、7 nm（纳米）、8 nm（纳米）、9 nm（纳米）或10 nm（纳米）。第一沟道层610的厚度可以根据器件的实际设计需求进行选择。第一沟道层610在半导体结构内的形成方法以及其他参数如上文的半导体结构的形成方法中所描述，此处不再赘述。

本公开提供的半导体结构，该半导体结构包括设于沟道孔300内的第一沟道层610，第一沟道层610内的离子掺杂浓度沿垂直于第一沟道层610侧壁方向减小，该半导体结构具有较好的电流控制能力和电流导通能力，保证了器件的电流导通能力的同时减小了器件的漏电流，进而使得器件具有较优的性能。

在本公开提供的另一实施例中，如图8所示，半导体结构还包括第二沟道层620，第二沟道层620设于第一沟道层610的表面，且第二沟道层620内的离子掺杂浓度大于第一沟道层610内的离子掺杂浓度。具体的，第二沟道层620在第一方向上的离子掺杂浓度可以大于第一沟道层610在第一方向的离子掺杂浓度。

在本公开提供的另一实施例中，如图11所示，半导体结构还包括第三沟道层630，第三沟道层630设于第二沟道层620的表面，且第三沟道层630内的离子掺杂浓度大于第二沟道层620内的离子掺杂浓度。具体的，第三沟道层630在第一方向上的离子掺杂浓度可以大于第二沟道层620在第一方向的离子掺杂浓度。

上述第二沟道层620和第三沟道层630的形成方法如上文的半导体结构的形成方法所描述，此处不再赘述。

根据器件的不同高度，所需的电流导通能力的不同，因此，在器件不同高度的区域上所需的沟道层的电流导通能力是不同的。示例性的，在垂直于衬底100方向，沟道孔300包括第一区域、第二区域和第三区域，第二区域设于第一区域远离衬底100的一侧，第三区域设于第二区域远离衬底100的一侧，第一区域内设有第一沟道层610，第二区域内设有第一沟道层610和第二沟道层620，第三区域内设有第一沟道层610、第二沟道层620和第三沟道层630。

通过对器件不同高度区域设置不同的沟道层，使得不同高度区域均具有较好的电流导通能力，同时减小了漏电流，提高了器件的性能。

本公开提供的半导体结构可以是3D NAND等非易失性存储器，也可以是其它具有三维立体结构的存储器。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，在所述衬底上形成叠层结构；

在所述叠层结构内形成沟道孔；

在所述沟道孔内形成第一半导体层；

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述方法还包括：

在所述第一沟道层的表面形成第二半导体层；

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成所述中间半导体结构，包括：

在所述第一沟道层的表面形成多层所述第二半导体层；

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述中间半导体结构包括第一子半导体层、第二子半导体层和第三子半导体层，形成所述中间半导体结构，包括：

5.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述中间半导体结构包括第一子半导体层、第二子半导体层和第三子半导体层，形成所述中间半导体结构，包括：

6.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述方法还包括：

7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述第三沟道层，包括：

在所述第二沟道层的表面形成第三半导体层；

8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟道层在所述第一方向上的厚度为5nm~10nm。

9.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述沟道孔内形成所述第一半导体层之前，所述方法还包括：

10.一种半导体结构，其特征在于，包括：

衬底；

第一沟道层，所述第一沟道层设于所述沟道孔内，所述第一沟道层内的离子掺杂浓度沿第一方向递减，所述第一方向为垂直于所述第一沟道层的侧壁且由所述第一沟道层的侧壁指向所述沟道孔的侧壁方向。