CN103426735A - 半导体结构的形成方法及mos晶体管的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法及MOS晶体管的形成方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成半导体层，从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大；在所述半导体层内采用相同的杂质离子进行第一离子注入，第一离子注入深度小于半导体层的厚度。由于从所述半导体衬底表面到半导体层表面，因离子注入形成的第二杂质离子浓度先变大再变小，而所述半导体层内的原位掺杂的第一杂质离子浓度先减小，达到最低浓度后再增大，使得半导体层内各个深度的第一杂质离子浓度和第二杂质离子浓度相加后的整体浓度均匀性较高，有利于提高半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法及MOS晶体管的形成方法。
背景技术
在现有的半导体制作工艺中，离子掺杂是一道很重要且很普遍的工艺。离子掺杂主要包括三种方式：扩散、离子注入和原位掺杂。前两种方法都是需要高温过程，且离子注入工艺可能还会对半导体结构的待注入表面造成损伤，而原位掺杂是在外延生长的过程中直接掺入所需要的杂质。由于所述原位掺杂是在外延生长过程中完成的，无需别的过程，特别是不需要不用经过高温，在很多半导体器件的形成工艺中都可以适用，且原位掺杂的掺杂离子浓度可控，所形成的掺杂区内原位掺杂的掺杂离子浓度一致，有利于提高半导体结构的电学性能。
请参考图1，为现有技术的形成于半导体衬底表面的锗硅层中原位掺杂形成的硼离子和离子注入形成的硼离子的分布示意图。由于离子注入形成的掺杂离子分布为高斯分布，位于离子注入深度附近的硼离子的掺杂浓度最大，而越远离离子注入深度的位置，因离子注入形成的硼离子的掺杂浓度越小，离子注入形成的掺杂离子分布不均匀，使得掺杂区的掺杂离子分布不均匀，会影响半导体结构的电学性能。而原位掺杂形成的掺杂区的掺杂浓度可以较为平均。
但是原位掺杂也有其局限性。由于原位掺杂的掺杂浓度通常受到材料固溶度的限制，无法达到很高的掺杂浓度，可能达不到某些半导体结构的制作要求。
更多关于离子注入的工艺请参考公开号为US2005/0145924A1的美国专利文献。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法及MOS晶体管的形成方法，使得形成的半导体结构和MOS晶体管的掺杂区的掺杂浓度均匀。
为解决上述问题，本发明技术方案提供了一种半导体结构的形成方法，包括：
提供半导体衬底；
在所述半导体衬底表面形成半导体层，所述半导体层内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第一杂质离子浓度，且从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大；
在所述半导体层内进行第一离子注入，从所述半导体衬底表面到半导体层表面，第一离子注入形成的第二杂质离子浓度先增大，在深度达到第一离子注入深度时再减小，所述第一离子注入的杂质离子与原位掺杂的杂质离子相同，所述第一离子注入深度小于半导体层的厚度。
可选的，所述第一杂质离子浓度的最低浓度相应的深度与所述第一离子注入深度相等。
可选的，所述第一离子注入深度对应位置的第二杂质离子浓度与靠近半导体层表面的第一杂质离子浓度相等或处于同一数量级，与靠近半导体衬底表面的第一杂质离子浓度相等或处于同一数量级。
可选的，所述第一杂质离子浓度的最低浓度与靠近半导体层表面的第二杂质离子浓度相等或处于同一数量级，与靠近半导体衬底表面的第二杂质离子浓度相等或处于同一数量级。
可选的，形成所述半导体层的工艺为外延工艺或化学气相沉积工艺。
可选的，靠近半导体衬底表面、半导体层表面的第一杂质离子浓度、第一离子注入深度对应位置的第二杂质离子浓度的范围为1E20~1E21atom/cm3，靠近半导体衬底表面、半导体层表面的第二杂质离子浓度、第一杂质离子浓度的最低浓度的范围为1E18~1E19atom/cm3。
可选的，进行第一离子注入后，对所述半导体层进行退火处理。
可选的，所述半导体层利用一次形成工艺或多次形成工艺形成。
本发明技术方案还提供了一种MOS晶体管的形成方法，包括：
提供半导体衬底，在所述半导体衬底表面形成栅极结构；
在所述栅极结构两侧的半导体衬底内形成沟槽；
在所述沟槽内填充满应力材料，形成源/漏区，所述源/漏区内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第三杂质离子浓度，且从所述源/漏区底部表面到源/漏区表面，所述源/漏区内的第三杂质离子浓度先减小，达到最低浓度后再增大；
在所述源/漏区进行第二离子注入，从所述源/漏区底部表面到源/漏区表面，第二离子注入形成的第四杂质离子浓度先增大，在深度达到第二离子注入深度时再减小，所述第二离子注入的杂质离子与原位掺杂的杂质离子相同，所述第二离子注入深度小于源/漏区的厚度。
可选的，所述第三杂质离子浓度的最低浓度相应的深度与所述第二离子注入深度相等。
可选的，所述第二离子注入深度对应位置的第四杂质离子浓度与靠近源/漏区底部表面的第三杂质离子浓度相等或处于同一数量级，与靠近源/漏区表面的第三杂质离子浓度相等或处于同一数量级。
可选的，所述第三杂质离子浓度的最低浓度与靠近源/漏区底部表面的第四杂质离子浓度相等或处于同一数量级，与靠近源/漏区表面的第四杂质离子浓度相等或处于同一数量级。
可选的，靠近源/漏区底部表面、源/漏区表面的第三杂质离子浓度、第二离子注入深度对应位置的第四杂质离子浓度的范围为1E20~1E21atom/cm3，靠近源/漏区底部表面、源/漏区表面的第四杂质离子浓度、第三杂质离子浓度的最低浓度的范围为1E18~1E19atom/cm3。
可选的，形成所述源/漏区的工艺为选择性外延工艺。
可选的，所述源/漏区利用一次或多次选择性外延工艺形成。
可选的，所述应力材料为锗硅，所述杂质离子为P型杂质离子。
可选的，所述应力材料为碳化硅，所述杂质离子为N型杂质离子。
可选的，进行第二离子注入后，对所述MOS晶体管进行退火处理。
与现有技术相比，本发明具有以下优点：
利用本发明实施例的半导体结构的形成方法，在所述半导体衬底表面形成半导体层时，从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大；在所述半导体层内采用相同的杂质离子进行第一离子注入，第一离子注入深度小于半导体层的厚度。由于所述第一离子注入深度小于半导体层的厚度，从所述半导体衬底表面到半导体层表面，因第一离子注入形成的第二杂质离子浓度先变大再变小，而所述半导体层内的原位掺杂的第一杂质离子浓度先减小，达到最低浓度后再增大，使得半导体层内各个深度的第一杂质离子浓度和第二杂质离子浓度相加后的整体浓度均匀性较高，有利于提高半导体结构的电学性能。
利用本发明实施例的MOS晶体管的形成方法，形成源/漏区时，从所述沟槽底部表面到源/漏区表面，所述源/漏区内的第三杂质离子浓度先减小，达到最低浓度后再增大；对所述源/漏区内采用相同的杂质离子进行第二离子注入，所述第二离子注入深度小于源/漏区的厚度。由于所述第二离子注入深度小于源/漏区的厚度，从所述源/漏区底部表面到源/漏区表面，因第二离子注入形成的第四杂质离子浓度先变大再变小，而所述半导体层内的原位掺杂的第三杂质离子浓度先减小，达到最低浓度后再增大，使得半导体层内各个深度的第三杂质离子浓度和第四杂质离子浓度相加后的整体浓度均匀性较高，有利于提高MOS晶体管的电学性能。
附图说明
图1为现有技术的锗硅层中原位掺杂的硼离子和离子注入的硼离子的分布示意图；
图2为本发明实施例的半导体结构的形成方法的流程示意图；
图3至图4为本发明实施例的半导体结构的形成过程的剖面结构示意图；
图5为本发明实施例的半导体层中原位掺杂的杂质离子和离子注入的杂质离子的分布示意图；
图6为本发明实施例的MOS晶体管的形成方法的流程示意图；
图7至图11为本发明实施例的MOS晶体管的形成过程的剖面结构示意图；
图12为本发明实施例的锗硅源/漏区中原位掺杂的杂质离子和离子注入的杂质离子的分布示意图。
具体实施方式
由于半导体工艺中通常需要高掺杂浓度的掺杂区，例如MOS晶体管的重掺杂源漏区，原位掺杂的掺杂浓度通常受到材料固溶度的限制，无法达到很高的掺杂浓度，为此，发明人利用离子注入和原位掺杂两者工艺相结合的方式对半导体结构进行掺杂，以达到重掺杂的目的。但由于离子注入形成的杂质离子分布不均匀，使得两种工艺相结合形成的掺杂区的杂质离子分布仍不均匀，仍会影响半导体结构的电学性能。因此，发明人经过研究，提出了一种半导体结构的形成方法及MOS晶体管的形成方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成半导体层，所述半导体层内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第一杂质离子浓度，且从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大；在所述半导体层内进行第一离子注入，从所述半导体衬底表面到半导体层表面，第一离子注入形成的第二杂质离子浓度先增大，在深度达到第一离子注入深度时再减小，所述第一离子注入的杂质离子与原位掺杂的杂质离子相同，所述第一离子注入深度小于半导体层的厚度。由于所述第一离子注入深度小于半导体层的厚度，从所述半导体衬底表面到半导体层表面，因第一离子注入形成的第二杂质离子浓度先变大再变小，而所述半导体层内的原位掺杂的第一杂质离子浓度先减小，达到最低浓度后再增大，使得半导体层内各个深度的第一杂质离子浓度和第二杂质离子浓度相加后的整体杂质离子浓度均匀性较高，有利于提高半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
第一实施例
本发明第一实施例首先提供了一种半导体结构的形成方法，请参考图2，为本发明实施例的半导体结构的形成方法的流程示意图，具体包括：
步骤S101，提供半导体衬底；
步骤S102，在所述半导体衬底表面形成半导体层，所述半导体层内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第一杂质离子浓度，且从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大；
步骤S103，在所述半导体层内进行第一离子注入，从所述半导体衬底表面到半导体层表面，第一离子注入形成的第二杂质离子浓度先增大，在深度达到第一离子注入深度时再减小，所述第一离子注入的杂质离子与原位掺杂的杂质离子相同，所述第一离子注入深度小于半导体层的厚度。
具体的，图3至图4为本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图3，提供半导体衬底100。
所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、氮化硅衬底、氮化镓衬底、蓝宝石衬底、绝缘体上硅衬底、绝缘体上锗衬底或其他衬底。在本实施例中，所述半导体衬底100为单层结构，在其他实施例中，所述半导体衬底也可以为多层堆叠结构，所述半导体衬底表面还形成有氧化硅层、氮化硅层、层间介质层、金属互连层等。在其他实施例中，所述半导体衬底内还可以形成有器件，例如MOS晶体管、存储器、电容、电阻等。
依旧请参考图3，在所述半导体衬底100表面形成半导体层110，所述半导体层110内原位掺杂有杂质离子。
所述半导体层110的材料为单晶硅、多晶硅、碳化硅、锗硅、单晶锗、多晶锗、氮化硅或氮化镓等，可以通过离子注入和/或原位掺杂形成离子掺杂区。形成所述半导体层110的工艺为外延工艺或化学气相沉积工艺，在外延工艺或化学气相沉积工艺中利用具有杂质离子源的反应气体在所述半导体层110内原位掺杂有杂质离子，且通过调整具有杂质离子源的反应气体的流量，使得不同深度的半导体层110的掺杂浓度各不相同。
所述半导体层110内原位掺杂有杂质离子，所述杂质离子为N型杂质离子、P型杂质离子、碳、锗、硅或氮等。在本实施例中，所述半导体层110为锗硅层，所述杂质离子为硼。利用外延工艺形成所述锗硅层的具体工艺包括：反应腔的反应温度范围为500℃~800℃，反应腔的压强范围为1Torr~100Torr，通入反应气体包括：硅源、锗源、硼源和H2，所述硅源、锗源、硼源的气流量范围各为1sccm~1000sccm，所述H2的气流量范围为0.1slm~50slm，其中所述硅源、锗源、硼源分别用于提供硅、锗、硼，所述硅源为SiH4或SiH2Cl2，所述锗源为GeH4，所述硼源为B2H6或BH3，所述H2为反应气体的载气体。通过控制硼源的气流量，硼源的气流量先逐渐变小，达到最低值后再增大，使得从所述半导体衬底100表面到半导体层110表面，半导体层110中原位掺杂的硼离子的杂质离子浓度先减小，达到最低浓度后再增大。所述原位掺杂的杂质离子浓度为第一杂质离子浓度，在本实施例中，靠近半导体衬底表面、半导体层表面的第一杂质离子浓度的范围为1E20~1E21atom/cm3，所述第一杂质离子浓度的最低浓度的范围为1E18~1E19atom/cm3。请参考图5，为本发明实施例的半导体层中原位掺杂的杂质离子和离子注入的杂质离子的分布示意图。从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大。在本发明实施例中，所述第一杂质离子浓度是连续性地先减小，再增大。在其他实施例中，所述第一杂质离子浓度是阶梯性地先减小，再增大。
所述半导体层可以利用一次形成工艺或多次形成工艺形成。在其他实施例中，当所述半导体层利用两次形成工艺形成时，先采用第一外延工艺或化学气相沉积工艺在半导体衬底表面形成第一半导体层，再在所述第一半导体层表面形成第二半导体层。从所述半导体衬底表面到第一半导体层表面，所述第一半导体层内的第一杂质离子浓度是连续性或阶梯性地减小，且第一半导体层表面和第二半导体层底部表面的第一杂质离子浓度相同。从所述第一半导体层表面到第二半导体层表面，所述第二半导体层内的第二杂质离子浓度是连续性或阶梯性地增大，使得整体上从所述半导体衬底表面到第二半导体层表面，所述半导体层的第一杂质离子浓度先减小，达到最低浓度后再增大。
在本实施例中，所述半导体层110形成于所述半导体衬底100表面，所述半导体层110为离子掺杂区。在其他实施例中，也可以先在所述半导体衬底内形成沟槽，并在沟槽内形成半导体层，所述沟槽内的半导体层形成离子掺杂区。
请参考图4，在所述半导体层110内进行第一离子注入，所述第一离子注入的杂质离子与原位掺杂的杂质离子相同，所述第一离子注入深度小于半导体层110的厚度。
由于杂质离子注入的深度主要是由杂质离子注入的能量和杂质离子的重量所决定的，当杂质离子和注入的能量固定时，所述杂质离子的离子注入深度也确定。在本实施例中，采用硼离子对半导体层110进行第一离子注入，所述第一离子注入可以包括一次或多次离子注入工艺，因硼离子注入形成的杂质离子浓度为第二杂质离子浓度，从所述半导体衬底100表面到半导体层110表面，第一离子注入形成的第二杂质离子浓度先增大，在深度达到第一离子注入深度时再减小。其中，靠近半导体衬底100表面、半导体层110表面的第二杂质离子浓度的范围为1E18~1E19atom/cm3，第一离子注入深度位置的所述第二杂质离子浓度的范围为1E20~1E21atom/cm3。请参考图5，利用第一离子注入的杂质离子主要位于半导体层110的第一离子注入深度及附近的位置，而越远离所述第一离子注入深度的位置，第二杂质离子浓度越小，呈高斯分布，其中所述高斯分布的最大值对应的深度为所述第一离子注入深度。在本实施例中，由于所述第一离子注入深度小于半导体层110的厚度，使得第二杂质离子浓度的最大值对应的位置位于半导体层110内部，靠近半导体衬底100表面的第二杂质离子浓度和靠近半导体层110表面的第二杂质离子浓度都小于半导体层110内部的第二杂质离子浓度。
由于从所述半导体衬底100表面到半导体层110表面，所述半导体层110内的第一杂质离子浓度先减小，达到最低浓度后再增大，而因离子注入形成的第二杂质离子浓度先变大再变小，两种掺杂浓度相加后获得的整体浓度的均匀性比现有技术用离子注入工艺时形成的掺杂区的杂质离子浓度的均匀性更好，靠近所述半导体层110上下表面的整体浓度与第一离子注入深度位置对应的整体浓度相差不大，所述半导体层110上下表面的整体浓度与第一离子注入深度位置对应的整体浓度的浓度差远远小于现有技术中用离子注入工艺时锗硅层上下表面的硼离子浓度与离子注入深度位置对应的硼离子浓度的浓度差，避免了半导体层中上下浓度差过大可能导致的漏电流增大、电阻值发生漂移、载流子迁移率发生漂移等问题。
在本发明实施例中，通过调整不同位置原位掺杂的第一杂质离子浓度，使得原位掺杂的第一杂质离子浓度达到最低浓度时对应的深度与所述第一离子注入深度相等，且靠近半导体衬底100表面的第一杂质离子浓度与第二杂质离子浓度的最大值相等或处于同一数量级，靠近半导体层110表面的第一杂质离子浓度与第二杂质离子浓度的最大值相等或处于同一数量级。所述第一离子注入深度对应位置的第一杂质离子浓度与靠近半导体层表面的第二杂质离子浓度相等或处于同一数量级，与靠近半导体衬底的表面的第二杂质离子浓度相等或处于同一数量级。
由于第一杂质浓度和第二杂质浓度相加后，靠近半导体衬底100表面和靠近半导体层110表面的整体浓度与第一离子注入深度对应的整体浓度相等或处于同一数量级，可以最大程度的减小所述半导体层110上下表面的整体浓度与第一离子注入深度的位置对应的整体浓度的浓度差，从而可以提高半导体层内的杂质离子的整体浓度的均匀性，避免了半导体层中上下浓度差过大可能导致的漏电流增大、电阻值发生漂移、载流子迁移率发生漂移等问题。
在其他实施例中，所述第一离子注入深度与原位掺杂的第一杂质离子浓度达到最低值时对应的深度可以不同，且靠近半导体衬底100表面和靠近半导体层110表面的第一杂质离子浓度与第二杂质离子浓度的最大值也可以有差异，只要从所述半导体层110表面到半导体衬底100表面，原位掺杂的第一杂质离子浓度先减小，后增大，从而就可以使得所述半导体层上下表面的整体浓度与离子注入深度位置对应的整体浓度的浓度差远远小于现有技术中两者之间的浓度差，从而可以提高半导体层内的杂质离子的整体浓度的均匀性。
在进行完第一离子注入工艺后，还需要对所述半导体层110进行退火，激活杂质离子，并可以修复因离子注入所造成的晶格缺陷，还有利于杂质离子从掺杂浓度高的位置扩散到浓度离子低的位置，即从第一离子注入深度的位置扩散到靠近半导体衬底100表面和靠近半导体层110表面的位置，从而可以提高半导体层内的杂质离子的整体浓度的均匀性。
第二实施例
本发明第二实施例还提供了一种MOS晶体管的形成方法，请参考图6，为本发明实施例的MOS晶体管的形成方法的流程示意图，具体包括：
步骤S201，提供半导体衬底，在所述半导体衬底表面形成栅极结构；
步骤S202，在所述栅极结构两侧的半导体衬底内形成沟槽；
步骤S203，在所述沟槽内填充满应力材料，形成源/漏区，所述源/漏区内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第三杂质离子浓度，且从所述源/漏区底部表面到源/漏区表面，所述源/漏区内的第三杂质离子浓度先减小，达到最低浓度后再增大；
步骤S204，在所述源/漏区进行第二离子注入，从所述源/漏区底部表面到源/漏区表面，第二离子注入形成的第四杂质离子浓度先增大，在深度达到第二离子注入深度时再减小，所述第二离子注入的杂质离子与原位掺杂的杂质离子相同，所述第二离子注入深度小于源/漏区的厚度。
具体的，请参考图7至图11，为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。
请参考图7，提供半导体衬底200，在所述半导体衬底200表面形成栅极结构210。
在本实施例中，所述MOS晶体管为PMOS晶体管，后续填充的应力材料为锗硅，锗硅中掺杂的杂质离子为P型杂质离子。在其他实施例中，所述MOS晶体管为NMOS晶体管，后续填充的应力材料为碳化硅，碳化硅中掺杂的杂质离子为N型杂质离子。
所述半导体衬底200为硅衬底、锗衬底、碳化硅衬底、硅锗衬底、绝缘体上硅衬底其中的一种，在其他实施例中，所述半导体衬底表面还可以形成有外延层，所述半导体衬底表面还可以原位掺杂有杂质离子。本领域的技术人员可以根据待形成的半导体结构选择半导体衬底的类型，因此所述半导体衬底的类型不应过分限制本发明的保护范围。
所述半导体衬底200内还形成有浅沟槽隔离结构205，所述浅沟槽隔离结构位于相邻的器件之间，用于电隔离相邻的器件。
所述栅极结构210包括位于半导体衬底200表面的栅介质层（未图示）、位于所述栅介质层表面的栅电极（未图示）和位于所述栅电极、栅介质层侧壁的侧墙（未标示）。所述栅介质层的材料为HfO2、HfSiO等高K介质材料或SiO2。所述栅电极为金属栅电极或多晶硅栅电极。由于形成栅极结构的工艺为本领域技术人员的公知技术，在此不作赘述。
在其他实施例中，在形成侧墙之前，还可以对所述栅电极两侧的半导体衬底内进行离子注入形成轻掺杂区，所述轻掺杂区可以缓解MOS晶体管的热载流子注入效应。
请参考图8，在所述栅极结构210两侧的半导体衬底200内形成沟槽220。
形成所述沟槽220的工艺为刻蚀工艺，所述刻蚀工艺可以为干法刻蚀工艺，也可以为湿法刻蚀工艺，也可以为干法刻蚀、湿法刻蚀的混合工艺。
在本发明实施例中，先以所述栅极结构210和图形化的光刻胶层（未图示）为掩膜，对所述栅极结构210两侧的半导体衬底200进行干法刻蚀，形成剖面图形为矩形的沟槽（未图示）；然后利用湿法刻蚀工艺对所述矩形的开口暴露出的半导体衬底200进行湿法刻蚀，形成侧壁为“∑”形状的沟槽220。由于所述湿法刻蚀是各向同性的，使得所述沟槽会向沟道区一侧突出，后续形成锗硅源/漏区时，向沟道区突出的锗硅源/漏区能进一步提高沟道区的压缩应力，提高了PMOS的载流子迁移率。
请参考图9，在所述沟槽220内填充锗硅，形成第一锗硅源/漏区231，所述第一锗硅源/漏区231的高度为所述沟槽220的总深度的一半，所述第一锗硅源/漏区231内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第三杂质离子浓度，且从所述第一锗硅源/漏区231底部表面到第一锗硅源/漏区231表面，所述第三杂质离子浓度逐渐减小。
请参考图10，在所述沟槽220（图8所示）内继续填充锗硅，直到填充满所述沟槽220，形成第二锗硅源/漏区232，所述第一锗硅源/漏区231和第二锗硅源/漏区232构成锗硅源/漏区230。所述第二锗硅源/漏区232内原位掺杂有杂质离子，所述第二锗硅源/漏区232内原位掺杂的杂质离子与所述第一锗硅源/漏区231内原位掺杂的杂质离子相同，所述原位掺杂的杂质离子浓度也为第三杂质离子浓度，且从所述第一锗硅源/漏区231表面到第二锗硅源/漏区232表面，所述第三杂质离子浓度逐渐增大，所述第一锗硅源/漏区231顶部表面和第二锗硅源/漏区232底部表面的杂质离子浓度相等。
本实施例中，所述第一锗硅源/漏区231和第二锗硅源/漏区232中原位掺杂的杂质离子为硼，形成所述第一锗硅源/漏区231和第二锗硅源/漏区232的工艺为选择性外延工艺，具体工艺包括：反应腔的反应温度范围为500℃~800℃，反应腔的压强范围为1Torr~100Torr，通入反应气体包括：硅源、锗源、硼源、HCl和H2，所述硅源、锗源、硼源和HCl的气流量范围各为1sccm~1000sccm，所述H2的气流量范围为0.1slm~50slm，其中所述硅源、锗源、硼源分别用于提供硅、锗、硼，所述硅源为SiH4或SiH2Cl2，所述锗源为GeH4，所述硼源为B2H6或BH3，HCl有利于进行锗硅的选择性外延，H2为反应气体的载气体。在形成第一锗硅源/漏区231时，通过控制硼源的气流量，所述硼源的气流量逐渐变小，使得从所述沟槽220底部表面到第一锗硅源/漏区231表面，第一锗硅源/漏区231内原位掺杂的硼离子的杂质离子浓度逐渐减小。在形成第二锗硅源/漏区231时，通过控制硼源的气流量，所述硼源的气流量逐渐变大，使得从所述第一锗硅源/漏区231表面到第二锗硅源/漏区232表面，第二锗硅源/漏区232内原位掺杂的硼离子的杂质离子浓度逐渐增大。在本实施例中，靠近锗硅源/漏区230底部表面、锗硅源/漏区230表面的第三杂质离子浓度的范围为1E20~1E21atom/cm3，所述第三杂质离子浓度的最低浓度的范围为1E18~1E19atom/cm3。请参考图12，为本发明实施例的锗硅源/漏区230中原位掺杂的杂质离子和离子注入的杂质离子的分布示意图。整体上，从所述沟槽底部表面到锗硅源/漏区230表面，锗硅源/漏区230内的第三杂质离子浓度先减小，达到最低浓度后再增大。在本发明实施例中，所述第三杂质离子浓度是连续性地先减小，再增大。在其他实施例中，所述第三杂质离子浓度是阶梯性地先减小，再增大。
所述锗硅源/漏区可以利用一次或多次选择性外延工艺形成。在本实施例中，所述锗硅源/漏区230利用两次选择性外延工艺形成。在其他实施例中，当所述锗硅源/漏区可以利用一次选择性外延工艺形成时，通过控制硼源的气流量，硼源的气流量先逐渐变小，达到最低值后再增大，使得从所述沟槽底部表面到锗硅源/漏区表面，锗硅源/漏区中原位掺杂的硼离子的杂质离子浓度先减小，达到最低浓度后再增大。
在本实施例中，所述锗硅源/漏区230表面比半导体衬底200表面高，突出部分的锗硅源/漏区230可以用于在后续工艺中形成金属硅化物，有利于降低互连结构的电阻。在其他实施例中，所述锗硅源/漏区表面也可以与半导体衬底表面齐平。
在本实施例中，所述锗硅源/漏区230中锗的摩尔百分比为0~35%。所述锗硅源/漏区230中锗的含量可以是固定的，也可以不同位置锗的含量不同，通过调整不同位置锗硅源/漏区230中锗的含量，一方面可以提高锗硅源/漏区230产生的应力，另一方面还可以降低由于锗硅和半导体衬底材料的晶格失配所造成的损伤。
请参考图11，对所述锗硅源/漏区230内进行第二离子注入，第二离子注入形成的杂质离子浓度为第四杂质离子浓度，所述第二离子注入的杂质离子与原位掺杂的杂质离子相同，所述第二离子注入深度小于锗硅源/漏区230的厚度。
由于锗硅源/漏区230通常为重掺杂区，需要采用离子注入和原位掺杂两者工艺相结合的方式对锗硅源/漏区230进行掺杂。在本实施例中，采用硼离子对锗硅源/漏区230进行第二离子注入，所述第二离子注入可以包括一次或多次离子注入工艺，因硼离子注入形成的杂质离子浓度为第四杂质离子浓度，从所述锗硅源/漏区230底部表面到锗硅源/漏区230表面，第二离子注入形成的第四杂质离子浓度先增大，在深度达到第二离子注入深度时再减小。其中，靠近锗硅源/漏区230底部表面、锗硅源/漏区230表面的第四杂质离子浓度的范围为1E18~1E19atom/cm3，第二离子注入深度对应位置的第四杂质离子浓度的范围为1E20~1E21atom/cm3。请参考图12，第二离子注入的杂质离子的杂质离子分布为呈高斯分布，其中所述高斯分布的最大值对应的深度即为所述第二离子注入深度，所述第二离子注入形成的杂质离子主要位于第二离子注入深度及附近的位置，而越远离所述第二离子注入深度的位置，第二杂质离子浓度越小。在本实施例中，由于所述第二离子注入深度小于锗硅源/漏区230的厚度，使得第四杂质离子浓度的最大值对应的位置位于锗硅源/漏区230内部，靠近沟槽底部表面的第四杂质离子浓度和靠近锗硅源/漏区230表面的第四杂质离子浓度都小于锗硅源/漏区230内部的第四杂质离子浓度。
由于所述沟槽侧壁向沟道区突出的位置通常位于所述沟槽总深度的一半位置或靠近总深度的一半位置，而为了提高锗硅源/漏区顶部表面和底部表面的杂质离子浓度的一致性，现有技术中对锗硅源/漏区进行离子注入的离子注入深度也通常位于所述沟槽总深度的一半位置或靠近总深度的一半位置。由于离子注入深度对应的位置及离子注入深度附近位置因离子注入导致的杂质离子浓度会很高，使得所述沟槽侧壁向沟道区突出的位置的杂质离子浓度很高，靠近沟槽顶部和底部的杂质离子浓度很低，容易引起沟道区击穿、漏电流增大等问题。
在本发明实施例中，由于从沟槽底部表面到锗硅源/漏区230表面，所述锗硅源/漏区230内的第三杂质离子浓度先减小，达到最低浓度后再增大，而因第二离子注入形成的第四杂质离子浓度先变大再变小，两种掺杂浓度相加后获得的整体浓度的均匀性比现有技术形成用离子注入工艺时形成的掺杂区的杂质离子浓度的均匀性更好，靠近所述锗硅源/漏区230上下表面的整体浓度与第二离子注入深度位置对应的整体浓度相差不大，所述锗硅源/漏区230上下表面的整体浓度与第二离子注入深度位置对应的整体浓度的浓度差远远小于现有技术中用离子注入工艺时锗硅层上下表面的硼离子浓度与离子注入深度位置对应的硼离子浓度的浓度差，避免了锗硅源/漏区230中上下浓度差过大可能导致的漏电流增大、电阻值发生漂移、载流子迁移率发生漂移等问题。且由于不同深度的锗硅源/漏区230的杂质离子浓度的均匀性较好，即使离子注入深度的位置与沟槽侧壁向沟道区突出的位置相对应，也不容易引起沟道区击穿、漏电流增大等问题。
在本发明实施例中，通过调整不同位置原位掺杂的第三杂质离子浓度，原位掺杂的第三杂质离子浓度达到最低浓度时对应的深度与所述第二离子注入深度相等，且靠近锗硅源/漏区230底部表面（即沟槽底部表面）的第三杂质离子浓度与第二离子注入深度对应位置的第四杂质离子浓度相等或处于同一数量级，靠近锗硅源/漏区230表面的第三杂质离子浓度与第二离子注入深度对应位置的第四杂质离子浓度相等或处于同一数量级。所述第二离子注入深度对应位置的第三杂质离子浓度与靠近锗硅源/漏区230表面的第四杂质离子浓度相等或处于同一数量级，与靠近锗硅源/漏区230底部表面的第四杂质离子浓度相等或处于同一数量级。在由于第三杂质浓度和第四杂质浓度相加后，靠近锗硅源/漏区230底部表面和靠近锗硅源/漏区230表面的整体浓度与第二离子注入深度对应位置的整体浓度相等或处于同一数量级，可以最大程度的减小所述锗硅源/漏区230上下表面的整体浓度与第二离子注入深度的位置对应的整体浓度的浓度差，从而可以提高锗硅源/漏区230内的杂质离子的整体浓度的均匀性，避免了锗硅源/漏区230中上下浓度差过大可能导致的漏电流增大、电阻值发生漂移、载流子迁移率发生漂移等问题。
在其他实施例中，所述第二离子注入深度与原位掺杂的第三杂质离子浓度达到最低值时对应的深度可以不同，且靠近锗硅源/漏区底部表面和靠近锗硅源/漏区表面的第三杂质离子浓度与第四杂质离子浓度的最大值也可以有差异，只要从所述锗硅源/漏区底部表面到锗硅源/漏区表面，原位掺杂的第三杂质离子浓度先减小，后增大，从而就可以使得所述锗硅源/漏区的上下表面的整体浓度与第二离子注入深度位置对应的整体浓度的浓度差小于现有技术中两者之间的浓度差，从而可以提高半导体层内的杂质离子的整体浓度的均匀性。
在进行完第一离子注入工艺后，还需要对所述MOS晶体管进行退火，激活锗硅源/漏区中的杂质离子，并可以修复因离子注入所造成的晶格缺陷，还有利于杂质离子从掺杂浓度高的位置扩散到浓度离子低的位置，即从第二离子注入深度的位置扩散到靠近锗硅源/漏区底部表面和靠近硅源/漏区表面的位置，从而可以提高锗硅源/漏区的杂质离子的整体浓度的均匀性。
综上，利用本发明实施例的半导体结构的形成方法：在所述半导体衬底表面形成半导体层时，从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大；在所述半导体层内采用相同的杂质离子进行第一离子注入，第一离子注入深度小于半导体层的厚度。由于所述第一离子注入深度小于半导体层的厚度，从所述半导体衬底表面到半导体层表面，因第一离子注入形成的第二杂质离子浓度先变大再变小，而所述半导体层内的原位掺杂的第一杂质离子浓度先减小，达到最低浓度后再增大，使得半导体层内各个深度的第一杂质离子浓度和第二杂质离子浓度相加后的整体浓度均匀性较高，有利于提高半导体结构的电学性能。
利用本发明实施例的MOS晶体管的形成方法，形成源/漏区时，从所述沟槽底部表面到源/漏区表面，所述源/漏区内的第三杂质离子浓度先减小，达到最低浓度后再增大；对所述源/漏区内采用相同的杂质离子进行第二离子注入，所述第二离子注入深度小于源/漏区的厚度。由于所述第二离子注入深度小于源/漏区的厚度，从所述源/漏区底部表面到源/漏区表面，因第二离子注入形成的第四杂质离子浓度先变大再变小，而所述半导体层内的原位掺杂的第三杂质离子浓度先减小，达到最低浓度后再增大，使得半导体层内各个深度的第三杂质离子浓度和第四杂质离子浓度相加后的整体浓度均匀性较高，有利于提高MOS晶体管的电学性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成半导体层，所述半导体层内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第一杂质离子浓度，且从所述半导体衬底表面到半导体层表面，所述半导体层内的第一杂质离子浓度先减小，达到最低浓度后再增大；
在所述半导体层内进行第一离子注入，从所述半导体衬底表面到半导体层表面，第一离子注入形成的第二杂质离子浓度先增大，在深度达到第一离子注入深度时再减小，所述第一离子注入的杂质离子与原位掺杂的杂质离子相同，所述第一离子注入深度小于半导体层的厚度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一杂质离子浓度的最低浓度相应的深度与所述第一离子注入深度相等。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子注入深度对应位置的第二杂质离子浓度与靠近半导体层表面的第一杂质离子浓度相等或处于同一数量级，与靠近半导体衬底表面的第一杂质离子浓度相等或处于同一数量级。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一杂质离子浓度的最低浓度与靠近半导体层表面的第二杂质离子浓度相等或处于同一数量级，与靠近半导体衬底表面的第二杂质离子浓度相等或处于同一数量级。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述半导体层的工艺为外延工艺或化学气相沉积工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，靠近半导体衬底表面、半导体层表面的第一杂质离子浓度、第一离子注入深度对应位置的第二杂质离子浓度的范围为1E20~1E21atom/cm3，靠近半导体衬底表面、半导体层表面的第二杂质离子浓度、第一杂质离子浓度的最低浓度的范围为1E18~1E19atom/cm3。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，进行第一离子注入后，对所述半导体层进行退火处理。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层利用一次形成工艺或多次形成工艺形成。
9.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底表面形成栅极结构；
在所述栅极结构两侧的半导体衬底内形成沟槽；
在所述沟槽内填充满应力材料，形成源/漏区，所述源/漏区内原位掺杂有杂质离子，所述原位掺杂的杂质离子浓度为第三杂质离子浓度，且从所述源/漏区底部表面到源/漏区表面，所述源/漏区内的第三杂质离子浓度先减小，达到最低浓度后再增大；
在所述源/漏区进行第二离子注入，从所述源/漏区底部表面到源/漏区表面，第二离子注入形成的第四杂质离子浓度先增大，在深度达到第二离子注入深度时再减小，所述第二离子注入的杂质离子与原位掺杂的杂质离子相同，所述第二离子注入深度小于源/漏区的厚度。
10.如权利要求9所述的MOS晶体管的形成方法，其特征在于，所述第三杂质离子浓度的最低浓度相应的深度与所述第二离子注入深度相等。
11.如权利要求9所述的MOS晶体管的形成方法，其特征在于，所述第二离子注入深度对应位置的第四杂质离子浓度与靠近源/漏区底部表面的第三杂质离子浓度相等或处于同一数量级，与靠近源/漏区表面的第三杂质离子浓度相等或处于同一数量级。
12.如权利要求9所述的MOS晶体管的形成方法，其特征在于，所述第三杂质离子浓度的最低浓度与靠近源/漏区底部表面的第四杂质离子浓度相等或处于同一数量级，与靠近源/漏区表面的第四杂质离子浓度相等或处于同一数量级。
13.如权利要求9所述的MOS晶体管的形成方法，其特征在于，靠近源/漏区底部表面、源/漏区表面的第三杂质离子浓度、第二离子注入深度对应位置的第四杂质离子浓度的范围为1E20~1E21atom/cm3，靠近源/漏区底部表面、源/漏区表面的第四杂质离子浓度、第三杂质离子浓度的最低浓度的范围为1E18~1E19atom/cm3。
14.如权利要求9所述的MOS晶体管的形成方法，其特征在于，形成所述源/漏区的工艺为选择性外延工艺。
15.如权利要求14所述的MOS晶体管的形成方法，其特征在于，所述源/漏区利用一次或多次选择性外延工艺形成。
16.如权利要求9所述的MOS晶体管的形成方法，其特征在于，所述应力材料为锗硅，所述杂质离子为P型杂质离子。
17.如权利要求9所述的MOS晶体管的形成方法，其特征在于，所述应力材料为碳化硅，所述杂质离子为N型杂质离子。
18.如权利要求9所述的MOS晶体管的形成方法，其特征在于，进行第二离子注入后，对所述MOS晶体管进行退火处理。
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