CN102376533A - 交替排列的p型和n型半导体薄层结构的制作方法及器件 - Google Patents
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Abstract
本发明公开了一种交替排列的P型和N型半导体薄层结构的制作方法，在硅基片上，采用外延生长的方法生长交替排列的结构中横向尺寸小的半导体薄层；在所形成的半导体薄层中形成横向尺寸大的半导体薄层所需的沟槽；在所述沟槽中外延生长交替排列的结构中横向尺寸大的半导体薄层，填充所述沟槽；利用回刻或化学机械研磨进行沟槽表面平坦化，得到P型和N型交替排列的半导体薄层结构。本发明还公开了一种超级结功率NMOSFET器件，以及一种超级结功率NMOSFET器件的制作方法。本发明能使所述制作方法实现的工艺难度减小，得到更小单元尺寸的结构。
Description
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种交替排列的P型和N型半导体薄层结构的制作方法。本发明还涉及一种超级结功率NMOSFET器件，以及一种超级结功率NMOSFET器件制作方法。
背景技术
超级结MOSFET(结合图1所示)采用新的耐压层结构-利用一系列的交替排列的P型和N型半导体薄层(或称半导体柱层)，在截止状态下P型和N型区在较低电压下就完全耗尽，承受高的电压，因此可以使P型区和N型区都在相对高掺杂浓度下实现高的击穿电压；在导通状态下，由于N区具有相对高的掺杂浓度(一般可以做到常规VDMOS的N区掺杂浓度的10倍以上)，从而获得低导通电阻；超级结MOSFET由于同时可以获得低导通电阻和高击穿电压，打破了传统功率MOSFET理论极限，获得了广泛重视。
该器件的结构和制作方法可分为两大类：第一类是利用多次光刻-外延成长和注入来获得交替排列的P型和N型掺杂区。第二类是在N型硅外延层上开沟槽，往沟槽中填入P型多晶，或倾斜注入P型杂质，或填入P型外延。上述第一类工艺不仅工艺复杂，实现难度大，而且成本很高。第二类工艺中，利用P型外延填满沟槽的方式虽然工艺难度较大，但由于其拥有成本低的特点，很有应用前景。
为了得到更低的比抵抗电阻，一方面可以通过提高交替排列的P/N薄层中N型和相应的P型杂质浓度的方式实现；但是提高杂质浓度会带来击穿电压的下降，为了维持同样的击穿电压，就需要减小每个P/N单元(一个P型和一个N型半导体薄层)的尺寸，在一定击穿电压下能得到的最小比抵抗电阻与每个P/N单元尺寸的关系参见图11所示。由于击穿电压的需要，P/N薄层(即交替排列的P型和N型半导体薄层)的厚度不能减小，因此每个P/N薄层的高宽比增大，沟槽刻蚀和P型硅填入的工艺难度很大。另一方面是在交替排列的P/N薄层中，增大N型薄层所占的比例；例如，使P型薄层横向尺寸与N型薄层横向尺寸的比例从一般的1∶1增加到1∶2或1∶10；但增加了两者的比例之后，就需要使P型薄层的杂质浓度相应的增加，因此对P型薄层的杂质浓度的变化的要求就需要提高。当P型薄层是通过沟槽填充来获得时，要精确控制和检测它的杂质浓度就很困难，同时，P型薄层尺寸的缩小使得沟槽的刻蚀和填充的工艺难度都增大了。
发明内容
本发明要解决的技术问题是提供一种交替排列的P型和N型半导体薄层结构的制作方法，其实现的工艺难度减小；为此，本发明还要提供一种按照前述方法制作的超级结功率NMOSFET器件，以及一种超级结功率NMOSFET器件制作方法。
为解决上述技术问题，本发明的交替排列的P型和N型半导体薄层结构的制作方法包括如下步骤：
步骤一、在硅基片上，采用外延生长的方法生长交替排列的结构中横向尺寸小的半导体薄层；
步骤二、在步骤一所形成的半导体薄层中形成横向尺寸大的半导体薄层所需的沟槽；
步骤三、在所述沟槽中外延生长交替排列的结构中横向尺寸大的半导体薄层，填充所述沟槽；
步骤四、利用回刻或化学机械研磨进行沟槽表面平坦化，得到P型和N型交替排列的半导体薄层结构。
上述方法中：
所述小的半导体薄层，其横向尺寸为0.5-6微米；所述大的半导体薄层，其横向尺寸为小的半导体薄层横向尺寸的1-10倍。
步骤二所形成的沟槽，可以利用氧化硅、氮化硅、氮氧化硅或者它们的组合做为刻蚀的掩膜。
所述交替排列的P型和N型半导体薄层沿其垂直于硅基片表面方向上的掺杂杂质的浓度分布可以是P型和N型都是均匀的；也可以一种是均匀的，另一种是单调变化的；或者两种都是单调变化的。
步骤一外延生长时的温度为650℃至1200℃。步骤三所述外延生长时的温度为650℃至到1200℃。
步骤三中所述外延生长可以是从沟槽侧壁和底部同时成长，也可以只从沟槽底部开始成长。步骤三中所述外延生长是选择性的外延生长。步骤三中所述外延生长的半导体薄层的杂质浓度按步骤一中外延生长的半导体薄层的杂质浓度进行实时微调。
按照上述方法制作的超级结功率NMOSFET器件，其中，交替排列的P型和N型半导体薄层中，P型半导体薄层的横向尺寸与N型半导体薄层的横向尺寸的比为1∶1到1∶10。
所述超级结功率NMOSFET器件的制作方法，包括如下步骤：
步骤1、在高掺杂的N+硅基片上外延生长N-外延层到1-10微米；
步骤2、在所述N-外延层上生长一层P型外延层；
步骤3、在所述P型外延层中形成沟槽，该沟槽将所述P型外延层刻穿，停留在所述N-外延层的表面；
步骤4、在所述沟槽中形成第二N-外延层，填充所述沟槽；
步骤5、利用回刻工艺或利用化学机械研磨完成沟槽表面平坦化，形成交替排列的P型和N型半导体薄层结构；交替排列的P型和N型半导体薄层中，P型半导体薄层的横向尺寸与N型半导体薄层的横向尺寸的比为1∶1到1∶10。
上述方法中：
步骤1中形成的N-外延层的杂质浓度高于或等于步骤4中形成的第二N-外延层中邻近步骤1中N-外延层处的杂质浓度。
步骤1中形成的N-外延层的杂质浓度可以是沿该N-外延层垂直方向变化的，也可以是均匀的。步骤1中形成的N-外延层的杂质浓度沿该N-外延层垂直方向上，浓度的最大值在靠近该N-外延层上表面0.5-2微米处。
步骤3所形成的沟槽，可以利用氧化硅、氮化硅、氮氧化硅或者它们的组合做为刻蚀的掩膜。
所述交替排列的P型和N型半导体薄层沿其垂直于N+硅基片表面方向上的掺杂杂质的浓度分布可以是P型和N型都是均匀的；也可以一种是均匀的，另一种是单调变化的；或者两种都是单调变化的。
步骤1中所述外延生长时的温度为650℃至1200℃。步骤2中所述外延生长时的温度为650℃至1200℃。步骤4中形成第二N-外延层时，外延生长的温度为650℃至1200℃。
步骤4中形成第二N-外延层时，外延生长可以是从沟槽的侧壁和底部同时成长，也可以只从沟槽的底部开始成长。步骤4中形成第二N-外延层时，外延生长是选择性的外延生长。步骤4中形成第二N-外延层时，其杂质的浓度按步骤2形成的P型外延层的实际杂质的浓度进行实时微调。
采用本发明的方法能以相对低的工艺难度实现P型薄层横向尺寸与N型薄层横向尺寸的比例从1∶1到1∶10的器件结构，并得到实现电荷平衡的制作技术。在该方法的基础上可以通过进一步优化P/N薄层下面的N型外延的杂质浓度的分布，提高器件的击穿电压；通过P/N薄层的纵向的杂质浓度分布的优化，提高器件的工艺稳定性。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1-10是本发明的方法一实施例工艺流程示意图；
图11是比抵抗电阻与P/N单元横向尺寸之间的关系图；
图12是N型杂质浓度分布一实施例示意图；
图13是P型和N型杂质浓度分布一实施例示意图。
具体实施方式
实施例一
P型半导体薄层横向尺寸与N型半导体薄层横向尺寸的比例为1∶4，沟槽单元宽度为5微米，BVDS(漏源击穿电压)为600V的器件。制作方法如下：
步骤一、参见图2所示，在N+硅基板1上形成N-外延层2，N+硅基板1的电阻率一般在0.001-0.003欧姆.厘米。N-外延层2的厚度和电阻率是按照器件设计的要求来确定的，如对BVDS600V的器件，其电阻率一般选取0.2-1欧姆.厘米，厚度选取2-10微米。在所述N-外延层2上生长一层P型外延层3，该P型外延层3的厚度为40-50微米，掺杂杂质的浓度在1E15-3E16ATOMS/CM3水平。
步骤二、参见图3所示，在所述P型外延层3上生长一层介质膜4-1，利用光刻胶做掩膜完成介质膜4-1的刻蚀，再利用介质膜4-1做硬掩膜，完成沟槽5的刻蚀。这里沟槽5的深度一般在30-50微米，所述沟槽5的刻蚀要将所述P型外延层3刻穿，停留在N-外延层2的表面。
步骤三、参见图4，之后进行选择性外延生长，在所述沟槽5中形成第二N-外延层6，填充所述沟槽5。第二N-外延层6的电阻率是按照器件设计的要求来确定的，要实现P/N薄层中电荷的平衡；一般一个P/N单元中第二N-外延层6中的N型载流子与沟槽中P型载流子要达到基本平衡，两者的差要小于P型载流子总量的30％。
步骤四，参见图5，利用回刻工艺或利用化学机械研磨完成沟槽表面平坦化，形成交替排列的P型和N型半导体薄层结构。
实施例二
P型半导体薄层横向尺寸与N型半导体薄层横向尺寸的比例为1∶4，沟槽单元尺寸为5微米，BVDS为600V的器件。
步骤一、参见图2所示，在N+硅基板1上形成N-外延层2，N+硅基板1的电阻率一般在0.001-0.003欧姆.厘米。N-外延层2的厚度和电阻率是按照器件设计的要求来确定的，如对BVDS600V的器件，其电阻率一般选取在0.2-1欧姆.厘米，厚度选取2-10微米。在所述N-外延层2上生长一层P型外延层3，该P型外延层3的厚度为40-50微米，掺杂浓度在1E15-3E16ATOMS/CM3水平。
步骤二、参见图3所示，在所述P型外延层3上生长一层介质膜4-1，利用光刻胶做掩膜完成介质膜4-1的刻蚀，再利用介质膜4-1做硬掩膜，完成沟槽5的刻蚀。这里沟槽5的深度一般在40-50微米，所述沟槽5的刻蚀要将所述P外延层3刻穿，停留在N-外延层2的表面。
步骤三、参见图6所示，在所述沟槽5的侧壁和底部淀积第一层介质膜4-2，如SiO2，在该介质膜4-2上再淀积第二层另一种介质膜如SiN，利用回刻将沟槽5底部的第二层介质膜完全刻蚀掉，再将沟槽5底部的第一层介质膜4-2完全刻蚀掉，最后将第二层介质膜全部去除掉，就得到了沟槽5底部硅露出(即露出N-外延层2)，沟槽5侧壁和顶部都被第一层介质膜4-2保护住的结构。
步骤四、在沟槽5内进行外延生长，在沟槽5中形成第二N-外延层6，该第二N-外延层6的电阻率是按照器件设计的要求来确定的，要实现P/N薄层中电荷的平衡，一般一个P/N单元中第二N-外延层6中的N型载流子与沟槽中P型载流子要达到基本平衡，两者的差要小于P型载流子总量的30％；厚度与所述P型外延层3相同，即填满所述沟槽5，如图7所示。
步骤五、参见图8所示将沟槽5表面的介质膜4-1、4-2刻蚀掉，就得到所希望获得的交替排列的P型和N型半导体薄层结构。
如果要制作一个NMOSFET，可以在前述的实施例一所述方法完成之后，再在交替排列的P型和N型半导体薄层的上部淀积一层N外延层7，该N外延层7的厚度与器件完成后P阱8的厚度基本一致，在2-5微米，参见图9所示。再利用其他成熟的VDMOS工艺，就可以得到最终的器件结构如图10所示。图10中的标号9为栅氧化层，10为多晶硅栅，11为N+源区，12为介质膜，13为接触孔，14为P+接触注入，15为表面金属，16为背面金属。或者，在前述的实施例一所述方法完成P/N薄层结构之后，直接利用成熟的VDMOS工艺，得到如图1所示的器件结构。由于之后的P阱注入，N+注入，P+接触孔注入的掺杂浓度都比前述的P型外延和N型外延的掺杂浓度高几个数量级，因此这样得到的器件特性同样是可以控制的。
在上述实施例实施过程中，N-外延2的杂质浓度可以和沟槽中第二N-外延层6的杂质浓度一样，也可以与之不一样。将该N-外延层2的杂质浓度增加到比沟槽中第二N-外延层6的杂质浓度高，一方面可以使导通状态下的电阻降低，在关断状态下，它会将P/N薄层中的电场沿器件源极到漏极的电场的减小程度下降，从而提高器件的击穿电压；另外还可以将靠近沟槽内外延层底部的区域形成一个N杂质的峰值，更好的提高器件的耐压特性，如图12所示。在图12中表示一种器件的结构中，使N型杂质的分布沿ABC切面如图中所示(结合图8、9所示)；沟槽中填充的N型杂质的浓度是变化的，那么只要BC间的杂质浓度或图12中的峰值浓度比沟槽底部的杂质浓度高就可以，一般在2-10倍。
结合图8、9所示，在P/N薄层中，P型或N型杂质的浓度沿A到B的方向可以是均匀不变的，也可以是变化的。例如，只有P型薄层中杂质的浓度沿A到B(垂直)方向是单调变化的，但N型薄层中杂质的浓度从A到B是不变的，或反过来只有N型薄层中杂质的浓度沿A到B方向是单调变化的，但P型薄层中杂质的浓度从A到B是不变的；也可以是P型薄层和N型薄层中杂质的浓度A到B方向都是单调变化的。图13是一种示例，使P型薄层中杂质的浓度从A到B单调递减，而N型薄层中杂质的浓度从A到B单调增加；以上所述不均匀杂质分布的目的是得到更大工艺窗口。
进一步的，在实施生产过程中，由于P型外延是全面生长的，可以在P型外延生长完成后，得到其精确的杂质浓度的分布状态，并将这一数据反馈到N型沟槽的填充工艺中，使N型杂质的浓度按P型杂质的实际浓度进行实时微调(或称调整)，目标是实现N型和P型的电荷平衡，得到良好的器件特性。
本发明能使实现的工艺难度减小，得到更小单元尺寸的结构。
以上通过实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (22)
1.一种交替排列的P型和N型半导体薄层结构的制作方法，其特征在于，包括以下步骤：
步骤一、在硅基片上，采用外延生长的方法生长交替排列的结构中横向尺寸小的半导体薄层；
步骤二、在步骤一所形成的半导体薄层中形成横向尺寸大的半导体薄层所需的沟槽；
步骤三、在所述沟槽中外延生长交替排列的结构中横向尺寸大的半导体薄层，填充所述沟槽；
步骤四、利用回刻或化学机械研磨进行沟槽表面平坦化，得到P型和N型交替排列的半导体薄层结构。
2.如权利要求1所述的制造方法，其特征在于：所述小的半导体薄层，其横向尺寸为0.5-6微米；所述大的半导体薄层，其横向尺寸为小的横向尺寸的1-10倍。
3.如权利要求1所述的制造方法，其特征在于：步骤二所形成的沟槽，可以利用氧化硅、氮化硅、氮氧化硅或者它们的组合做为刻蚀的掩膜。
4.如权利要求1所述的制造方法，其特征在于：所述交替排列的P型和N型半导体薄层沿其垂直于硅基片表面方向上的掺杂杂质的浓度分布可以是P型和N型都是均匀的；也可以一种是均匀的，另一种是单调变化的；或者两种都是单调变化的。
5.如权利要求1所述的制造方法，其特征在于：步骤一外延生长时的温度为650℃至1200℃。
6.如权利要求1所述的制造方法，其特征在于：步骤三所述外延生长时的温度为650℃至到1200℃。
7.如权利要求1所述的制造方法，其特征在于：步骤三中所述外延生长可以是从沟槽侧壁和底部同时成长，也可以只从沟槽底部开始成长。
8.如权利要求1所述的制造方法，其特征在于：步骤三中所述外延生长是选择性的外延生长。
9.如权利要求1所述的制造方法，其特征在于：步骤三中所述外延生长的半导体薄层的杂质浓度按步骤一中外延生长的半导体薄层的杂质浓度进行实时微调。
10.一种按照权利要求1所述方法制作的超级结功率NMOSFET器件，其特征在于：交替排列的P型和N型半导体薄层中，P型半导体薄层的横向尺寸与N型半导体薄层的横向尺寸的比为1∶1到1∶10。
11.一种超级结功率NMOSFET器件的制作方法，其特征在于，包括如下步骤：
步骤1、在N+硅基片上外延生长N-外延层到1-10微米；
步骤2、在所述N-外延层上生长一层P型外延层；
步骤3、在所述P型外延层中形成沟槽，该沟槽将所述P型外延层刻穿，停留在所述N-外延层的表面；
步骤4、在所述沟槽中形成第二N-外延层，填充所述沟槽；
步骤5、利用回刻工艺或利用化学机械研磨完成沟槽表面平坦化，形成交替排列的P型和N型半导体薄层结构；交替排列的P型和N型半导体薄层中，P型半导体薄层的横向尺寸与N型半导体薄层的横向尺寸的比为1∶1到1∶10。
12.如权利要求11所述的制造方法，其特征在于：步骤1中形成的N-外延层的杂质浓度高于或等于步骤4中形成的第二N-外延层中邻近步骤1中N-外延层处的杂质浓度。
13.如权利要求11所述的制造方法，其特征在于：步骤1中形成的N-外延层的杂质浓度可以是沿该N-外延层垂直方向变化的，也可以是均匀的。
14.如权利要求11所述的制造方法，其特征在于：步骤1中形成的N-外延层的杂质浓度沿该N-外延层垂直方向上，浓度的最大值在靠近该N-外延层上表面0.5-2微米处。
15.如权利要求11所述的制造方法，其特征在于：步骤3所形成的沟槽，可以利用氧化硅、氮化硅、氮氧化硅或者它们的组合做为刻蚀的掩膜。
16.如权利要求11所述的制造方法，其特征在于：所述交替排列的P型和N型半导体薄层沿其垂直于N+硅基片表面方向上的掺杂杂质的浓度分布可以是P型和N型都是均匀的；也可以一种是均匀的，另一种是单调变化的；或者两种都是单调变化的。
17.如权利要求11所述的制造方法，其特征在于：步骤1中所述外延生长时的温度为650℃至1200℃。
18.如权利要求11所述的制造方法，其特征在于：步骤2中所述外延生长时的温度为650℃至1200℃。
19.如权利要求11所述的制造方法，其特征在于：步骤4中形成第二N-外延层时，外延生长的温度为650℃至1200℃。
20.如权利要求11所述的制造方法，其特征在于：步骤4中形成第二N-外延层时，外延生长可以是从沟槽的侧壁和底部同时成长，也可以只从沟槽的底部开始成长。
21.如权利要求11所述的制造方法，其特征在于：步骤4中形成第二N-外延层时，外延生长是选择性的外延生长。
22.如权利要求11所述的制造方法，其特征在于：步骤4中形成第二N-外延层时，其杂质的浓度按步骤2形成的P型外延层的实际杂质的浓度进行实时微调。
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|---|---|
| CN (1) | CN102376533A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104183641A (zh) * | 2013-05-24 | 2014-12-03 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其形成方法 |
| CN104409334A (zh) * | 2014-11-06 | 2015-03-11 | 中航（重庆）微电子有限公司 | 一种超结器件的制备方法 |
| CN105679809A (zh) * | 2016-01-15 | 2016-06-15 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结的制造方法 |
| CN112768522A (zh) * | 2019-11-01 | 2021-05-07 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030219933A1 (en) * | 2002-05-22 | 2003-11-27 | Shoichi Yamauchi | Semiconductor device having epitaxially-filled trench and method for manufacturing semiconductor device having epitaxially-filled trench |
-
2010
- 2010-08-26 CN CN2010102652798A patent/CN102376533A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030219933A1 (en) * | 2002-05-22 | 2003-11-27 | Shoichi Yamauchi | Semiconductor device having epitaxially-filled trench and method for manufacturing semiconductor device having epitaxially-filled trench |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104183641A (zh) * | 2013-05-24 | 2014-12-03 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其形成方法 |
| CN104183641B (zh) * | 2013-05-24 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其形成方法 |
| CN104409334A (zh) * | 2014-11-06 | 2015-03-11 | 中航（重庆）微电子有限公司 | 一种超结器件的制备方法 |
| CN105679809A (zh) * | 2016-01-15 | 2016-06-15 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结的制造方法 |
| CN112768522A (zh) * | 2019-11-01 | 2021-05-07 | 南通尚阳通集成电路有限公司 | 超结器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140108 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20140108 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
|
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120314 |