CN104183641B - 一种半导体器件及其形成方法 - Google Patents
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Abstract
本发明公开了一种半导体器件，包括：半导体基底，并在其的一面形成第一电极；半导体漂移区，其由第一漂移区、第二漂移区、第三漂移区组成，且第一漂移区、第二漂移区、第三漂移区按顺序依次向上堆积在半导体基底的另一面上；基极区，其形成于第三漂移区内部；源极区，其形成于基极区内部；栅极介质层，其形成在第三漂移区上面，且位于两个基极区之间；栅极，其形成于栅极介质层之上；金属前介质层，其形成于栅极周围和除两个源极区之间的其余第三漂移区顶部；第二电极，其形成于栅极、金属前介质层和两个源极区之间的第三漂移区上面。此外，本发明还公开了该半导体器件的形成方法。本发明能有效提高超级结漂移区的电荷平衡能力。
Description
技术领域
本发明属于半导体集成电路制造工艺，涉及一种半导体器件及其制造工艺方法。
背景技术
VDMOSFET（Vertical Double-diffused MOSFET，垂直双扩散MOS晶体管）可以采用减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压,因此在VDMOS中,提高器件的击穿电压与减小器件的导通电阻是一对矛盾。超级结MOSFET采用新的耐压层结构-利用一系列的交替排列的P型和N型半导体薄层,在较低电压下反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使P型N型区在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。
超级结MOSFET的难点是器件结构形成困难，主要是交替排列的P型和N型半导体薄层结构的形成。一般的形成方法是：在N形硅外延层上形成深沟槽，再用P形硅外延层填充深沟槽。由于沟槽深度很深，填充困难，容易导致沟槽过早封口，在沟槽内部产生空洞，这些空洞会影响器件的性能。
为了解决沟槽填充问题，很多半导体制造者把沟槽做成倾斜的，即沟槽顶部宽度宽，沟槽底部宽度窄，这样就可以降低沟槽顶部在填充过程中被过早封口的危险。但此技术带来一定的负面效应，即沟槽填充完成后，P柱和N柱在纵向上的宽度分布趋势相反，即P柱从上至下逐渐变窄，而N柱（与P柱对应的部分）从上至下逐渐变宽，造成了电荷平衡的恶化（见图4）。
有发明者提出一种改进技术，即沟槽内部填充一半P型材料（形成如图5所示的P型半导体层31），再用非掺杂或低掺杂的半导体材料填充剩余沟槽（形成如图5所示的本征或P型半导体层41），这样做的好处是可以做到P型柱的宽度近似均匀，但N型柱（与P柱对应的部分）的宽度上下分布依然不均匀（见图5）。
发明内容
本发明要解决的技术问题是提供一种半导体器件结构及其制造工艺，以提高器件的性能，特别是提高超级结漂移区的电荷平衡能力。
为解决上述技术问题，本发明提供一种半导体器件，包括：
半导体基底，并在其的一面形成第一电极；
半导体漂移区，其由第一漂移区、第二漂移区、第三漂移区组成，且第一漂移区、第二漂移区、第三漂移区按顺序依次向上堆积在半导体基底的另一面上；
基极区，其形成于第三漂移区内部；
源极区，其形成于基极区内部；
栅极介质层，其形成在第三漂移区上面，且位于两个基极区之间；
栅极，其形成于栅极介质层之上；
金属前介质层，其形成于栅极周围和除两个源极区之间的其余第三漂移区顶部；
第二电极，其形成于栅极、金属前介质层和两个源极区之间的第三漂移区上面。
进一步地，第一漂移区和第三漂移区由第一半导体层组成，且具有第一导电类型。
进一步地，第二漂移区由交替排列的第一半导体层、第二半导体层、第三半导体层组成；第一半导体层具有第一导电类型，第二半导体层具有第二导电类型，第三半导体层具有第一导电类型。
其中，半导体基底、第一半导体层、第二半导体层均由Si、C、Ge、SiC、GaN或SiGe的单晶材料组成，第三半导体层由Si、C、Ge、SiC、GaN或SiGe的单晶或多晶材料组成，且半导体基底、第一半导体层和第三半导体层具有第一导电类型，第二半导体层具有第二导电类型；第一导电类型与第二导电类型的导电类型相反。
进一步地，基极区具有第二导电类型，源极区具有第一导电类型。
进一步地，栅极介质层为氧化硅、氮化硅和氮氧化硅中的至少一种。
进一步地，栅极为多晶硅或非晶硅。
进一步地，金属前介质层为氧化硅、氮化硅和氮氧化硅中的至少一种。
进一步地，第一电极为Ti、Ni、Ag、Au、Al、Cu中的一种或几种组合。
进一步地，第二电极为Al、Cu、Au、Ag、Ti中的至少一种。
进一步地，在所述的第二漂移区内部，第一半导体层在平行于半导体基底方向上的宽度从上至下逐渐变大，接近于半导体基底的位置宽度最大；第二半导体层在平行于半导体基底方向上的宽度从上至下宽度不变；第三半导体层在平行于半导体基底方向上的宽度从上至下逐渐变小，接近于半导体基底的位置宽度最小；第一半导体层和第三半导体层的宽度之和在纵向上的分布保持不变。
其中第一导电类型和第二导电类型指N型或P型的一种，如果第一导电类型为N型，则第二导电类型为P型；如果第一导电类型为P型，则第二导电类型就为N型。
此外，本发明还提供一种半导体器件的形成方法，包括以下步骤：
1）在半导体基底上依次生长具有第一导电类型的第一半导体层和介质层；
2）用光刻和干法刻蚀在第一半导体层内部刻蚀出沟槽，沟槽在平行于半导体基底方向上的宽度从上至下逐渐变小，接近于沟槽底部位置的宽度最小；
3）在沟槽内部的两个侧壁上形成具有第二导电类型的第二半导体层，第二半导体层在沟槽一个侧壁上的厚度为沟槽底部宽度的一半；
4）在第二半导体层上形成具有第一导电类型的第三半导体层，第三半导体层形成后，沟槽被完全填充；
5）用化学机械研磨工艺对沟槽顶部进行平坦化；
6）用常规MOSFET工艺形成最终的MOSFET半导体器件，包括形成基极区，源极区、栅极介质层、栅极、金属前介质层、第二电极、半导体基底减薄和背面第一电极形成工艺。
进一步地，所述步骤1）中，所述第一半导体层的厚度为10-100微米；所述半导体基底的载流子浓度大于第一半导体层；所述介质层为氧化硅、氮化硅或氮氧化硅中的至少一种。
进一步地，所述步骤2）中，所述沟槽的深度为8-90微米，沟槽顶部宽度为1.0-10微米，沟槽底部宽度为0.5-8微米，且顶部宽度大于底部宽度。
进一步地，所述半导体基底、第一半导体层、第二半导体层均由Si、C、Ge、SiC、GaN或SiGe的单晶材料组成，第三半导体层由Si、C、Ge、SiC、GaN或SiGe的单晶或多晶材料组成，且半导体基底、第一半导体层、第三半导体层具有第一导电类型，第二半导体层具有第二导电类型；第一导电类型与第二导电类型的导电类型相反。
和现有方法相比，本发明的有益效果在于:由于本发明半导体器件的第二漂移区内的第二半导体层在纵向上的宽度不变，且第三半导体层和第一半导体层在纵向上的宽度分布趋势相反。如图2所示，两个第二半导体层3之间的宽度d在纵向上从上至下逐渐增大，两个第二半导体层3之间的第三半导体层4的宽度t从上至下逐渐增大，但t+d在纵向上保持一致，即在第二漂移区顶部的两个第二半导体层3之间的第一半导体层2的宽度d1、第二漂移区顶部的两个第二半导体层3之间的第三半导体层4的宽度t1，和距离第二漂移区顶部x处的两个第二半导体层3之间的第一半导体层2的宽度dx、两个第二半导体层3之间的第三半导体层4的宽度tx满足关系式：t1+d1=tx+dx，即第一半导体层2和第三半导体层4的宽度之和在纵向上的分布保持不变，所以可以提高第一导电类型和第二导电类型的载流子总量在纵向上分布的均匀性，从而提高电荷平衡能力。本发明可以降低超级结的形成难度，从而降低成本，以提高器件的性能，特别是提高超级结漂移区的电荷平衡能力。
附图说明
图1是本发明半导体器件的剖面示意图；
图2是本发明第二漂移区的剖面示意图；
图3a-图3f是本发明实施例1的工艺流程剖面示意图；其中，图3a是本发明实施例1的步骤1）完成后的剖面示意图；图3b是本发明实施例1的步骤2）完成后的剖面示意图；图3c是本发明实施例1的步骤3）完成后的剖面示意图；图3d是本发明实施例1的步骤4）完成后的剖面示意图；图3e是本发明实施例1的步骤5）完成后的剖面示意图；图3f是本发明实施例1的步骤6）完成后的剖面示意图；
图4是一种现有的MOSFET结构的剖面示意图；
图5是另一种现有的MOSFET结构的剖面示意图。
图中附图标记说明如下：
在图1-图3中：
1是半导体基底，2是第一半导体层，3是第二半导体层，4是第三半导体层，5是基极区，6是源极区，7是栅极介质层，8是栅极，9是金属前介质层，10是第二电极，11是第一漂移区，12是第二漂移区，13是第三漂移区，14是第一电极，15是介质层，16是沟槽。
在图4-图5中：
1是半导体基底，21是N型半导体层，31是P型半导体层，41是本征或P型半导体层，5是基极区，6是源极区，7是栅极介质层，8是栅极，9是金属前介质层，10是第二电极，14是第一电极。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
实施例1：
如图3a-图3f所示，该实施例1的工艺流程具体如下：
1）在半导体基底1上依次生长第一半导体层2和介质层15，第一半导体层2和半导体基底1具有第一导电类型，第一半导体层2和半导体基底1均由Si、C、Ge、SiC、GaN或SiGe的单晶材料组成，典型的第一半导体层2为N型硅外延层，典型的半导体基底1为N型硅基底，半导体基底1的载流子浓度大于第一半导体层2；第一半导体层2的厚度为10-100微米；介质层15为氧化硅、氮化硅或氮氧化硅中的至少一种（见图3a）；
2）沟槽刻蚀。用光刻和干法刻蚀在第一半导体层2内部刻蚀出沟槽16，沟槽16在平行于半导体基底1方向上的宽度从上至下逐渐变小，接近于沟槽16底部位置的宽度最小；所述沟槽16的深度为8-90微米，沟槽顶部宽度为1.0-10微米，沟槽底部宽度为0.5-8微米，且顶部宽度大于底部宽度（见图3b）；
3）在沟槽内部的两个侧壁上形成具有第二导电类型的第二半导体层3，第二半导体层3在沟槽一个侧壁上的厚度为沟槽底部宽度的一半；第二半导体层3由Si、C、Ge、SiC、GaN或SiGe的单晶材料组成，典型的第二半导体层3为P型硅外延层（见图3c）；
4）在第二半导体层3上形成具有第一导电类型的第三半导体层4，第三半导体层4形成后，沟槽被完全填充；第三半导体层4由Si、C、Ge、SiC、GaN或SiGe的单晶或多晶材料组成，典型的第三半导体层4为N型硅外延层或N型多晶硅层（见图3d）；
5）用化学机械研磨工艺对沟槽顶部进行平坦化，去除介质层15（见图3e）；
6）接下来用常规MOSFET工艺形成基极区5，源极区6、栅极介质层7、栅极8、金属前介质层9、第二电极10、半导体基底减薄和背面第一电极14形成等，形成MOSFET最终结构（见图3f）。半导体基底1、第一半导体层2、第二半导体层3均由Si、C、Ge、SiC、GaN或SiGe的单晶材料组成，第三半导体层4由Si、C、Ge、SiC、GaN或SiGe的单晶或多晶材料组成，但半导体基底1、第一半导体层2、第三半导体层4具有第一导电类型，第二半导体层3具有第二导电类型；所述的基极区5具有第二导电类型，源极区6具有第一导电类型；第一导电类型与第二导电类型的导电类型相反，在本实施例1中，第一导电类型为N型，第二导电类型为P型。
采用上述方法形成的本发明半导体器件的结构如图1和图2所示，其包括：
半导体基底1，并在其的一面形成第一电极14；
半导体漂移区，其由第一漂移区11、第二漂移区12、第三漂移区13组成，且第一漂移区11、第二漂移区12、第三漂移区13按顺序依次向上堆积在半导体基底1的另一面上；
基极区5，其形成于第三漂移区13内部；
源极区6，其形成于基极区5内部；
栅极介质层7，其形成在第三漂移区13上面，且位于两个基极区5之间；
栅极8，其形成于栅极介质层7之上；
金属前介质层9，其形成于栅极8周围和除两个源极区6之间的其余第三漂移区13顶部；
第二电极10，其形成于栅极8、金属前介质层9和两个源极区6之间的第三漂移区13上面。
所述的第一漂移区11和第三漂移区13由第一半导体层2组成。所述的第二漂移区12由交替排列的第一半导体层2、第二半导体层3、第三半导体层4组成。其中，半导体基底1、第一半导体层2、第二半导体层3均由Si、C、Ge、SiC、GaN或SiGe的单晶材料组成，第三半导体层4由Si、C、Ge、SiC、GaN或SiGe的单晶或多晶材料组成，且半导体基底1、第一半导体层2和第三半导体层4具有第一导电类型，第二半导体层3具有第二导电类型；第一导电类型与第二导电类型的导电类型相反。所述的基极区5具有第二导电类型，源极区6具有第一导电类型。所述的栅极介质层7为氧化硅、氮化硅和氮氧化硅中的至少一种。所述的栅极8为多晶硅或非晶硅。所述的金属前介质层9为氧化硅、氮化硅和氮氧化硅中的至少一种。所述的第一电极14为Ti、Ni、Ag、Au、Al、Cu中的一种或几种组合。所述的第二电极10为Al、Cu、Au、Ag、Ti中的至少一种。如图2所示，在第二漂移区12内部，第一半导体层2在平行于半导体基底1方向上的宽度d从上至下逐渐变大，接近于半导体基底1的位置宽度最大，接近于沟槽顶部位置的宽度d1最小；第二半导体层3在平行于半导体基底1方向上的宽度从上至下宽度不变；第三半导体层4在平行于半导体基底1方向上的宽度t从上至下逐渐变小，接近于沟槽顶部位置的宽度t1最大，接近于半导体基底1的位置宽度最小。由于第二漂移区12内的第二半导体层3在纵向上的宽度不变，且第三半导体层4和第一半导体层2在纵向上的宽度分布趋势相反。如图2所示，两个第二半导体层3之间的宽度d在纵向上从上至下逐渐增大，两个第二半导体层3之间的第三半导体层4的宽度t从上至下逐渐增大，但t+d在纵向上保持一致，即在第二漂移区12顶部的两个第二半导体层3之间的第一半导体层2的宽度d1、第二漂移区12顶部的两个第二半导体层3之间的第三半导体层4的宽度t1，和距离第二漂移区12顶部x处的两个第二半导体层3之间的第一半导体层2的宽度dx、两个第二半导体层3之间的第三半导体层4的宽度tx满足关系式：t1+d1=tx+dx，即第一半导体层2和第三半导体层4的宽度之和在纵向上的分布保持不变，所以可以提高第一导电类型和第二导电类型的载流子总量在纵向上分布的均匀性，从而提高电荷平衡能力。
实施例2：
实施例2与实施例1的区别在于，导电类型相反，在本实施例2中，第一导电类型为P型，第二导电类型为N型。即实施例2的半导体基底1、第一半导体层2、第三半导体层4为P型，第二半导体层3为N型，基极区5为N型，源极区6为P型。
Claims (4)
1.一种半导体器件的形成方法，所述半导体器件包括：
半导体基底，并在其的一面形成第一电极；
半导体漂移区，其由第一漂移区、第二漂移区、第三漂移区组成，且第一漂移区、第二漂移区、第三漂移区按顺序依次向上堆积在半导体基底的另一面上；所述的第二漂移区由交替排列的第一半导体层、第二半导体层、第三半导体层组成；第一半导体层具有第一导电类型，第二半导体层具有第二导电类型，第三半导体层具有第一导电类型；
基极区，其形成于第三漂移区内部；
源极区，其形成于基极区内部；
栅极介质层，其形成在第三漂移区上面，且位于两个基极区之间；
栅极，其形成于栅极介质层之上；
金属前介质层，其形成于栅极周围和除两个源极区之间的其余第三漂移区顶部；
第二电极，其形成于栅极、金属前介质层和两个源极区之间的第三漂移区上面；
其特征在于，所述半导体器件的形成方法包括以下步骤：
在半导体基底上依次生长具有第一导电类型的第一半导体层和介质层；
用光刻和干法刻蚀在第一半导体层内部刻蚀出沟槽，沟槽在平行于半导体基底方向上的宽度从上至下逐渐变小，接近于沟槽底部位置的宽度最小；
在沟槽内部的两个侧壁上形成具有第二导电类型的第二半导体层，第二半导体层在沟槽一个侧壁上的厚度为沟槽底部宽度的一半；第二半导体层在平行于半导体基底方向上的宽度从上至下宽度不变；
在第二半导体层上形成具有第一导电类型的第三半导体层，第三半导体层形成后，沟槽被完全填充；
用化学机械研磨工艺对沟槽顶部进行平坦化；
用常规MOSFET工艺形成最终的MOSFET半导体器件，包括形成基极区，源极区、栅极介质层、栅极、金属前介质层、第二电极、半导体基底减薄和背面第一电极形成工艺。
2.如权利要求1所述的一种半导体器件的形成方法，其特征在于：所述步骤1)中，所述第一半导体层的厚度为10-100微米；所述半导体基底的载流子浓度大于第一半导体层；所述介质层为氧化硅、氮化硅或氮氧化硅中的至少一种。
3.如权利要求1所述的一种半导体器件的形成方法，其特征在于：所述步骤2)中，所述沟槽的深度为8-90微米，沟槽顶部宽度为1.0-10微米，沟槽底部宽度为0.5-8微米，且顶部宽度大于底部宽度。
4.如权利要求1所述的一种半导体器件的形成方法，其特征在于：所述半导体基底、第一半导体层、第二半导体层均由Si、C、Ge、SiC、GaN或SiGe的单晶材料组成，第三半导体层由Si、C、Ge、SiC、GaN或SiGe的单晶或多晶材料组成，且半导体基底、第一半导体层、第三半导体层具有第一导电类型，第二半导体层具有第二导电类型；第一导电类型与第二导电类型的导电类型相反。
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