CN107958935A - 鳍式场效应管及其形成方法 - Google Patents

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Abstract

一种鳍式场效应管及其形成方法，形成方法包括：提供基底以及凸出于基底上的鳍部，在垂直于基底表面且沿所述鳍部底部指向顶部的方向上，所述鳍部在沿垂直于所述鳍部延伸方向上的宽度尺寸逐渐减小；在基底上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；刻蚀位于栅极结构两侧的部分厚度的鳍部，在栅极结构两侧的鳍部内形成凹槽，且在沿鳍部延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；形成填充满凹槽的源漏外延掺杂层，所述源漏外延掺杂层内掺杂有P型离子或者N型离子。本发明克服了鳍部侧壁表面倾斜造成的栅极结构对源极区以及漏极区底部对应的沟道区控制能力差的问题，改善了形成的鳍式场效应管的电学性能。

Description

鳍式场效应管及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管及其形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的鳍式场效应管的性能有待进一步提高。
发明内容
本发明解决的问题是提供一种鳍式场效应管及其形成方法，提高鳍式场效应管的电学性能。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供基底以及凸出于所述基底上的鳍部，在垂直于所述基底表面且沿所述鳍部底部指向顶部的方向上，所述鳍部在沿垂直于所述鳍部延伸方向上的宽度尺寸逐渐减小；在所述基底上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；刻蚀位于所述栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽，且在沿所述鳍部延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；形成填充满所述凹槽的源漏外延掺杂层，所述源漏外延掺杂层内掺杂有P型离子或者N型离子。
可选的，采用选择性外延工艺形成所述源漏外延掺杂层。
可选的，形成所述源漏外延掺杂层的方法包括：在选择性外延工艺过程中，原位掺杂P型离子或者N型离子，形成所述源漏外延掺杂层。
可选的，在形成所述源漏外延掺杂层之后，还包括：对所述源漏外延掺杂层进行掺杂处理，所述掺杂处理的掺杂离子类型与所述源漏外延掺杂层的掺杂离子类型相同。
可选的，所述掺杂处理的掺杂深度小于或等于所述凹槽深度的1/3。
可选的，还包括，对所述掺杂处理后的源漏外延掺杂层进行退火处理。
可选的，在垂直于所述基底表面且沿所述凹槽底部指向顶部的方向上，所述凹槽在沿鳍部延伸方向上的宽度尺寸逐渐增加。
可选的，在垂直于所述基底表面且平行于鳍部延伸方向的剖面上，所述凹槽的剖面形状为倒梯形。
可选的，在垂直于所述基底表面且平行于鳍部延伸方向的剖面上，所述凹槽的剖面形状为倒三角形。
可选的，所述鳍式场效应管为NMOS器件，所述源漏外延掺杂层的材料Si或者SiC，且所述源漏外延掺杂层内掺杂有N型离子；所述鳍式场效应管为PMOS器件，所述源漏外延掺杂层的材料为Si或者SiGe，且所述源漏外延掺杂层内掺杂有P型离子。
可选的，在形成所述源漏外延掺杂层之前，还包括：采用选择性外延工艺，在所述凹槽底部和侧壁形成外延种子层。
可选的，形成所述凹槽的工艺步骤包括：在所述鳍部顶部和侧壁、栅极结构顶部和侧壁以及基底上形成掩膜层；在所述掩膜层上形成图形层，所述图形层暴露出位于栅极结构两侧的部分鳍部顶部的掩膜层；以所述图形层为掩膜，刻蚀暴露出的掩膜层以及部分厚度的鳍部，形成所述凹槽；去除所述图形层。
可选的，采用干法刻蚀工艺或者湿法刻蚀工艺中的一种或两种，刻蚀所述栅极结构两侧的部分厚度的鳍部，形成所述凹槽。
可选的，所述基底包括衬底以及位于衬底上的隔离结构，其中，所述鳍部位于所述衬底上，所述隔离结构覆盖所述鳍部部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
本发明还提供一种鳍式场效应管，包括：基底以及凸出于所述基底上的鳍部，在垂直于所述基底表面且沿所述鳍部底部指向顶部的方向上，所述鳍部在沿垂直于所述鳍部延伸方向上的宽度尺寸逐渐减小；位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；位于所述栅极结构两侧的鳍部内的凹槽，且在沿鳍部延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；填充满所述凹槽的源漏外延掺杂层，所述源漏外延掺杂层内掺杂有P型离子或者N型离子。
可选的，在垂直于所述鳍部延伸方向上，所述鳍部底部宽度尺寸大于鳍部顶部宽度尺寸。
可选的，在垂直于所述基底表面且沿所述凹槽底部指向顶部的方向上，所述凹槽在沿鳍部延伸方向上的宽度尺寸逐渐增加。
可选的，在垂直于所述基底表面且平行于所述鳍部延伸方向的剖面上，所述凹槽的剖面形状为倒梯形。
可选的，所述鳍式场效应管为NMOS器件，所述源漏外延掺杂层的材料Si或者SiC，且所述源漏外延掺杂层内掺杂有N型离子；所述鳍式场效应管为PMOS器件，所述源漏外延掺杂层的材料为Si或者SiGe，且所述源漏外延掺杂层内掺杂有P型离子。
可选的，所述基底包括衬底以及位于衬底上的隔离结构，其中，所述鳍部还位于所述衬底上，且所述隔离结构覆盖所述鳍部部分侧壁，所述隔离结构顶部低于所述鳍部顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的鳍式场效应管的形成方法的技术方案中，在垂直于基底表面且沿鳍部底部指向顶部方向上，所述鳍部在沿垂直于鳍部延伸方向上的宽度尺寸逐渐减小，使得栅极结构对位于鳍部内的沟道区控制能力也逐渐变弱；在刻蚀位于栅极结构两侧的部分厚度的鳍部形成凹槽时，使得在沿鳍部延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；然后在所述凹槽内填充满源漏外延掺杂层。由于相邻源漏外延掺杂层顶部之间的距离较小，使得所述鳍式场效应管保持较高的驱动电流；且由于相邻源漏外延掺杂层底部之间的距离较大，因此源漏外延掺杂层底部对应的有效沟道长度长，从而弥补栅极结构对所述源漏外延掺杂层底部对应的沟道区的控制能力弱造成的影响，改善短沟道效应问题，且改善DIBL效应，从而提高形成的鳍式场效应管的电学性能。
可选方案中，在形成源漏外延掺杂层后，还对源漏外延掺杂层进行掺杂处理，有利于减小所述源漏外延掺杂层的表面电阻，且进一步的增加源漏外延掺杂层的掺杂浓度。此外，所述掺杂处理的掺杂深度小于或等于所述凹槽深度的1/3，避免对源极区底部边界以及漏极区底部边界造成影响，保证所述源极区底部边界以及漏极区底部边界由原来外延掺杂层定义。
附图说明
图1为一种鳍式场效应管的结构示意图；
图2至图8为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
具体实施方式
根据背景技术，现有技术形成的鳍式场效应管的电学性能有待提高。
参考图1，图1为一种鳍式场效应管的剖面结构示意图，图1中左侧图为垂直于鳍部延伸方向上的剖面结构示意图，图1中右侧图为平行于鳍部延伸方向上的剖面结构示意图，所述鳍式场效应管包括：衬底10；凸出于所述衬底10上的鳍部11；位于所述衬底10上且覆盖鳍部11部分侧壁的隔离结构13，所述隔离结构13覆盖所述鳍部11的部分侧壁，且所述隔离结构13顶部低于所述鳍部11顶部；位于所述隔离结构13上且横跨所述鳍部11的栅极结构14；位于所述栅极结构14两侧的鳍部11内的凹槽，所述凹槽的剖面形状为U形或方形；填充满所述凹槽的外延层15。
受到形成鳍部11工艺的影响，在垂直于所述基底表面且沿所述鳍部11顶部指向底部的方向上，所述鳍部11在垂直于所述鳍部11延伸方向上的宽度尺寸逐渐增加。因此，在垂直于所述基底表面且沿所述鳍部11顶部指向底部的方向上，所述栅极结构14对位于鳍部11内的沟道区的控制能力越来越差，因此凹槽底部对应的沟道区内较凹槽顶部对应的沟道区内更易发生短沟道效应问题，且凹槽底部对应的沟道区内的漏端引入的势垒降低(DIBL，Drain Induced Barrier Lowering)效应也更为显著。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供基底以及凸出于所述基底上的鳍部，在垂直于所述基底表面且沿所述鳍部底部指向顶部的方向上，所述鳍部在沿垂直于所述鳍部延伸方向上的宽度尺寸逐渐减小；在所述基底上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；刻蚀位于所述栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽，且在沿所述鳍部延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；形成填充满所述凹槽的源漏外延掺杂层，所述源漏外延掺杂层内掺杂有P型离子或者N型离子。
本发明通过在栅极结构两侧的鳍部内形成底部宽度尺寸较顶部宽度尺寸小的凹槽，因此相邻凹槽底部之间的距离大于相邻凹槽顶部之间的距离，因此相应形成的相邻源漏外延掺杂层底部之间的距离大于相邻源漏外延掺杂层顶部之间的距离。由于相邻源漏外延掺杂层顶部之间的距离较小，使得所述鳍式场效应管保持较高的驱动电流；且由于相邻源漏外延掺杂层底部之间的距离较大，因此源漏外延掺杂层底部对应的有效沟道长度长，从而弥补栅极结构对所述源漏外延掺杂层底部对应的沟道区的控制能力弱造成的影响，改善短沟道效应问题，且改善DIBL效应，从而提高形成的鳍式场效应管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图2，提供基底以及凸出于所述基底上的鳍部102。
本实施例中，所述基底包括，衬底101以及位于衬底101上的隔离结构103，其中，所述鳍部102位于所述衬底101上，所述隔离结构103覆盖所述鳍部102部分侧壁表面，且所述隔离结构103顶部低于所述鳍部102顶部。
所述隔离结构103可以起到电学隔离相邻鳍部102的作用。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离结构103的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅，所述隔离结构103的材料为氧化硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化层；以所述图形化层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102；在形成所述鳍部102之后，去除所述图形化层。
在一个实施例中，形成所述图形化层的工艺步骤包括：首先形成初始图形膜；在所述初始图形膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始图形膜，在初始衬底表面形成图形化层；去除所述图形化的光刻胶层。在其他实施例中，所述图形化层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned DoublePatterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
形成所述隔离结构103的工艺步骤包括：在所述衬底101上形成覆盖所述鳍部102的隔离膜，所述隔离膜顶部高于所述鳍部102顶部；对所述隔离膜顶部进行平坦化处理；在所述平坦化处理之后，回刻蚀去除部分厚度的隔离膜，形成位于所述衬底101上的所述隔离结构103。
本实施例中，在垂直于所述衬底101表面且沿所述鳍部102底部指向顶部的方向上，所述鳍部102在垂直于所述鳍部102延伸方向上的宽度尺寸逐渐减小。这主要是由于形成鳍部102的刻蚀工艺特性造成的：具体地，在刻蚀形成所述鳍部102的工艺过程中会产生刻蚀副产物，部分刻蚀副产物在重力作用下在鳍部102底部聚集，相应的刻蚀工艺对刻蚀副产物聚集的区域的刻蚀速率相对较小，从而形成底部宽度尺寸大于顶部宽度尺寸的鳍部102。
具体地，在垂直于所述鳍部102延伸方向上所述鳍部102底部宽度尺寸大于鳍部102顶部宽度尺寸。
参考图3及图4，图3为在图2基础上的结构示意图，图4为平行于鳍部102延伸方向的剖面结构示意图，在所述基底上形成横跨所述鳍部102的栅极结构，所述栅极结构覆盖所述鳍部102的部分顶部和侧壁。
本实施例中，所述栅极结构包括：栅介质层111以及位于所述栅介质层111上的栅电极层112，其中，所述栅介质层111的材料为高k栅介质材料，所述栅电极层112的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
在所述栅介质层111与所述鳍部102之间还可以形成有界面层，所述界面层的材料为氧化硅。
形成所述栅极结构的工艺步骤包括：在所述隔离结构103上形成栅介质膜，所述栅介质膜横跨所述鳍部102且覆盖鳍部102顶部和侧壁；在所述栅介质膜上形成栅电极膜；在所述栅电极膜上形成硬掩膜层113，所述硬掩膜层113定义出待形成的栅极结构的图形；以所述硬掩膜层113为掩膜，图形化所述栅电极膜以及栅介质膜，相应的形成栅介质层111以及位于栅介质层111上的栅电极层112。
本实施例中，保留位于所述栅极结构顶部的硬掩膜层113，使得所述硬掩膜层113在后续工艺过程中对栅极结构顶部起到保护作用。所述硬掩膜层113的材料为氮化硅、氮氧化硅、碳化硅或者氮化硼。
参考图5及图6，图5为垂直于鳍部102延伸方向的剖面结构示意图，图6为在图4基础上的结构示意图，刻蚀位于所述栅极结构两侧的部分厚度的鳍部102，在所述栅极结构两侧的鳍部102内形成凹槽104，且在沿所述鳍部102延伸方向上所述凹槽104底部宽度尺寸小于凹槽104顶部宽度尺寸。
具体地，形成所述凹槽104的工艺步骤包括：在所述鳍部102顶部和侧壁、栅极结构顶部和侧壁以及基底上形成掩膜层114；在所述掩膜层114上形成图形层115，所述图形层115暴露出位于栅极结构两侧的部分鳍部102顶部的掩膜层114；以所述图形层115为掩膜，刻蚀暴露出的掩膜层114以及部分厚度的鳍部102。
需要说明的是，在刻蚀去除所述部分厚度的鳍部102的过程中，还刻蚀去除位于所述部分厚度的鳍部102侧壁上的掩膜层114。在其他实施例中，在刻蚀去除位于所述部分厚度的鳍部的过程中，保留位于所述部分厚度鳍部侧壁上的掩膜层，使得保留的所述掩膜层为所述凹槽的相对的两个侧壁。
所述图形层115位于不期望被刻蚀的鳍部102上方，避免不期望被刻蚀的鳍部102被刻蚀。本实施例中，由于所述栅电极层112顶部受到硬掩膜层113的保护，因此所述图形层115还可以暴露出位于所述栅极结构顶部的硬掩膜层113。
所述掩膜层114的材料与所述鳍部102的材料不同。本实施例中，所述掩膜层114的材料为氮化硅。在其他实施例中，所述掩膜层114的材料还可以碳氮化硅、氮氧化硅或氮化硼。
所述图形层115的材料为光刻胶材料。在形成所述凹槽104之后，去除所述图形层115，采用湿法去胶或者灰化工艺去除所述图形层115。
采用干法刻蚀工艺或者湿法刻蚀工艺中的一种，刻蚀所述栅极结构两侧的部分厚度的鳍部102，形成所述凹槽104。
本实施例中，在垂直于所述基底表面且平行于所述鳍部102延伸方向的剖面上，所述凹槽104的剖面形状为倒梯形。因此，所述栅极结构两侧的凹槽104底部之间的第一宽度W1大于所述凹槽104顶部之间的第二宽度W2。
后续会在所述凹槽104内填充满所述凹槽104的源漏外延掺杂层，位于栅极结构一侧的源漏外延掺杂层作为源极区，位于栅极结构另一侧的源漏外延掺杂层作为漏极区。因此，在靠近所述鳍部102顶部区域，所述源极区与漏极区之间的距离较短，从而使得鳍式场效应管的驱动电流增加；在远离所述鳍部102顶部区域，所述源极区域漏极区之间的距离较长，从而增加有效沟道长度，以平衡所述栅极结构对宽度尺寸较大的鳍部102控制能力差造成的问题，例如可以克服短沟道效应问题。
需要说明的是，在其他实施例中，在垂直于所述基底表面且平行于鳍部延伸方向上，所述凹槽的剖面形状还可以倒三角形。
参考图7及图8，图7为在图5基础上的结构示意图，图8为在图6基础上的结构示意图，形成填充满所述凹槽104(参考图5及图6)的源漏外延掺杂层105，所述源漏外延掺杂层105内掺杂有P型离子或N型离子。
本实施例中，采用选择性外延工艺形成所述源漏外延掺杂层105。由于除所述凹槽104以外的鳍部102被所述掩膜层114覆盖，所述掩膜层114的材料晶格常数与所述源漏外延掺杂层105的材料晶格常数相差较大，因此避免了在不期望区域外延生长薄膜。
位于所述栅极结构一侧的源漏外延掺杂层105作为源极区，位于所述栅极结构另一侧的源漏外延掺杂层105作为漏极区。当形成的鳍式场效应管为NMOS器件时，所述源漏外延掺杂层105的材料为Si或者SiC，且所述源漏外延掺杂层105内掺杂有N型离子，所述N型离子为P、As或Sb；当形成的所述鳍式场效应管为PMOS器件时，所述源漏外延掺杂层105的材料为Si或者SiGe，且所述源漏外延掺杂层105内掺杂有P型离子，所述P型离子为B、Ga或In。
其中，所述源漏外延掺杂层105的材料为SiC时，所述源漏外延掺杂层105还可以向沟道区提供拉应力作用，提高NMOS器件的载流子迁移率；所述源漏外延层105的材料为SiGe时，所述源漏外延掺杂层105还可以向沟道区提供压应力作用，提高PMOS器件的载流子迁移率。
本实施例中，形成所述源漏外延掺杂层105的方法包括：在选择性外延工艺过程中，原位掺杂P型离子或者N型离子，形成所述源漏外延掺杂层105。为了提高形成的源漏外延掺杂层105质量，在形成所述源漏外延掺杂层105之前，还可以包括步骤：在所述凹槽104底部和侧壁形成外延种子层，所述外延种子层的材料为Si。
本实施例中，所述源漏外延掺杂层105顶部高于所述凹槽104顶部。在其他实施例中，所述源漏外延掺杂层顶部还可以与所述凹槽顶部齐平。
在形成所述源漏外延掺杂层105之后，还可以对所述源漏外延掺杂层105进行掺杂处理，所述掺杂处理的掺杂离子类型与所述源漏外延掺杂层105的掺杂离子类型相同。
所述掺杂处理有利于减小所述源漏外延掺杂层105表面的接触电阻，且进一步的提高所述源极区以及漏极区的掺杂浓度。
需要说明的是，所述掺杂处理的掺杂深度不宜过深。这主要是由于：如果所述掺杂处理的掺杂深度过深，则位于所述凹槽104底部附近区域的源极区以及漏极区的边界将相互靠近，所述源极区以及漏极区的边界将不再由凹槽104限定，使得位于凹槽104底部附近区域的源极区域漏极区之间的距离变小，因此所述凹槽104底部附近区域的有效沟道长度变短；且由于所述栅极结构对凹槽104底部附近区域的沟道区的控制能力差，所述凹槽104底部附近区域的短沟道效应问题将难以得到缓解。
为此，所述掺杂处理的掺杂深度小于或等于所述凹槽104深度的1/3。
在所述掺杂处理之后，还包括，对所述掺杂处理后的源漏外延掺杂层105进行退火处理。
本实施例中，在垂直于所述基底表面且沿所述凹槽104底部指向顶部的方向上，所述鳍部102在沿垂直于所述鳍部102延伸方向上的宽度尺寸逐渐减小。
具体地，在所述凹槽104顶部附近区域，所述鳍部102沿垂直于所述鳍部102延伸方向上的尺寸较小，因此所述栅极结构对相邻凹槽104顶部之间的沟道区控制能力强；且由于相邻凹槽104顶部之间的距离较短，使得位于栅极结构两侧的源漏外延掺杂层105顶部之间的距离也相应较短，有利于增加所述鳍式场效应管的驱动电流。
在所述凹槽104底部附近区域，所述鳍部102沿垂直于所述鳍部102延伸方向上的尺寸较小，因此所述栅极结构对相邻凹槽104底部之间的沟道区控制能力弱；而由于相邻凹槽104底部之间的距离较长，使得位于栅极结构两侧的源漏外延掺杂层105底部之间的距离也相应较长，有利于增加相邻凹槽104底部之间的有效沟道长度，从而弥补所述栅极结构对沟道区控制能力弱的问题，克服短沟道效应问题。
此外，在所述凹槽104顶部指向底部的方向上，所述鳍部102沿垂直于所述鳍部102延伸方向上的尺寸逐渐增加，因此栅极结构对相邻凹槽104之间的沟道区控制能力逐渐变弱；由于所述凹槽104的剖面形状为倒梯形，使得在所述凹槽104顶部指向底部方向上，相邻凹槽104之间的鳍部102宽度尺寸逐渐增加，相应的位于栅极结构两侧的源漏外延掺杂层105之间的距离也逐渐增加，从而弥补栅极结构对相邻凹槽104之间的沟道区控制能力逐渐变弱造成的不良影响，在不影响所述鳍式场效应管的驱动电流的条件下，改善短沟道效应问题。
相应的，本发明还提供一种鳍式场效应管，参考图7及图8，所述鳍式场效应管包括：
基底以及凸出于所述基底上的鳍部102，在垂直于所述基底表面且沿所述鳍部102底部指向顶部的方向上，所述鳍部102在沿垂直于所述鳍部102延伸方向上的宽度尺寸逐渐减小；
位于所述基底上且横跨所述鳍部102的栅极结构，所述栅极结构覆盖鳍部102的部分顶部和侧壁；
位于所述栅极结构两侧的鳍部102内的凹槽，且在沿所述鳍部102延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；
填充满所述凹槽的源漏外延掺杂层105，所述源漏外延掺杂层105内掺杂有P型离子或者N型离子。
以下将结合附图对本实施例提供的鳍式场效应管进行详细说明。
所述基底包括，衬底101以及位于所述衬底101上的隔离结构103，其中，所述鳍部102位于所述衬底101上，所述隔离结构103覆盖所述鳍部102部分侧壁，且所述隔离结构103顶部低于所述鳍部102顶部。
本实施例中，在垂直于所述鳍部102延伸方向上所述鳍部102底部宽度尺寸大于顶部宽度尺寸，所述鳍部102侧壁表面为倾斜表面。
所述栅极结构位于所述隔离结构103上，所述栅极结构包括：栅介质层111以及位于所述栅介质层111上的栅电极层112，有关栅介质层111以及栅电极层112的描述可参考前述实施例的相应描述，在此不再赘述。
本实施例中，所述栅电极层112顶部还具有硬掩膜层113，所述硬掩膜层113对所述栅电极层112顶部起到保护作用。
本实施例中，在垂直于所述基底表面且平行于鳍部102延伸方向的剖面上，所述凹槽的剖面形状为倒梯形；相应的，在垂直于所述基底表面且平行于所述鳍部102延伸方向的剖面上，所述源漏外延掺杂层105的剖面形状为倒梯形。在其他实施例中，在垂直于所述基底表面且平行于所述鳍部延伸方向的剖面上，所述凹槽的剖面形状还可以为倒三角形；相应的，在垂直于所述基底表面且沿鳍部延伸方向的剖面上，所述源漏外延掺杂层的剖面形状为倒三角形。
位于栅极结构一侧的源漏掺杂外延层105作为源极区，位于栅极结构另一侧的源漏掺杂外延层105作为漏极区。所述鳍式场效应管为NMOS器件时，所述源漏掺杂外延层105的材料为Si或者SiC，所述源漏掺杂外延层105中掺杂有N型离子；所述鳍式场效应管为PMOS器件时，所述源漏掺杂外延层105的材料为Si或者SiP，所述源漏掺杂外延层105中掺杂有P型离子。
相邻源漏掺杂外延层105顶部区域之间的第二宽度W2小于相邻源漏掺杂外延层105底部区域之间的第一宽度W1。
本实施例中，在垂直于所述基底表面且沿所述凹槽底部指向顶部的方向上，所述鳍部102在沿垂直于所述鳍部102延伸方向上的宽度尺寸逐渐减小。且在垂直于所述基底表面且沿所述凹槽底部指向顶部的方向上，所述凹槽在沿所述鳍部102延伸方向上的宽度尺寸逐渐增加。
由于相邻源漏掺杂外延层105顶部区域之间的鳍部102宽度尺寸(指垂直于所述鳍部102延伸方向上的宽度尺寸)较小，栅极结构对所述宽度尺寸较小的鳍部102(即沟道区)控制能力强，因此即使所述相邻源漏掺杂外延层105顶部区域之间的第二宽度W2较小，也不会对短沟道效应造成不良影响；且由于相邻源漏掺杂外延层105顶部区域之间的第二宽度W2小，有利于提高鳍式场效应管的驱动电流。
由于相邻源漏掺杂外延层105底部区域之间的鳍部102宽度尺寸(指垂直于所述鳍部102延伸方向上的宽度尺寸)相对较大，栅极结构对所述宽度尺寸较大的鳍部102控制能力弱；且由于所述相邻源漏掺杂外延层105底部区域之间的第一宽度W1较大，使得所述源漏掺杂外延层105底部区域对应的沟道区有效沟道长度增加，从而使得栅极结构对所述宽度尺寸较大的鳍部102控制能力弱造成的不良影响得到缓解，改善鳍式场效应管的短沟道效应问题。
在垂直于所述基底表面且沿鳍部102顶部指向底部方向上，相邻源漏外延掺杂层105之间的距离逐渐增加，相应的使得在垂直于所述基底表面且沿鳍部102顶部指向底部方向上，所述栅极结构下方沟道区的有效沟道长度逐渐增加，以平衡所述栅极结构对沟道区控制能力逐渐变弱造成的问题，改善鳍式场效应管的短沟道效应问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供基底以及凸出于所述基底上的鳍部，在垂直于所述基底表面且沿所述鳍部底部指向顶部的方向上，所述鳍部在沿垂直于所述鳍部延伸方向上的宽度尺寸逐渐减小；
在所述基底上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；
刻蚀位于所述栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽，且在沿所述鳍部延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；
形成填充满所述凹槽的源漏外延掺杂层，所述源漏外延掺杂层内掺杂有P型离子或者N型离子。
2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用选择性外延工艺形成所述源漏外延掺杂层。
3.如权利要求2所述的鳍式场效应管的形成方法，其特征在于，形成所述源漏外延掺杂层的方法包括：在选择性外延工艺过程中，原位掺杂P型离子或者N型离子，形成所述源漏外延掺杂层。
4.如权利要求1或3所述的鳍式场效应管的形成方法，其特征在于，在形成所述源漏外延掺杂层之后，还包括：对所述源漏外延掺杂层进行掺杂处理，所述掺杂处理的掺杂离子类型与所述源漏外延掺杂层的掺杂离子类型相同。
5.如权利要求4所述的鳍式场效应管的形成方法，其特征在于，所述掺杂处理的掺杂深度小于或等于所述凹槽深度的1/3。
6.如权利要求4所述的鳍式场效应管的形成方法，其特征在于，还包括，对所述掺杂处理后的源漏外延掺杂层进行退火处理。
7.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在垂直于所述基底表面且沿所述凹槽底部指向顶部的方向上，所述凹槽在沿鳍部延伸方向上的宽度尺寸逐渐增加。
8.如权利要求1或7所述的鳍式场效应管的形成方法，其特征在于，在垂直于所述基底表面且平行于鳍部延伸方向的剖面上，所述凹槽的剖面形状为倒梯形。
9.如权利要求1或7所述的鳍式场效应管的形成方法，其特征在于，在垂直于所述基底表面且平行于鳍部延伸方向的剖面上，所述凹槽的剖面形状为倒三角形。
10.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述鳍式场效应管为NMOS器件，所述源漏外延掺杂层的材料Si或者SiC，且所述源漏外延掺杂层内掺杂有N型离子；所述鳍式场效应管为PMOS器件，所述源漏外延掺杂层的材料为Si或者SiGe，且所述源漏外延掺杂层内掺杂有P型离子。
11.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述源漏外延掺杂层之前，还包括：采用选择性外延工艺，在所述凹槽底部和侧壁形成外延种子层。
12.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述凹槽的工艺步骤包括：在所述鳍部顶部和侧壁、栅极结构顶部和侧壁以及基底上形成掩膜层；在所述掩膜层上形成图形层，所述图形层暴露出位于栅极结构两侧的部分鳍部顶部的掩膜层；以所述图形层为掩膜，刻蚀暴露出的掩膜层以及部分厚度的鳍部，形成所述凹槽；去除所述图形层。
13.如权利要求1或12所述的鳍式场效应管的形成方法，其特征在于，采用干法刻蚀工艺或者湿法刻蚀工艺中的一种或两种，刻蚀所述栅极结构两侧的部分厚度的鳍部，形成所述凹槽。
14.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述基底包括衬底以及位于衬底上的隔离结构，其中，所述鳍部位于所述衬底上，所述隔离结构覆盖所述鳍部部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
15.一种鳍式场效应管，其特征在于，包括：
基底以及凸出于所述基底上的鳍部，在垂直于所述基底表面且沿所述鳍部底部指向顶部的方向上，所述鳍部在沿垂直于所述鳍部延伸方向上的宽度尺寸逐渐减小；
位于所述基底上且横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部和侧壁；
位于所述栅极结构两侧的鳍部内的凹槽，且在沿鳍部延伸方向上所述凹槽底部宽度尺寸小于凹槽顶部宽度尺寸；
填充满所述凹槽的源漏外延掺杂层，所述源漏外延掺杂层内掺杂有P型离子或者N型离子。
16.如权利要求15所述的鳍式场效应管，其特征在于，在垂直于所述鳍部延伸方向上，所述鳍部底部宽度尺寸大于鳍部顶部宽度尺寸。
17.如权利要求15所述的鳍式场效应管，其特征在于，在垂直于所述基底表面且沿所述凹槽底部指向顶部的方向上，所述凹槽在沿鳍部延伸方向上的宽度尺寸逐渐增加。
18.如权利要求17所述的鳍式场效应管，其特征在于，在垂直于所述基底表面且平行于所述鳍部延伸方向的剖面上，所述凹槽的剖面形状为倒梯形或倒三角形。
19.如权利要求15所述的鳍式场效应管，其特征在于，所述鳍式场效应管为NMOS器件，所述源漏外延掺杂层的材料Si或者SiC，且所述源漏外延掺杂层内掺杂有N型离子；所述鳍式场效应管为PMOS器件，所述源漏外延掺杂层的材料为Si或者SiGe，且所述源漏外延掺杂层内掺杂有P型离子。
20.如权利要求15所述的鳍式场效应管，其特征在于，所述基底包括衬底以及位于衬底上的隔离结构，其中，所述鳍部还位于所述衬底上，且所述隔离结构覆盖所述鳍部部分侧壁，所述隔离结构顶部低于所述鳍部顶部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957219A (zh) * 2018-09-26 2020-04-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427678B (zh) * 2017-08-24 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20230151801A (ko) 2022-04-26 2023-11-02 한국원자력연구원 원자로용 중성자 흡수체 및 중성자 흡수 제어봉

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124878A1 (en) * 2006-11-28 2008-05-29 Cook Ted E Multi-component strain-inducing semiconductor regions
CN102511081A (zh) * 2009-09-24 2012-06-20 国际商业机器公司 用于形成具有嵌入应力源的高性能场效应晶体管的方法和结构
CN103426735A (zh) * 2012-05-24 2013-12-04 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法及mos晶体管的形成方法
US20150200271A1 (en) * 2014-01-15 2015-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial Source/Drain Regions in FinFETs and Methods for Forming the Same
US20160181395A1 (en) * 2014-12-19 2016-06-23 Stmicroelectronics, Inc. Finfet device having a high germanium content fin structure and method of making same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10246718A1 (de) * 2002-10-07 2004-04-22 Infineon Technologies Ag Feldeffekttransistor mit lokaler Source-/Drainisolation sowie zugehöriges Herstellungsverfahren
CN103839816B (zh) 2012-11-25 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
US8993384B2 (en) 2013-06-09 2015-03-31 United Microelectronics Corp. Semiconductor device and fabrication method thereof
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102224849B1 (ko) 2015-03-24 2021-03-08 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 제조 방법
KR102326112B1 (ko) 2015-03-30 2021-11-15 삼성전자주식회사 반도체 소자
US9461110B1 (en) * 2015-04-30 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124878A1 (en) * 2006-11-28 2008-05-29 Cook Ted E Multi-component strain-inducing semiconductor regions
CN102511081A (zh) * 2009-09-24 2012-06-20 国际商业机器公司 用于形成具有嵌入应力源的高性能场效应晶体管的方法和结构
CN103426735A (zh) * 2012-05-24 2013-12-04 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法及mos晶体管的形成方法
US20150200271A1 (en) * 2014-01-15 2015-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial Source/Drain Regions in FinFETs and Methods for Forming the Same
US20160181395A1 (en) * 2014-12-19 2016-06-23 Stmicroelectronics, Inc. Finfet device having a high germanium content fin structure and method of making same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957219A (zh) * 2018-09-26 2020-04-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110957219B (zh) * 2018-09-26 2023-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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