CN102511081A - 用于形成具有嵌入应力源的高性能场效应晶体管的方法和结构 - Google Patents

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Abstract

本发明提供一种高性能半导体结构和一种用于制造此结构的方法。所述半导体结构包括位于半导体衬底(12)的上表面(14)上的至少一个栅极叠层(18)，例如，FET。所述结构进一步包括第一外延半导体材料(34)，其在所述至少一个栅极叠层的沟道(40)上诱导应变。所述第一外延半导体材料位于至少一个栅极叠层的足印处，基本上在所述衬底中的一对凹陷区域(28)内，所述凹陷区域存在于所述至少一个栅极叠层的相对侧面上。扩散扩展区域(38)位于每个所述凹陷区域的所述第一外延半导体材料的上表面内。所述结构进一步包括第二外延半导体材料(36)，其位于所述扩散扩展区域的上表面上。所述第二外延半导体材料具有高于所述第一外延半导体材料的掺杂剂浓度。

Description

用于形成具有嵌入应力源的高性能场效应晶体管的方法和结构
技术领域
本发明涉及一种半导体结构和一种用于制造该半导体结构的方法。更具体而言，本发明涉及一种高性能半导体结构，其包括双层嵌入的外延半导体源极区域和漏极区域。
背景技术
半导体器件衬底内的机械应力已广泛用以调节器件的性能。例如，在常用硅技术中，当沟道承受压缩应力时空穴迁移率得以增强，而当沟道承受拉伸应力时电子迁移率得以增强。因此，在p沟道场效应晶体管(pFET)的沟道区域和/或n沟道场效应晶体管(nFET)的沟道区域中可有利地产生压缩应力和/或拉伸应力，以便增强此等器件的性能。
一种用于产生所期望的受应力硅沟道区域的可能的方法是在互补金属氧化物半导体(CMOS)器件的源极区域及漏极区域内形成嵌入的硅锗(SiGe)应力源(stressor)或嵌入的硅碳(Si:C)应力源，以诱导位于源极区域与漏极区域之间的沟道区域中的压缩应变或拉伸应变。半导体工业中利用两种常用技术来形成此等嵌入的应力源。第一种技术可称为迟嵌入的应力源制程(late embedded stressor process)，其在扩展区域形成后形成原位(in-situ)掺杂应力源材料。尽管此迟嵌入的应力源制程提供应力保存及较低的源极电阻/漏极电阻，但由于形成了深掺杂并重掺杂的源极区域和漏极区域，该制程提供的FET展示不良的短沟道效应。第二种典型使用的技术是早嵌入的应力源制程(early embedded stressor process)，其中在执行扩展离子注入之前形成未经掺杂的外延应力源材料。尽管此技术提供了改善的应力对器件沟道的接近性，但其通过在该制程的此阶段执行扩展离子注入而展示应力松弛。此外，此技术要求复杂的第一间隔物，且与高k/金属栅极叠层存在兼容性问题。
尽管在半导体工业中具有此等进展，但仍需要对嵌入应力源技术进行进一步改良以在应力源接近性与短沟道效应之间达到良好的平衡。
发明内容
本发明提供一种高性能半导体结构及一种用于制造此结构的方法。高性能半导体结构包括双层嵌入的外延半导体源极区域及漏极区域。该双层的第一层为未掺杂或轻掺杂的外延半导体材料，其填充位于至少一个栅极叠层的足印处的半导体衬底内的凹陷区域的实质部分。第一外延半导体材料在器件沟道中产生应变而不会使短沟道效应降级。该双层的第二层为原位掺杂的外延半导体材料，其掺杂剂浓度基本上大于第一外延半导体材料的掺杂剂浓度。第二外延半导体材料为形成具有高掺杂剂活化的扩展区域提供掺杂剂源。另外，第二外延半导体材料提供优良的短沟道控制并降低产生的结构的外部电阻。高性能半导体结构并不包括传统的深掺杂并重掺杂的源极区域及传统的深掺杂并重掺杂的漏极区域。就此而言，该结构具有更佳的应变保存和更佳的短-沟道控制。
在本发明的一个方面中，提供一种高性能半导体结构，其包括至少一个栅极叠层(例如，FET)，此栅极叠层位于半导体衬底的上表面上。该结构进一步包括第一外延半导体材料，其在至少一个栅极叠层的沟道上诱导应变。第一外延半导体材料位于至少一个栅极叠层的足印处且其基本上存在于衬底内的一对凹陷区域内，该等凹陷区域存在于至少一个栅极叠层的相对侧面上。扩散扩展区域位于每个凹陷区域中的第一外延半导体材料的上表面内。该结构进一步包括第二外延半导体材料，其位于扩散扩展区域的上表面上。第二外延半导体材料具有高于第一外延半导体材料的掺杂剂浓度。
在本发明的另一方面中，提供一种制造上文所述高性能半导体结构的方法。该方法包括：在栅极叠层的足印处的半导体衬底内形成一对凹陷区域。随后，在每个凹陷区域中形成具有与半导体衬底的晶格常数不同的晶格常数的第一外延半导体材料。在第一外延半导体材料的上表面的顶上形成具有高于第一外延半导体材料的掺杂剂浓度的第二外延半导体材料。通过将掺杂剂自第二外延半导体材料扩散至第一外延半导体材料的上部中，在第一外延半导体材料与第二外延半导体材料之间形成扩展区域。该方法亦可包括：在扩展区域形成之后，在第二外延半导体材料的上表面的顶上形成金属半导体合金区域。
附图说明
图1是描绘可在本发明的一个实施例中使用的初始结构的图示表示(经由横截面视图)，该初始结构包括位于半导体衬底的表面上的至少一个栅极叠层。
图2A是描绘在至少一个栅极叠层的足印(footprint)处的半导体衬底内形成一对凹陷区域后的图1的初始结构的图示表示(经由横截面视图)。
图2B是描绘在至少一个栅极叠层的足印处的半导体衬底内形成一对有刻面(faceted)的凹陷区域后的图1的初始结构的图示表示(经由横截面视图)。
图3是描绘在使用第一外延半导体材料(未掺杂或轻掺杂)填充每个凹陷区域后，以及在第一外延半导体材料的上表面上形成第二外延半导体材料(相比较第一外延半导体材料而言高掺杂)后的图2A的结构的图示表示(经由横截面视图)，该第一外延半导体材料具有不同于半导体衬底的晶格常数的晶格常数。
图4是描绘在每个凹陷区域中的第一外延半导体材料的上部内形成扩展区域后的图3的结构的图示表示(经由横截面视图)。
图5是描绘在形成可选的晕(halo)区域后的图4的结构的图示表示(经由横截面视图)。
图6A是描绘在进行进一步处理后的图5的结构的图示表示(经由横截面视图)，进一步的处理包括(例如)：去除可选的栅极电极帽、形成第二间隔物及在第二外延半导体材料的至少一个上表面上形成金属半导体合金区域。
图6B是描绘在执行图3至6A所图示的步骤后的图2B的结构的图示表示(经由横截面视图)。
具体实施方式
在以下描述中，阐述了众多特定细节(诸如特定结构、组件、材料、尺寸、处理步骤及技术)，以便提供对本发明的一些方面的理解。然而，一般技术者将了解到可在没有此等特定细节的情况下实践本发明。在其它情况下，并未详细描述已知的结构或处理步骤，以免使本发明难以理解。
将理解，当如层、区域或衬底的组件称为在另一组件「上」或「之上」时，其可直接处于其它组件上或亦可能存在中间组件。相反，当组件称为「直接在」另一组件「上」或「直接处在」另一组件「之上」时，不存在中间组件。亦将理解，当组件称为在另一组件「下」或「之下」时，其可直接处于其它组件下或之下，或者可能存在中间组件。相反，当组件称为「直接处在」另一组件「下」或「直接处在」另一组件「之下」时，不存在中间组件。
现在将通过参阅以下论述及伴随本申请案的附图更详细地描述本发明的实施例。提供在本文下文更详细参阅的本申请案的附图以达成说明的目的，且就此而言，该等附图并非按比例绘制。
首先参阅图1，其图示可在本发明的一个实施例中使用的初始结构10。初始结构10包括半导体衬底12，其具有至少一个有源区域14。半导体衬底12亦包括至少一个隔离区域16。初始结构10进一步包括至少一个栅极叠层18，其位于半导体衬底12的至少一个有源区域14的上表面上。典型经构图的至少一个栅极叠层18自底部至顶部包括栅极电介质20、栅极电极22及可选的栅极电极帽24；在本文中栅极电极帽24亦可称为电介质帽。第一间隔物(例如，内部间隔物)26位于存在于初始结构10中的每个栅极叠层的侧壁上。
图所示的初始结构10可通过习知方法形成且包括熟习该项技术者所熟知的材料。例如，初始结构10的半导体衬底12可由任何半导体材料组成，包括但不局限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP及所有其它第III/V族或第II/VI族化合物半导体。半导体衬底12的半导体材料具有视所使用的半导体材料类型而定的第一晶格常数。半导体衬底12亦可包含有机半导体或层状半导体，诸如Si/SiGe、绝缘体上的硅(SOI)、绝缘体上的硅锗(SGOI)或绝缘体上的锗(GOI)。在本发明的一个实施例中，半导体衬底12包括SOI衬底，其中顶部及底部半导体材料层(诸如，Si)由埋入电介质(诸如，埋入氧化物)间隔开。在本发明的其它实施例中，优选地，半导体衬底12由含Si半导体材料(亦即，包括硅的半导体材料)组成。半导体衬底12可经掺杂、未经掺杂或其中含有掺杂区域及未掺杂区域。半导体衬底12可包括单晶定向或其可包括至少两个共面表面区域，此等表面区域具有不同的晶体定向(后一衬底在该技术领域中称为混合衬底)。当使用混合衬底时，nFET典型形成在{100}晶体表面上，而pFET典型形成在{110}晶体平面上。混合衬底可由该技术领域中所熟知的技术形成。参阅(例如)日期为2005年6月2日的共有的美国专利第7,329,923号、美国公开案第2005/0116290号及美国专利第7,023,055号，每个的全部内容以引用的方式并入本文。
至少一个隔离区域16典型形成在半导体衬底12中，以在半导体衬底12内形成有源区域，亦即，器件区域。至少一个隔离区域16可为沟槽隔离区域或场氧化物隔离区域。利用熟习该项技术者所熟知的习知沟槽隔离制程来形成沟槽隔离区域(其图示在图1中)。例如，可光刻、蚀刻及用沟槽电介质填充沟槽来形成沟槽隔离区域。视需要，可在沟槽填充之前在沟槽中形成衬里，可在沟槽填充之后执行稠化步骤，且亦可在沟槽填充之后进行平坦化制程。可通过执行湿式蚀刻制程(诸如，使用含有氢氟酸的溶液蚀刻)来调整沟槽隔离区域的高度。可利用所谓的硅局部氧化制程来形成场氧化物。
可掺杂(例如，通过离子注入制程)各种有源区域(诸如，有源区域14)，以在不同器件区域内形成阱区域。为了清楚起见，在本申请案的附图中并未特别图标阱区域。pFET器件的阱区域典型包括n型掺杂剂，而nFET器件的阱区域典型包括p型掺杂剂。相同导电性类型器件的阱区域的掺杂剂浓度可相同或不同。同样地，不同导电性类型的阱区域的掺杂剂浓度可相同或不同。
在处理半导体衬底12后，利用熟习该项技术者所熟知的任何习知制程来形成至少一个栅极叠层18。在一个实施例中，通过沉积各种材料层，继的以经由光刻及蚀刻来构图经沉积的材料层，以形成至少一个栅极叠层18。在本发明的另一个实施例中，通过包括使用虚拟栅极材料的取代栅极制程来形成至少一个栅极叠层18。
尽管用以形成至少一个栅极叠层18的技术不同，但是至少一个栅极叠层18自底部至顶部包括：栅极电介质20、栅极电极22及可选的栅极电极帽24。栅极电介质20包括任何栅极绝缘材料，包括(例如)氧化物、氮化物、氧氮化物或其多层的叠层。在本发明的一个实施例中，栅极电介质20为半导体氧化物、半导体氮化物或半导体氧氮化物。在本发明的另一个实施例中，栅极电介质20包括电介质金属氧化物，其具有大于氧化硅的电介质常数(例如，3.9)的电介质常数。典型地，所使用的栅极电介质20具有大于4.0的电介质常数，更典型地具有大于8.0的电介质常数。此等电介质材料在本文中称为高k电介质。示例性高k电介质包括但不局限于：HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐及其合金。亦可将此等高k材料的多层叠层用作栅极电介质20。x的各值独立地自0.5至3变化且y的各值独立地自0至2变化。
栅极电介质20的厚度可视用以形成该栅极电介质的技术而变化。典型，栅极电介质20具有自1nm至10nm的厚度，更典型地具有自2nm至5nm的厚度。当将高k栅极电介质用作栅极电介质20时，高k栅极电介质可具有大约为1nm或更小的有效氧化物厚度。
栅极电介质20可通过该技术领域中所熟知的方法来形成。在本发明的一个实施例中，可通过诸如以下沉积制程来形成栅极电介质20：化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液体源雾化化学沉积(LSMCD)及原子层沉积(ALD)。或者，可通过诸如热氧化和/或热氮化的热制程来形成栅极电介质20。
至少一个栅极叠层18的栅极电极22包含任何导电材料，包括但不局限于：多晶硅、多晶硅锗、元素金属(例如，钨、钛、钽、铝、镍、钌、钯及铂)、至少一种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝及氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍及硅化钛)及其多层。在一个实施例中，栅极电极由金属栅极组成。在一个实施例中，栅极电极由多晶硅组成。
可利用包括以下的习知沉积制程来形成栅极电极22：例如，化学气相沉积(CVD)、等离子体增强式化学气相沉积(PECVD)、蒸镀、物理气相沉积(PVD)、溅射、化学溶液沉积、原子层沉积(ALD)及其它类似沉积制程。当将含Si材料用作栅极电极22时，可通过以下步骤来将含Si材料掺杂在适当的杂质浓度内：利用原位掺杂沉积制程或利用沉积，继之以诸如离子注入或气相掺杂的步骤，其中将适当的杂质引入含Si材料。当形成金属硅化物时，使用习知硅化制程。
经如此沉积的栅极电极22典型具有自10nm至100nm的厚度，更典型地具有自20nm至50nm的厚度。在本发明的一些实施例中，可选的栅极电极帽24可形成在栅极电极22的顶上。可选的栅极电极帽24包括：电介质氧化物、氮化物、氧氮化物或其任何组合，包括多层叠层。在一个实施例中，可选的电介质电极帽24由氮化硅组成。当存在可选的栅极电极帽24时，利用熟习该项技术者所熟知的习知沉积制程来形成可选的栅极电极帽24，此沉积制程包括(例如)CVD及PECVD。或者，可通过诸如氧化和/或氮化的热制程来形成可选的栅极电极帽24。可选的栅极电极帽24的厚度可视所使用的特定帽材料以及用以形成该栅极电极帽的制程而变化。典型，可选的栅极电极帽24具有自5nm至200nm的厚度，更典型具有自10nm至50nm的厚度。当栅极电极22为诸如多晶硅的含Si材料时，典型使用可选的栅极电极帽24。
图1所示的初始结构10亦包括第一间隔物(例如，内部间隔物)26，其基底位于衬底12的上表面上。第一间隔物26的边缘位于栅极叠层18的侧壁上。第一间隔物26包括任何电介质材料，诸如氧化物、氮化物、氧氮化物或其任何组合。典型，但未必总是如此，第一间隔物26由与可选的栅极电极帽24不同的材料组成。在一个实施例中，第一间隔物26由氧化硅或氮化硅组成。
可利用熟习该项技术者所熟知的制程来形成第一间隔物26。例如，可通过沉积第一间隔物材料，继之以蚀刻来形成第一间隔物26。在第一间隔物26基底处所量测的第一间隔物26的宽度典型在自2nm至50nm之间，更典型地在其基底处所量测的宽度在自5nm至15nm之间。
观察到，尽管图1以及剩余附图图示存在单个有源区域14及单个栅极叠层18，但是当存在多于一个的有源区域和/或多于一个的栅极叠层时亦可实践本发明。当存在多于一个的栅极叠层时，不同栅极叠层可具有相同或不同的栅极电介质和/或栅极电极材料。可利用阻挡掩模以阻挡在一个区域中形成一种类型的材料，而在不包括阻挡掩模的另一区域中形成该材料来获得不同的栅极电介质与栅极电极材料。当提供多于一个的栅极叠层时，该等栅极叠层可用以形成具有相同或不同导电性类型的FET。
参阅图2A，其图示在至少一个栅极叠层18的足印处的半导体衬底12内形成一对凹陷区域28后的图1的结构。观察到，该对凹陷区域28形成在衬底12内并在特定栅极叠层的相对侧面上。利用熟习该项技术者所熟知的蚀刻技术来形成该对凹陷区域28，例如，源极/漏极沟槽。在蚀刻制程期间，至少一个栅极叠层18及第一间隔物26充当蚀刻掩模。自衬底12的顶部表面至凹陷区域28的底部所量测的凹陷区域28的深度典型在自20nm至150nm之间，更典型地深度在自30nm至70nm之间。
可用以形成该对凹陷区域28的蚀刻包括湿式蚀刻、干式蚀刻或湿式与干式蚀刻的组合。在一个实施例中，使用各向异性蚀刻来形成该对凹陷区域28。在另一个实施例中，使用各向同性蚀刻来形成该对凹陷区域28。在又一个实施例中，可使用各向异性蚀刻与各向同性蚀刻的组合来形成该对凹陷区域28。当使用干式蚀刻来形成该对凹陷区域28时，干式蚀刻可包括以下中的一者：反应性离子蚀刻(RIE)、等离子体蚀刻、离子束蚀刻及激光烧蚀。当使用湿式蚀刻来形成该对凹陷区域28时，湿式蚀刻包括任何化学蚀刻剂，诸如有选择性地蚀刻半导体衬底12的暴露的有源区域14的氢氧化铵。在一些实施例中，可使用结晶蚀刻制程来形成该对凹陷区域28。
在图2A所图示的实施例中，蚀刻提供半导体衬底12内的一对凹陷区域28，其由具有基本上直的侧壁32的半导体衬底12的底座30分开。底座30的基本上直的侧壁32可具有一些锥度，如图2A所示。观察到，凹陷区域中的一者在半导体衬底12内形成源极沟槽，而另一凹陷区域在半导体衬底12内形成漏极沟槽。
参阅图2B，其图示可形成的具有一对具有刻面的凹陷区域28′的替代结构，该等凹陷区域由滴漏(hour glass)状底座30′分开。可利用干式蚀刻制程，继之以横向湿式蚀刻制程来形成图2B图所示的替代结构。横向湿式蚀刻制程可包括(例如)氢氧化铵。
尽管所形成的凹陷区域类型不同，凹陷区域28中的每一个基本上填充有第一外延半导体材料34，此材料的晶格常数与剩余半导体衬底12的晶格常数不同。例如，当半导体衬底12由硅组成时，第一外延半导体材料34可为(例如)硅锗(SiGe)、硅碳(Si:C)、硅锗碳(SiGeC)。在一个实施例中，且当将在硅衬底上形成pFET时，第一外延半导体材料34由SiGe组成。在本发明的另一个实施例中，且当将在硅衬底上形成nFET时，第一外延半导体材料34由Si:C组成。
在一个实施例中，第一外延半导体材料34可未经掺杂，亦即，具有零掺杂剂浓度。在另一个实施例中，第一外延半导体材料34轻掺杂。「轻掺杂」意谓第一外延半导体材料34可具有小于5×1018原子/cm3的掺杂剂浓度，更典型地掺杂剂浓度小于1×1018原子/cm3。可存在于第一外延半导体材料34内的掺杂剂的类型取决于正在形成的器件的类型。例如，当器件为pFET时，可将包括(例如)以下来自元素周期表第IIIA族的掺杂剂原子并入第一外延半导体材料34内：硼(B)、铝(Al)、铟(In)。当器件为nFET时，可将包括(例如)以下来自元素周期表第VA族的掺杂剂原子并入第一外延半导体材料34内：磷(P)、砷(As)及锑(Sb)。
第一外延半导体材料34可完全填充该对凹陷区域28或部分填充该对凹陷区域28。使用第一外延半导体材料34完全填充该对凹陷区域28包括一个实施例，其中第一外延半导体材料34与剩余半导体衬底12的上表面共面。或者，使用第一外延半导体材料34完全填充该对凹陷区域28包括一个实施例，其中第一外延半导体材料34在剩余半导体衬底12的上表面上延伸。在附图中所示的实施例中，第一外延半导体材料34具有与剩余半导体衬底12的上表面共面的上表面。
利用熟习该项技术者所熟知的任何外延生长制程来将第一外延半导体材料34形成在该对凹陷区域28中。外延生长确保第一外延半导体材料34为晶体且具有与其中形成第一外延半导体材料34的半导体衬底12的表面相同的结晶结构。在一个实施例中，可使用共形(conformal)外延生长制程来形成第一外延半导体材料34。共形外延制程的利用确保第一外延半导体材料34与界定每一凹陷区域的半导体衬底12的暴露表面共形。亦即，共形外延制程在该对凹陷区域28内提供遵循每一凹陷区域的轮廓的第一外延半导体材料34。在轻掺杂第一外延半导体材料34的实施例中，可利用原位掺杂外延生长制程来形成第一外延半导体材料34，在此制程中将掺杂原子并入前驱物气体混合物。用以形成第一外延半导体材料34的前驱物的类型为熟习该项技术者所熟知。
将第二外延半导体材料36形成在第一外延半导体材料34的上表面上。第二外延半导体材料36可由与第一外延半导体材料34相同或不同(优选地相同)的半导体材料组成。然而，第二外延半导体材料36与第一外延半导体材料34的不同点在于第二外延半导体材料36具有比第一外延半导体材料34高的掺杂剂浓度。亦即，相对于第一外延半导体材料34，第二外延半导体材料36为高度掺杂。「高度掺杂」意谓掺杂剂浓度(p型或n型)大于1×1019原子/cm3，更典型地掺杂剂浓度大于1×1020原子/cm3。在本申请案的一个实施例中，且当使用单晶Si衬底时，第二外延半导体材料36包含赝晶SiGe或Si:C。
通过习知外延生长制程形成第二外延半导体材料36，习知外延生长制程包括上文相对于第一外延半导体材料34所提及的共形外延制程。可使用任何已知前驱物来形成第二外延半导体材料34。在本发明的一些实施例中，可形成第一外延半导体材料及第二外延半导体材料，而无需在形成此等材料之间破坏真空。在其它实施例中，通过在每一外延生长步骤之间破坏真空来形成第一外延半导体材料及第二外延半导体材料。观察到，第一外延半导体材料及第二外延半导体材料形成结构的双层嵌入的外延半导体源极区域/漏极区域。
图3图示使第一外延半导体材料34及第二外延半导体材料36形成在图2A所示的该对凹陷区域28中之后所形成的结构。当使用第一外延半导体材料34及第二外延半导体材料36填充如图2B所示的该对凹陷区域28′时将产生类似结构。观察到，第一外延半导体材料34给予器件沟道以应变，而第二外延半导体材料36用以经由后续退火步骤在第一外延半导体材料34的上部中形成扩展区域。在一些实施例中，第二外延半导体材料36在结构内形成凸起的源极区域/漏极区域。
现在参阅图4，其图示在执行驱使掺杂剂自第二外延半导体材料36进入形成扩散扩展区域38的第一外延半导体材料34的上部中的退火步骤后的图3所示的结构。在图4中，标号为38的该等区域的一者为源极扩展区域，而标号为38的另一区域为漏极扩展区域。观察到，在退火期间，掺杂剂不但自第二外延半导体材料36扩散进第一外延半导体材料34的上部，而且一些掺杂剂亦扩散到位于至少一个栅极叠层18之下的衬底12(例如底座30)中，如图4所示。位于至少一个栅极叠层18之下且经扩散扩展区域38界定的半导体衬底12的部分(例如，底座30)为器件沟道40。
在典型大于800℃的温度下，更典型地在大于850℃的温度下，执行用以驱使掺杂剂自第二外延半导体材料36进入第一外延半导体材料34的上部的退火。可利用可使掺杂剂自一个层扩散进入另一层的任何习知退火制程来执行退火。可用以驱使掺杂剂自第二外延半导体材料36进入第一外延半导体材料34的上部的退火的实例包括：(例如)快速热退火、炉退火、激光退火、微波退火或彼等技术的组合。退火的持续时间(亦即，退火时间)可视所利用的确切退火制程以及退火温度而变化。典型地，执行退火达10分钟或少于10分钟。典型地，在诸如以下惰性气氛中执行退火：氦气、氮气和/或氩气。在一些实施例中，可利用形成气体(氢气与氮气的混合)执行退火。
因此形成在第一外延半导体材料34中的扩散扩展区域38的深度取决于所用退火的条件。典型地，自扩散扩展区域38的与第二外延半导体材料36形成界面的上表面所量测的扩散扩展区域38的深度自30nm或小于30nm。更典型地，自扩散扩展区域38的与第二外延半导体材料36形成界面的上表面所量测的扩散扩展区域38的深度在自5nm至15nm之间。
现在参阅图5，其图标在结构内执行形成可选的晕区域42的可选的晕注入后的图4的结构。可利用熟习该项技术者所熟知的任何习知晕注入(诸如，倾斜晕离子注入)来执行可选的晕注入。在可选的晕注入后，典型在1350℃或低于1350℃的温度下执行可选的晕活性化退火。在一个实施例中，可选的晕活性化退火可包括激光退火或快速热退火。在一个实施例中，在源极/漏极外延生长后执行晕注入。随后可执行单个退火制程(例如，快速热退火)以在晕区域中形成扩展并活化掺杂剂。
现在参阅图6A，其图示在进行进一步处理后的图5的结构，进一步处理包括(例如)：可选地去除可选的栅极电极帽24、形成第二间隔物(例如，外部间隔物)44、至少在第二外延半导体材料36上形成金属半导体合金(亦即，硅化物)区域46。在图6A中，当栅极电极22由含Si材料组成且去除可选的栅极电极帽24时，亦可在栅极电极22的顶上形成金属半导体合金区域。
进一步处理亦可包括形成接触过孔(未图示)及形成互连结构(亦未图示)。
在将可选的栅极电极帽24自结构去除的实施例中，可利用将栅极电极帽材料相对于第一间隔物26、下层栅极电极22及第二外延半导体材料36选择性去除的蚀刻剂来执行可选的栅极电极帽24的去除。此蚀刻剂的实例包括但不局限于反应性离子蚀刻。
利用与用以形成第一间隔物26相同或不同的制程来形成第二间隔物44。第二间隔物44可由与第一间隔物26相同或不同的电介质材料组成。在一个实施例中，第二间隔物44由与第一间隔物26不同的电介质材料组成。在一些实施例中，且在形成第二间隔物44之前，可去除第一间隔物26且形成的第二间隔物44与栅极叠层18的侧壁直接接触。在一个实施例中，第二间隔物44为比上文提及的第一间隔物26宽的间隔物，且第二间隔物44的基底位于第二外延半导体材料36的上表面上；第二间隔物44的横向边缘与第一间隔物26的侧壁直接接触。
利用能够在半导体材料顶上形成金属半导体合金的任何制程来形成金属半导体合金区域46。在本发明的一个实施例中，利用硅化制程来形成金属半导体合金区域46。硅化制程可与第二间隔物44的外部边缘自对准。硅化制程包括：形成金属，当该金属与至少第二外延半导体材料36顶上的半导体材料反应时能够形成金属半导体合金。用以形成金属半导体合金区域46的金属可包括但不局限于：钽、钛、钨、钌、钴、镍或这些材料的任何合适的组合。诸如氮化钛或氮化钽的扩散阻挡层可形成在金属的顶上。执行使金属与下层半导体材料之间产生反应的退火，进而形成金属半导体合金区域。典型地，退火在至少250℃或以上的温度下执行。可使用单个退火步骤或多个退火步骤。在执行退火后去除任何未反应的金属及可选的扩散阻挡层。
图6B图示当如图4至6A所图示来处理图3B所示的结构时可获得的产生的结构。
观察到，图6A图和图6B图示包括位于半导体衬底12的上表面上的至少一个栅极叠层18的结构。该结构进一步包括第一外延半导体材料34，其诱导在至少一个栅极叠层18的沟道40上的应变。第一外延半导体材料位于在至少一个栅极叠层18的足印处的一对凹陷区域28内，该对凹陷区域28存在于至少一个栅极叠层18的相对侧面上。扩散扩展区域38位于每一个凹陷区域28的该第一外延半导体材料34的上表面内。该结构进一步包括第二外延半导体材料36，其位于扩散扩展区域38的上表面上。该第二外延半导体材料36具有高于第一外延半导体材料34的掺杂剂浓度。
尽管已参阅本发明的优选实施例详细图示并描述了本发明，但熟习该项技术者应理解，在不脱离本发明的精神及范畴的情况下可进行形式及细节上的上述及其它改变。因此本发明并不意欲局限于所描述并图示的精确形式和细节，而是落入所附权利要求的范围。
工业适用性
本发明在并入集成电路芯片的高性能半导体场效应晶体管(FET)器件的设计和制造中具有工业适用性，该集成电路芯片可用于各种电装置。

Claims (25)

1.一种半导体结构，其包含：
至少一个栅极叠层18，其位于半导体衬底12的上表面14上；
第一外延半导体材料34，其位于至少一个栅极叠层的足印处，基本上在一对凹陷区域28内，所述对的凹陷区域存在于所述至少一个栅极叠层的相对侧面上，所述第一外延半导体材料在所述至少一个栅极叠层的沟道上诱导应变；
扩散扩展区域38，其位于每个所述凹陷区域中的所述第一外延半导体材料的上表面上；以及
第二外延半导体材料36，其位于所述扩散扩展区域38的上表面上，其中所述第二外延半导体材料具有高于所述第一外延半导体材料的掺杂剂浓度。
2.根据权利要求1的半导体结构，其中所述对的凹陷区域通过所述半导体衬底的底座30彼此分开。
3.根据权利要求2的半导体结构，其中所述底座具有基本上直的侧壁32。
4.根据权利要求2的半导体结构，其中所述底座具有滴漏形状。
5.根据权利要求1的半导体结构，其中所述第一外延半导体材料未经掺杂或具有小于5×1018原子/cm3的掺杂剂浓度。
6.根据权利要求1的半导体结构，其中所述第二外延半导体材料具有大于1×1019原子/cm3的掺杂剂浓度。
7.根据权利要求1的半导体结构，其中所述第一外延半导体材料包含SiGe。
8.根据权利要求1的半导体结构，其中所述第一外延半导体材料包含Si:C。
9.根据权利要求1的半导体结构，进一步包含位于所述半导体衬底内的晕注入区域42，所述晕区域与所述扩散扩展区域和所述第一外延半导体材料接触。
10.根据权利要求1的半导体结构，进一步包含金属半导体合金，所述金属半导体合金至少位于所述第二外延半导体材料的上表面上。
11.根据权利要求1的半导体结构，进一步包含第一间隔物，所述第一间隔物具有位于所述半导体衬底的表面上的基底且具有与所述至少一个栅极叠层的侧壁接触的横向边缘；以及包含第二间隔物44，所述第二间隔物具有位于所述第二外延半导体材料的上表面上的基底和与所述第一间隔物26的侧壁接触的横向边缘。
12.根据权利要求1的半导体结构，其中不存在深离子注入源极区域或深离子注入漏极区域。
13.根据权利要求1的半导体结构，其中所述第一外延半导体材料具有上表面，所述上表面与所述半导体衬底的所述上表面共面或在其之上延伸。
14.根据权利要求1的半导体结构，其中所述第一外延半导体材料具有上表面，所述上表面位于所述半导体衬底的所述上表面之下。
15.一种用于制造半导体结构的方法，其包含以下步骤：
在栅极叠层18的足印处的半导体衬底12内形成一对凹陷区域28；
在每一个凹陷区域内形成第一外延半导体材料34，所述第一外延半导体材料具有与所述半导体衬底的晶格常数不同的晶格常数；
在所述第一外延半导体材料的上表面上形成第二外延半导体材料36，其中所述第二外延半导体材料具有高于所述第一外延半导体材料的掺杂剂浓度；以及
通过将掺杂剂自所述第二外延半导体材料扩散到所述第一外延半导体材料的上部中而在所述第一外延半导体材料与所述第二外延半导体材料之间形成扩展区域38。
16.根据权利要求15的方法，其中形成所述对的凹陷区域的步骤包括湿式蚀刻、干式蚀刻或其组合。
17.根据权利要求15的方法，其中形成所述对的凹陷区域的步骤包括干式蚀刻，继之以横向湿式蚀刻制程以在所述对的凹陷区域之间形成所述半导体衬底的滴漏状底座。
18.根据权利要求15的方法，其中形成所述第一外延半导体材料包括外延生长制程。
19.根据权利要求15的方法，其中形成所述第一外延半导体材料包括原位掺杂外延生长制程。
20.根据权利要求15的方法，其中形成所述第二外延半导体材料包括原位掺杂外延生长制程。
21.根据权利要求15的方法，其中形成所述第一和第二外延半导体材料而不在每种材料的形成之间破坏真空。
22.根据权利要求15的方法，形成所述扩展区域包括在800℃或更大的温度下进行的退火。
23.根据权利要求15的方法，还包括在形成所述扩展区域之后形成晕注入区域的步骤。
24.根据权利要求15的方法，其进一步包含：在至少所述第二外延半导体材料的上表面的顶上形成金属半导体合金。
25.根据权利要求15的方法，其中所述栅极叠层包括第一间隔物，以及其中在形成所述扩展区域之后在所述第二外延半导体材料的上表面的顶上形成第二间隔物。
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