CN105679825A - 具有应力体的半导体器件 - Google Patents

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Abstract

本发明提供了具有应力体的半导体器件。彼此间隔开的第一沟槽和第二沟槽形成在基板中。沟道区被限定在第一沟槽和第二沟槽之间。栅介电层形成在沟道区上。栅电极形成在栅介电层上。应力体包括形成在第一沟槽和第二沟槽中的多个半导体层以及形成在半导体层之间的多个夹层。第一沟槽和第二沟槽的侧壁是V形(例如，具有“<”或“>”形状)。

Description

具有应力体的半导体器件
技术领域
本发明构思的实施方式涉及具有应力体(stressor)的半导体器件。
背景技术
在场效应晶体管(FET)中，漏-源电流流动经过连接源极区到漏极区的传导沟道。导电率通过当电压被施加在栅极端子和源极端子之间时产生的电场而改变。金属氧化物半导体FET(MOSFET)是一种用于放大或转换电子信号的FET。
通过在晶体管沟道的沟道区内增大载流子迁移率，可以改进晶体管的性能。已经尝试了在沟道区的两侧形成应力体(stressor)的技术来增大迁移率。然而，由于热膨胀系数和晶格常数上的差异，应力体易于破裂或者易于形成其它缺陷。热膨胀系数描述了每一度温度变化的材料长度相对变化。晶格常数指的是晶格中的单位晶胞的物理尺寸。在晶体管的应力体中的裂纹会引起应力体的抗拉强度减小，并在晶体管中引起漏电流。
发明内容
本发明构思的至少一个实施方式提供了一种具有提高的电性能的半导体器件。
本发明构思的至少一个实施方式提供了一种形成半导体器件的方法，该半导体器件具有提高的电性能。
提供了一种根据本发明构思的示范实施方式的半导体器件。该半导体器件包括基板，该基板具有在基板中彼此间隔开的第一沟槽和第二沟槽。沟道区被限定在第一沟槽和第二沟槽之间。栅介电层形成在沟道区上。栅电极形成在栅介电层上。形成了应力体，该应力体包括形成在第一沟槽和第二沟槽中的多个半导体层以及形成在半导体层之间的多个夹层。第一沟槽和第二沟槽的侧壁是V形(例如，“<”或“>”形状)。
栅介电层可以与栅电极的底部或侧壁接触，栅介电层的上端可以形成在比栅电极的中心高的水平。
夹层可以包括赝晶(pseudomorphic)单层、赝晶多层、赝晶点状结构、或其组合，具有不同于半导体层的带隙。
夹层可以包括SiN、SiO、CN、SiCN、GaN、AlN、InN、GaAs、SiC、Ge、Si、Si/Ge超晶格、或其组合。
应力体包括与第一沟槽和第二沟槽的侧壁接触的第一半导体层。第一夹层可以形成在第一半导体层上。第二半导体层可以形成在第一夹层上。第二夹层可以形成在第二半导体层上。第三半导体层可以形成在第二夹层上。
第一半导体层和第一夹层的侧壁可以具有V形(例如，“<”或“>”形状)。
第一夹层可以比第一半导体层薄。
第一夹层可以具有在0.1nm至10nm范围内的厚度。
第二半导体层可以比第一半导体层厚。
半导体层可以包括SiGe。Ge在半导体层中的含量可以在20％至80％的范围内。
Ge在第二半导体层中的含量可以比在第一半导体层中的含量高。
形成在比沟道区高的水平处的盖层可以形成在应力体上。
盖层的下端可以形成在比应力体的上端高的水平。
盖层可以包括金属硅化物、Si或其组合。
第一间隔物可以形成在栅电极的侧表面上。第二间隔物可以形成在第一间隔物上。第二间隔物可以与盖层的上表面接触。
第一间隔物的底部可以与应力体接触。第一间隔物的侧表面可以与盖层接触。
第二间隔物的下端可以与盖层的上表面接触。
半导体层可以包括晶体生长SiGe。
提供了一种根据本发明构思的示范实施方式的半导体器件。该半导体器件包括在基板中彼此间隔开的第一沟槽和第二沟槽。沟道区被限定在第一沟槽和第二沟槽之间。第一栅介电层形成在沟道区上。第二栅介电层形成在第一栅介电层上。栅电极形成在第二栅介电层上。形成了应力体，该应力体包括形成在第一沟槽和第二沟槽中的多个半导体层以及形成在半导体层之间的夹层。第二栅介电层与栅电极的底部和侧壁接触。第二栅介电层的上端形成在比栅电极的中心高的水平处。
根据本发明构思的示范实施方式，一种半导体器件包括：基板，具有在基板中彼此间隔开的第一沟槽和第二沟槽以及限定在沟槽之间的沟道区；设置在沟道区上的栅介电层；设置在栅介电层上的栅电极；和应力体，包括形成在第一沟槽和第二沟槽中的多个半导体层以及形成在半导体层之间的多个夹层。夹层具有不同于半导体层的带隙，并且其中一个半导体层的侧部具有梯形形状。
夹层之一的侧部可以具有六边形形状。
根据本发明构思的示范实施方式，一种半导体器件包括：基板，具有在基板中彼此间隔开的第一沟槽和第二沟槽以及限定在沟槽之间的沟道区；设置在沟道区上的栅介电层；设置在栅介电层上的栅电极；和应力体，包括形成在第一沟槽和第二沟槽中的多个半导体层以及形成在半导体层之间的多个夹层。夹层具有不同于半导体层的带隙，应力体的每个侧壁包括形成非平角的一对边缘，并且每个夹层具有凹形状。
半导体层中最上面的一个半导体层的底侧可以具有凸形状。
附图说明
通过参考附图详细描述本发明构思的示范实施方式，本发明构思将变得更明显，在不同的附图中，相同的附图标记表示相同的相应部件。附图中：
图1至10是用于描述根据本发明构思的示范实施方式的半导体器件的横截面图；
图11至25是用于描述根据本发明构思的示范实施方式的形成半导体器件的方法的横截面图；和
图26和27是示出根据本发明构思的示范实施方式的电子装置的系统框图。
具体实施方式
现在将参考附图更充分地描述本发明构思，在附图中示出了一些示范实施方式。然而，本发明构思可以以不同的形式实现而不应该理解为限于在此阐述的实施方式。然而，提供这些实施方式使得本公开彻底和完整，并将向本领域技术人员充分传达本发明构思。因此，所有这样的修改旨在被包括于本发明构思的范畴内。
如这里所用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一个元件或层上，直接连接或联接到另一元件或层，或者可以存在中间元件或层。
在此参考截面图示和/或平面图示描述了本发明构思的实施方式，该截面图示和/或平面图示是理想化的实施方式和中间结构的示意图。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。这样，可能发生由于例如制造技术和/或公差引起的图示的形状的变化。因此，实施方式不应解释为限于这里示出的区域的具体形状，而是可以解释为包括由于例如制造引起的形状的偏差。例如，示出为矩形的蚀刻区域典型地将具有修圆或弯曲的特征。因此，图中示出的区域本质上是示意性的且它们的形状不旨在限制本发明构思的范围。
在本发明构思的实施方式中，提供了三维(3D)存储阵列。3D存储阵列是整体地形成为一个或多个物理水平的存储单元阵列，该存储单元阵列具有设置在硅基板上方的有源区以及与那些存储单元的操作有关的电路，不论这样的相关电路是在该基板之上或之内。术语“整体”指的是阵列中每个水平的多个层直接沉积在阵列中每个下一水平的多个层上。
在本发明构思的实施方式中，3D存储阵列包括竖直地取向使得至少一个存储单元位于另一存储单元之上的竖直NAND串。该至少一个存储单元可包括电荷捕获层。
在此通过参考被合并的以下专利文件描述了用于三维存储阵列的适当配置，其中三维存储阵列配置为多个水平(level)，其中字线和/或位线在多个水平之间共用：美国专利申请No.7,679,133；No.8,553,466；No.8,654,587；No.8,559,235；和美国专利No.2011/0233648。
图1至10是用于描述根据本发明构思的示范实施方式的半导体器件的横截面图。
参考图1，有源区23、沟槽39T1和39T2、及沟道区29、应力体40、盖层57、下绝缘层58、第一栅介电层61、第二栅介电层62、栅电极67、第一间隔物37、以及第二间隔物55形成在基板21上。在示范实施方式中，应力体(stressor)40是物理对象(physicalobject)，其具有足够的抗张强度以防止裂纹在构成该物体对象的一个或多个层中发展。
沟槽39T1和39T2包括第一沟槽39T1和第二沟槽39T2。沟道区29限定在第一沟槽39T1和第二沟槽39T2之间。在示范实施方式中，第一沟槽39T1和第二沟槽39T2的侧壁具有“<”或“>”形状。例如，所述侧壁可以如小于符号、大于符号、V形(例如，舷侧(sideway))、C形或人字形那样地成形。在示范实施方式中，沟槽39T1和39T2的侧壁具有连接在一起以形成非平角(例如，锐角、直角、钝角等)的两条直边或基本直的边。边的长度可以彼此相同或不同。沟槽39T1和39T2的侧壁可以被理解为具有会聚接界(convergenceinterface)。
应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44和第三半导体层45。在示范实施方式中，应力体40完全填充沟槽39T1和39T2并突出到比沟道区29的上端高的水平。
在示范实施方式中，第一半导体层41共形地形成在沟槽39T1和39T2的内壁上。在示范实施方式中，第一半导体层41的侧表面具有“<”或“>”形状。例如，侧表面可以如小于符号、大于符号、V形(例如，舷侧)、C形或人字形那样地成形。在示范实施方式中，所述侧表面包括连接在一起以形成上述角度的两条直边或基本上直的边。边的长度可以彼此相同或不同。在示范实施方式中，第一半导体层41包括晶体生长材料。例如，第一半导体层41可以利用选择性外延生长(SEG)方法形成。在示范实施方式中，半导体层41包括不同于沟道区29的材料。在示范实施方式中，第一半导体层41包括不同于沟道区29的元素。在示范实施方式中，第一半导体层41包括具有不同于沟道区29的晶格常数的材料。例如，第一半导体层41可包括具有比沟道区29大的晶格常数的材料。在示范实施方式中，第一半导体层41包括通过SEG方法形成的未掺杂的硅锗SiGe。在示范实施方式中，Ge在第一半导体层41中的含量在20％至80％范围内。在示范实施方式中，Ge在第一半导体层41中的含量在20％至30％范围内。
第二半导体层43形成在第一夹层42上。在示范实施方式中，第二半导体层43直接接触第一夹层42。在示范实施方式中，第二半导体层43的上表面具有凹形状。在示范实施方式中，第二半导体层43比第一半导体层41厚。在示范实施方式中，第二半导体层43包括晶体生长材料。例如，第二半导体层43可以通过SEG方法形成。在示范实施方式中，第二半导体层43包括不同于沟道区29的材料。在示范实施方式中，第二半导体层43包括不同于沟道区29的元素。在示范实施方式中，第二半导体层43包括具有不同于沟道区29的晶格常数的材料。例如，第二半导体层43可包括具有比沟道区29大的晶格常数的材料。
在示范实施方式中，第二半导体层43包括利用SEG工艺形成的硼(B)掺杂的SiGe。在示范实施方式中，Ge在第二半导体层43中的含量比在第一半导体层41中的高。在示范实施方式中，Ge在第二半导体层43中的含量在20％至80％的范围内。例如，Ge在第二半导体层43中的含量可以在30％至50％的范围内。
第三半导体层45形成在第二夹层44上。在示范实施方式中，第三半导体层45直接接触第二夹层44。在示范实施方式中，第三半导体层45比第二半导体层43厚。在示范实施方式中，第三半导体层45完全填充沟槽39T1和39T2并从沟槽39T1和39T2突出。在示范实施方式中，第三半导体层45的上端形成在比沟道区29的上端高的水平。在示范实施方式中，第三半导体层45接触第一间隔物37的侧表面。在示范实施方式中，第三半导体层45包括晶体生长材料。例如，第三半导体层45可以通过SEG方法形成。在示范实施方式中，第三半导体层45包括不同于沟道区29的材料。在示范实施方式中，第三半导体层45包括不同于沟道区29的元素。在示范实施方式中，第三半导体层45包括具有不同于沟道区29的晶格常数的材料。例如，第三半导体层45可包括具有比沟道区29大的晶格常数的材料。
在示范实施方式中，第三半导体层45包括通过SEG工艺形成的B掺杂的SiGe。在示范实施方式中，Ge在第三半导体层45中的含量比在第一半导体层41中的高。在示范实施方式中，Ge在第三半导体层45中的含量比在第一半导体层41中高而且比在第二半导体层43中高。在示范实施方式中，Ge在第三半导体层45中的含量在20％至80％的范围内。例如，Ge在第三半导体层45中的含量可以在30％至50％的范围内。
第一夹层42形成在第一半导体层41和第二半导体层43之间。在示范实施方式中，第一夹层42共形地形成在第一半导体层41的表面上。在示范实施方式中，第一夹层42的侧表面具有“<”或“>”形状。例如，侧表面可以如小于符号、大于符号、V形(例如，舷侧)、C形或人字形那样地成形。在示范实施方式中，侧表面包括具有连接在一起以形成上述角度的直边或基本直的边的形状。两条边的长度可以彼此相同或不同。在示范实施方式中，第一夹层42比第一半导体层41薄。在示范实施方式中，第一夹层42具有在0.1nm至10nm范围内的厚度。例如，第一夹层42可具有在1nm至2nm范围内的厚度。
在示范实施方式中，第一夹层42包括不同于第一半导体层41的材料。在示范实施方式中，第一夹层42包括不同于第一半导体层41的元素。第一夹层42可包括赝晶(pseudomorphic)单层、赝晶多层、赝晶点状结构或其组合，具有不同于第一半导体层41的带隙。带隙指的是在绝缘体和半导体中顶部价带与导带底部之间的能量差(例如，以电子伏为单位)。例如，具有大带隙的材料是一般绝缘体，具有较小带隙的材料是半导体，具有小带隙或没有带隙的材料是导体。第一夹层42可包括SiN、SiO、CN、SiCN、GaN、AlN、InN、GaAs、SiC、Ge、Si、Si/Ge超晶格、或其组合。Si/Ge超晶格可包括其中硅层和Ge层交替生长成2至100层的结构。
第二夹层44插置在第二半导体层43和第三半导体层45之间。第二夹层44可具有与第一夹层42相似的构造。在示范实施方式中，第二夹层44共形地形成在第二半导体层43的表面上。在示范实施方式中，第二夹层44比第二半导体层43薄。在示范实施方式中，第二夹层44具有在0.1nm至10nm范围内的厚度。例如，第二夹层44可具有在1nm至2nm范围内的厚度。
在示范实施方式中，第二夹层44包括不同于第二半导体层43的材料。在示范实施方式中，第二夹层44包括不同于第二半导体层43的元素。第二夹层44可包括赝晶单层、赝晶多层、赝晶点状结构或其组合，具有不同于第二半导体层43的带隙。第二夹层44可包括SiN、SiO、CN、SiCN、GaN、AlN、InN、GaAs、SiC、Ge、Si、Si/Ge超晶格、或其组合。Si/Ge超晶格可包括其中硅层和Ge层交替生长成2至100层的结构。在示范实施方式中，第二夹层44包括晶体生长材料。
盖层57形成在应力体40上。盖层57接触第一间隔物37的侧表面和第二间隔物55的底部。盖层57可包括Si、SiGe、金属硅化物或其组合。盖层57可以被解释为欧姆层。
第一间隔物37形成在栅电极67的侧表面上。第二间隔物55形成在第一间隔物37的外侧上。第一间隔物37的底部接触应力体40。第一间隔物37的侧表面接触应力体40和盖层57。第二间隔物55接触盖层57的上表面。
栅电极67包括第一电极65和第二电极66。栅电极67可以被解释为置换栅电极。在示范实施方式中，第一栅介电层61直接接触沟道区29。第一栅介电层61可以被称为界面氧化物层或化学氧化物层。第二栅介电层62形成在第一栅介电层61上。第二栅介电层62可包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质或其组合。例如，第二栅介电层62可包括HfO或HfSiO。在示范实施方式中，第二栅介电层62的上端形成在比栅电极67的中心高的水平。第二栅介电层62围绕第一电极65的侧表面和底部。第二栅介电层62插置在第一电极65和第一间隔物37之间。第一栅介电层61插置在沟道区29和第二栅介电层62之间。
根据本发明构思的至少一个实施方式，第一夹层42和第二夹层44用于防止在第一半导体层41、第二半导体层43和第三半导体层45中产生裂纹。
参考图2，根据示范实施方式的应力体40形成在沟槽39T1和39T2中。应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44、第三半导体层45、第三夹层46和第四半导体层47。
第三夹层46可具有与第一夹层42和第二夹层44类似的构造。第四半导体层47和第三半导体层45可以利用相似的方法形成。在示范实施方式中，第二半导体层43比第一半导体层41厚。在示范实施方式中，第三半导体层45比第二半导体层43厚。在示范实施方式中，第四半导体层47比第三半导体层45厚。在示范实施方式中，图2的应力体40中的第二夹层44的形状不同于图1的应力体40中的第二夹层44的形状。例如，在图2中的第二夹层44的侧壁可以如小于符号、大于符号、V形(例如，舷侧)、C形、人字形那样地成形，包括具有连接在一起以形成上述角度的两条直边或基本直的边的形状，或者像图1的第一夹层42那样地成形。
参考图3，根据示范实施方式的应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44和第三半导体层45。在示范实施方式中，第一半导体层41的上表面具有凹形状。在示范实施方式中，第一夹层42和第二夹层44具有凹形状。在示范实施方式中，第三半导体层45的底表面具有与第二夹层44的凹形状配合的凸形状。
参考图4，在沟槽39T1和39T2中形成根据示范实施方式的应力体40。应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44、第三半导体层45、第三夹层46、第四半导体层47、第四夹层48、第五半导体层49、第五夹层50、第六半导体层51、第六夹层52和第七半导体层53。在示范实施方式中，图4的层41-53包括像小于符号一样成形，像大于符号一样地成形或者具有连接在一起以形成上述角度的直边或基本直的边的侧部分。在示范实施方式中，第七半导体层53具有凹形状。
参考图5，根据本发明构思的示范实施方式的应力体40形成在沟槽39T1和39T2中。应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44、第三半导体层45、第三夹层46和第四半导体层47。在示范实施方式中，第一半导体层41和第一夹层42的侧部具有梯形形状。在示范实施方式中，第二夹层44的侧部具有六边形形状(例如，规则或不规则)。
第一半导体层41形成在沟槽39T1和39T2的底部。在示范实施方式中，第一半导体层41的上表面是水平的或基本水平的。第一夹层42形成在第一半导体层41上。第二半导体层43形成在第一夹层42上。在示范实施方式中，第二半导体层43的上表面是水平的或基本水平的。在示范实施方式中，第二半导体层43比第一半导体层41厚。第二夹层44形成在第二半导体层43上。第三半导体层45形成在第二夹层44上。在示范实施方式中，第三半导体层45的上表面是水平的或基本水平的。在示范实施方式中，第三半导体层45比第二半导体层43厚。第三夹层46形成在第三半导体层45上。第四半导体层47形成在第三夹层46上。
参考图6，根据示范实施方式的应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44和第三半导体层45。
参考图7，根据示范实施方式的应力体40包括第一半导体层41、第一夹层42和第二半导体层43。在示范实施方式中，第二半导体层43比第一半导体层41厚。
参考图8，根据示范实施方式的应力体40包括第一半导体层41、第一夹层42和第二半导体层43。在示范实施方式中，第二半导体层43比第一半导体层41薄。
参考图9，根据示范实施方式的应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44、第三半导体层45、第三夹层46、第四半导体层47、第四夹层48、第五半导体层49、第五夹层50、第六半导体层51、第六夹层52和第七半导体层53。
参考图10，栅介电层71、栅电极72和栅极盖图案73顺序地形成在沟道区29上。第一间隔物75形成在栅介电层71、栅电极72和栅极盖图案73的侧表面上。第二间隔物76形成在第一间隔物75的外侧上。第二间隔物76接触盖层57的上表面。
图11至25是用于描述根据本发明构思的示范实施方式的形成半导体器件的方法的截面图。
参考图11，在基板21中形成限定有源区23的器件隔离层25。
基板21可以是半导体基板，诸如单晶硅晶片或绝缘体上硅(SOI)晶片。有源区23可以通过器件隔离层25被限定在基板21的预定区域中。例如有源区23可包括包含n型杂质的单晶硅。器件隔离层25可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。器件隔离层25可以利用浅沟槽隔离(STI)方法形成。
参考图12，在有源区23上形成初级栅介电层31、初级栅电极33、初级盖图案35和第一间隔物37。
初级栅介电层31、初级栅电极33和初级盖图案35可以利用多个薄膜形成工艺和图案化工艺形成。第一间隔物37可以利用薄膜形成工艺和各向异性蚀刻工艺形成。初级栅介电层31的侧表面、初级栅电极33的侧表面、和初级盖图案35的侧表面可以竖直地对准。初级栅介电层31接触有源区23和器件隔离层25。初级栅电极33形成在初级栅介电层31上。初级盖图案35覆盖初级栅电极33。第一间隔物37覆盖初级栅介电层31的侧表面、初级栅电极33的侧表面和初级盖图案35的侧表面。
初级栅介电层31可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，初级栅介电层31可以是硅氧化物。初级栅电极33可包括相对于有源区23、初级栅介电层31和初级盖图案35具有蚀刻选择性的材料。例如，初级栅电极33可以是多晶硅。初级盖图案35可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，初级盖图案35可包括硅氮化物。第一间隔物37可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，第一间隔物37可包括硅氮化物。
参考图13，通过利用初级栅电极33、初级盖图案35和第一间隔物37作为蚀刻掩模部分地去除有源区23，形成沟槽39T1和39T2。沟槽39T1和39T2可包括第一沟槽39T1和第二沟槽39T2。沟道区29可以被限定在第一沟槽39T1和第二沟槽39T2之间。沟道区29可以是一部分有源区23。在示范实施方式中，沟道区29包括具有n型杂质的单晶硅。
沟槽39T1和39T2的侧壁可具有“<”或“>”形状，如小于符号、大于符号、V形(例如，舷侧)、C形、人字形那样地成形，或可包括连接在一起以形成上述角度的两条直边或基本直的边。沟槽39T1和39T2的侧壁可以解释为具有会聚接界。沟槽39T1和39T2可以利用各向异性蚀刻工艺、各向同性蚀刻工艺、方向性蚀刻工艺或其组合形成。沟槽39T1和39T2可以与初级栅电极33的外侧对准。
在示范实施方式中，沟道区29包括具有p型杂质的单晶硅。
参考图14，在沟槽39T1和39T2中形成第一半导体层41。在示范实施方式中，第一半导体层41共形地形成在沟槽39T1和39T2的内壁上。第一半导体层41的侧表面可具有“<”或“>”形状，可以如小于符号那样地成形，可以如大于符号那样地成形，可以如V形(例如，舷侧)、C形、人字形那样地成形，或者可包括连接以形成上述角度的两条直边或基本直的边。在示范实施方式中，第一半导体层41直接接触沟槽39T1和39T2的内壁。
第一半导体层41可包括晶体生长材料。例如，第一半导体层41可以通过SEG方法形成。在示范实施方式中，第一半导体层41包括不同于沟道区29的材料。在示范实施方式中，第一半导体层41包括不同于沟道区29的元素。在示范实施方式中，第一半导体层41包括具有不同于沟道区29的晶格常数的材料。例如，第一半导体层41可包括具有比沟道区29大的晶格常数的材料。例如，第一半导体层41可以包括通过SEG方法形成的未掺杂SiGe。在示范实施方式中，Ge在第一半导体层41中的含量可以在20％至80％的范围内。例如，Ge在第一半导体层41中的含量可以在20％至30％的范围内。
参考图15，第一夹层42形成在第一半导体层41上。在示范实施方式中，第一夹层42共形地形成在第一半导体层41的表面上。第一夹层42的侧表面可包括“<”或“>”形状，可以如小于符号、大于符号、V形(例如，舷侧)、C形、人字形那样地成形，或者可包括连接在一起以形成上述角度的两条直边或基本直的边。在示范实施方式中，第一夹层42直接接触第一半导体层41。在示范实施方式中，第一夹层42比第一半导体层41薄。在示范实施方式中，第一夹层42具有在0.1nm至10nm范围内的厚度。例如，第一夹层42可具有在1nm至2nm范围内的厚度。
在示范实施方式中，第一夹层42包括不同于第一半导体层41的材料。在示范实施方式中，第一夹层42包括不同于第一半导体层41的元素。第一夹层42可包括赝晶单层、赝晶多层、赝晶点状结构或其组合，具有不同于第一半导体层41的带隙。第一夹层42可包括SiN、SiO、CN、SiCN、GaN、AlN、InN、GaAs、SiC、Ge、Si、Si/Ge超晶格、或其组合。Si/Ge超晶格可包括其中硅层和Ge层交替生长成2至100层的结构。第一夹层42可以利用SEG方法、化学气相沉积(CVD)法、或其组合形成。第一夹层42可包括晶体生长材料。
参考图16，在第一夹层42上形成第二半导体层43。在第二半导体层43上形成第二夹层44。
在示范实施方式中，第二半导体层43直接接触第一夹层42。在示范实施方式中，第二半导体层43的上表面具有凹形状。在示范实施方式中，第二半导体层43比第一半导体层41厚。第二半导体层43可包括晶体生长材料。例如，第二半导体层43可以通过SEG方法形成。在示范实施方式中，第二半导体层43包括不同于沟道区29的材料。在示范实施方式中，第二半导体层43包括不同于沟道区29的元素。在示范实施方式中，第二半导体层43可包括具有不同于沟道区29的晶格常数的材料。例如，第二半导体层43可包括具有比沟道区29大的晶格常数的材料。
例如，第二半导体层43可包括利用SEG方法形成的B掺杂的SiGe。在示范实施方式中，Ge在第二半导体层43中的含量比在第一半导体层41中的含量高。在示范实施方式中，Ge在第二半导体层43中的含量在20％至80％的范围内。例如，Ge在第二半导体层43中的含量可以在30％至50％的范围内。
第二夹层44和第一夹层42可以利用类似的方法形成。在示范实施方式中，第二夹层44共形地形成在第二半导体层43的表面上。在示范实施方式中，第二夹层44直接接触第二半导体层43。在示范实施方式中，第二夹层44比第二半导体层43薄。在示范实施方式中，第二夹层44具有在0.1nm至10nm范围内的厚度。例如，第二夹层44可具有在1nm至2nm范围内的厚度。
在示范实施方式中，第二夹层44包括不同于第二半导体层43的材料。在示范实施方式中，第二夹层44包括不同于第二半导体层43的元素。第二夹层44可包括赝晶单层、赝晶多层、赝晶点状结构或其组合，具有不同于第二半导体层43的带隙。第二夹层44可包括SiN、SiO、CN、SiCN、GaN、AlN、InN、GaAs、SiC、Ge、Si、Si/Ge超晶格、或其组合。Si/Ge超晶格可包括其中硅层和Ge层交替生长成2至100层的结构。第二夹层44可以通过SEG方法、化学气相沉积(CVD)法、或其组合形成。第二夹层44可包括晶体生长材料。
参考图17，在第二夹层44上形成第三半导体层45。根据示范实施方式的应力体40包括第一半导体层41、第一夹层42、第二半导体层43、第二夹层44和第三半导体层45。
在示范实施方式中，第三半导体层45直接接触第二夹层44。在示范实施方式中，第三半导体层45比第二半导体层43厚。在示范实施方式中，第三半导体层45完全填充沟槽39T1和39T2，并从沟槽39T1和39T2突出。第三半导体层45的上端可以形成在比沟道区29的上端高的水平。第三半导体层45接触第一间隔物37的侧表面。第三半导体层45可包括晶体生长材料。例如，第三半导体层45可以通过SEG方法形成。在示范实施方式中，第三半导体层45包括不同于沟道区29的材料。在示范实施方式中，第三半导体层45包括不同于沟道区29的元素。在示范实施方式中，第三半导体层45包括具有不同于沟道区29的晶格常数的材料。例如，第三半导体层45可包括具有比沟道区29大的晶格常数的材料。
例如，第三半导体层45可包括通过SEG方法形成的B掺杂的SiGe。在示范实施方式中，Ge在第三半导体层45中的含量比在第一半导体层41中的高。在示范实施方式中，Ge在第三半导体层45中的含量比在第一半导体层41中的高而且比在第二半导体层43中的高。在示范实施方式中，Ge在第三半导体层45中的含量在20％至80％范围内。例如，Ge在第三半导体层45中的含量可以在30％至50％范围内。
参考图18，在应力体40上形成盖层57。盖层57接触第一间隔物37的侧表面。盖层57可包括Si、SiGe、金属硅化物或其组合。盖层57可以被解释为欧姆层。
例如，盖层57可包括通过SEG方法形成的B掺杂的单晶Si。盖层57可包括通过SEG方法形成的B掺杂的SiGe。Ge在盖层57中的含量可以低于在第三半导体层45中的含量。在示范实施方式中，Ge在盖层57中的含量为10％或更小。
参考图19，在第一间隔物37的外侧上形成第二间隔物55。第二间隔物55可以通过薄膜形成工艺和各向异性蚀刻工艺形成。第二间隔物55接触盖层57的上表面。第二间隔物55可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，第二间隔物55可以是硅氮化物。
参考图20，可以形成覆盖基板21的整个表面的下绝缘层58。下绝缘层58可接触盖层57的上表面。下绝缘层58可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，下绝缘层58可以是硅氧化物。在示范实施方式中，下绝缘层58覆盖并接触全部初级盖图案35、全部第一间隔物37、全部第二间隔物55和全部盖层57。
参考图21，去除初级盖图案35以暴露初级栅电极33。初级栅电极33可以通过化学机械抛光(CMP)工艺、回蚀工艺或其组合暴露。
参考图22，去除初级栅电极33和初级栅介电层31以形成栅沟槽59T。沟道区29在栅沟槽59T的底部暴露。
参考图23，在栅沟槽59T中形成第一栅介电层61、第二栅介电层62和栅电极67。栅电极67包括第一电极65和第二电极66。
在示范实施方式中，第一栅介电层61直接接触沟道区29。第一栅介电层61可以被称为界面氧化物层或化学氧化物层。第一栅介电层61可以通过清洁工艺形成。例如，第一栅介电层61可包括通过Si和H2O2之间的化学反应形成的硅氧化物。
第二栅介电层62形成在第一栅介电层61上。第二栅介电层62可包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质或其组合。例如，第二栅介电层62可包括HfO或HfSiO。第二栅介电层62围绕第一电极65的侧表面和底部。第一栅介电层61插置在沟道区29和第二栅介电层62之间。
第一电极65围绕第二电极66的侧表面和底部。考虑到功函数，第一电极65可包括导电层。第一电极65可包括TiN、TaN、TiAl或TiAlC。第二电极66可包括金属层、金属硅化物层、导电碳层、多晶硅层或其组合。例如，第二电极66可包括W。
第二栅介电层62和栅电极67可以利用多个薄膜形成工艺和平坦化工艺形成。平坦化工艺可包括CMP工艺、回蚀工艺或其组合。下绝缘层58、第一间隔物37、第二间隔物55、第二栅介电层62以及栅电极67的上表面可以在相同平面上暴露。
参考图24，在栅电极67上形成栅极盖图案69。栅极盖图案69的形成可包括使栅电极67凹进的工艺、薄膜形成工艺和平坦化工艺。平坦化工艺可包括CMP工艺、回蚀工艺或其组合。栅极盖图案69可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，栅极盖图案69可包括硅氮化物。栅极盖图案69、下绝缘层58、第一间隔物37、第二间隔物55和第二栅介电层62的上表面可以在相同平面上暴露。
参考图25，在栅极盖图案69、下绝缘层58、第一间隔物37、第二间隔物55和第二栅介电层62上形成上绝缘层78。在盖层57上形成金属硅化物层77。形成穿过上绝缘层78和下绝缘层58以接触金属硅化物层77的接触插塞79。
上绝缘层78可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，上绝缘层78可以包括硅氧化物。接触插塞79可包括金属层、金属硅化物层、导电碳层、多晶硅层或其组合。
图26和27是示出根据本发明构思的示范实施方式的电子装置的系统框图。
参考图26，参考图1至25描述的半导体器件应用于电子系统2100。电子系统2100包括主体2110、微处理器2120、电源单元2130、功能单元2140和显示控制器2150。主体2110可以是形成在印刷电路板(PCB)上的母板。微处理器2120、电源单元2130、功能单元2140和显示控制器2150可以安装在主体2110上。显示器2160可以设置在主体2110以内或以外。例如，显示器2160可设置在主体2110的表面上，并且显示被显示控制器2150处理的图像。
电源单元2130可以从外部电池等接收恒定电压、将电压分成不同电平的所需电压、以及将那些电压供给到微处理器2120、功能单元2140和显示控制器2150等。微处理器2120可以从电源单元2130接收电压以控制功能单元2140和显示器2160。功能单元2140可执行电子系统2100的各种功能。例如，当电子系统2100是智能手机时，功能单元2140可具有几个部件，该几个部件通过拨号或与外部装置2170通信来执行移动电话的功能，诸如，将图像输出到显示器2160或将音频信号(例如，语音)输出到扬声器。当安装照相机时，功能单元2140可起照相机图像处理器的作用。
在应用本发明构思的实施方式中，当电子系统2100连接到存储卡等以便扩大其容量时，功能单元2140可以是存储卡控制器。功能单元2140可以通过有线或无线通信单元2180与外部装置2170交换信号。例如，主体2110可包括收发器以与外部装置2170无线地交换信号。此外，当电子系统2100需要通用串行总线(USB)等以便扩展功能时，功能单元2140可以用作接口控制器。此外，功能单元2140可以包括大容量存储装置。
参考图1至25描述的半导体器件可以应用于功能单元2140或微处理器2120。例如，微处理器2120或功能单元2140可包括应力体40。例如，在微处理器2120或功能单元2140内的晶体管可包括应力体40。
参考图27，电子系统2400包括根据本发明构思的示范实施方式的上述半导体器件中的至少一个。电子系统2400可以用于制造移动装置或计算机。例如，电子系统2400可包括存储系统2412、微处理器2414、随机存取存储器(RAM)2416、总线2420和用户接口2418。微处理器2414、存储系统2412和用户接口2418可以通过总线2420互连。用户接口2418可以用于输入数据到电子系统2400或从电子系统2400输出数据。微处理器2414可编程和控制电子系统2400。RAM2416可以用作微处理器2414的操作存储器(operationalmemory)。微处理器2414、RAM2416和/或其他部件可以装配在单个封装中。存储系统2412可存储用于操作微处理器2414的代码、通过微处理器2414处理的数据、或外部输入数据。存储系统2412可包括控制器和存储器件。在示范实施方式中，存储器2412是3D存储阵列，包括在3D存储阵列中的一个或多个晶体管包括应力体40。
参考图1至25描述的半导体器件可以应用于微处理器2414、RAM2416和存储系统2412。
根据本发明构思的至少一个实施方式，应力体形成在邻近于栅电极的两侧设置的半导体基板中。应力体可包括多个半导体层和插置在半导体层之间的夹层。夹层可包括具有不同于半导体层的带隙的赝晶薄膜。夹层可用于防止在半导体层中产生裂纹。因此，可以实现具有优良电特性的半导体器件。
上文是本发明构思的示范实施方式的例示，且不应理解为限制本发明构思的示范实施方式。虽然已经描述了几个示范实施方式，但是本领域技术人员将容易理解，许多变型是可行的，而不实质脱离本发明构思。例如，本发明构思可以扩展地应用于多栅晶体管、finFET、纳米线晶体管、竖直NAND串或三维晶体管。

Claims (20)

1.一种半导体器件，包括：
基板，包括第一沟槽、第二沟槽以及限定在所述第一和第二沟槽之间的沟道区，其中所述第一和第二沟槽彼此间隔开；
设置在所述沟道区上的栅介电层；
设置在所述栅介电层上的栅电极；和
应力体，包括形成在所述第一沟槽和第二沟槽中的多个半导体层以及形成在所述半导体层之间的多个夹层，
其中所述第一沟槽和第二沟槽的侧壁是V形。
2.如权利要求1所述的半导体器件，
其中所述栅介电层与所述栅电极的底部或侧壁接触，以及
所述栅介电层的上端形成在比所述栅电极的中心高的水平。
3.如权利要求1所述的半导体器件，其中所述夹层包括赝晶单层、赝晶多层、赝晶点状结构、或其组合，具有不同于所述半导体层的带隙。
4.如权利要求1所述的半导体器件，其中所述夹层包括SiN、SiO、CN、SiCN、GaN、AlN、InN、GaAs、SiC、Ge、Si、Si/Ge超晶格或其组合。
5.如权利要求1所述的半导体器件，
其中所述应力体的所述多个半导体层包括第一、第二和第三半导体层，
其中所述应力体的所述多个夹层包括第一和第二夹层，
其中所述第一半导体层与所述第一沟槽的侧壁和所述第二沟槽的侧壁接触，
其中所述第一夹层设置在所述第一半导体层上，
其中所述第二半导体层设置在所述第一夹层上，
其中所述第二夹层设置在所述第二半导体层上，以及
其中所述第三半导体层设置在所述第二夹层上。
6.如权利要求5所述的半导体器件，其中所述第一半导体层和第一夹层的侧壁是V形。
7.如权利要求5所述的半导体器件，其中所述第一夹层比所述第一半导体层薄。
8.如权利要求5所述的半导体器件，其中所述第一夹层具有在0.1nm至10nm范围内的厚度。
9.如权利要求5所述的半导体器件，其中所述第二半导体层比所述第一半导体层厚。
10.如权利要求5所述的半导体器件，其中所述多个半导体层包括SiGe，以及
Ge在所述多个半导体层中的含量在20％至80％的范围内。
11.如权利要求10所述的半导体器件，其中Ge在所述第二半导体层中的含量比Ge在所述第一半导体层中的含量高。
12.如权利要求1所述的半导体器件，还包括：
盖层，形成在所述应力体上并形成在比所述沟道区高的水平处。
13.如权利要求12所述的半导体器件，其中所述盖层的下端形成在比所述应力体的上端高的水平处。
14.如权利要求12所述的半导体器件，其中所述盖层包括金属硅化物、Si或其组合。
15.如权利要求12所述的半导体器件，还包括：
第一间隔物，形成在所述栅电极的侧表面上；以及
第二间隔物，设置在所述第一间隔物上，
其中所述第二间隔物与所述盖层的上表面接触。
16.一种半导体器件，包括：
基板，包括第一沟槽和第二沟槽以及限定在所述第一和第二沟槽之间的沟道区，其中所述第一和第二沟槽彼此间隔开；
设置在所述沟道区上的栅介电层；
设置在所述栅介电层上的栅电极；以及
应力体，包括形成在所述第一沟槽和第二沟槽中的多个半导体层以及形成在所述半导体层之间的多个夹层，
其中所述多个夹层具有不同于所述多个半导体层的带隙，以及
其中所述多个半导体层的其中之一的侧部具有梯形形状。
17.如权利要求16所述的半导体器件，其中所述多个夹层的其中之一的侧部具有六边形形状。
18.如权利要求16所述的半导体器件，其中所述多个夹层的每个是基本水平的。
19.一种半导体器件，包括：
基板，包括第一沟槽和第二沟槽以及限定在所述第一和第二沟槽之间的沟道区，其中所述第一和第二沟槽彼此间隔开；
设置在所述沟道区上的栅介电层；
设置在所述栅介电层上的栅电极；和
应力体，包括形成在所述第一沟槽和第二沟槽中的多个半导体层以及形成在所述多个半导体层之间的多个夹层，
其中所述多个夹层具有不同于所述多个半导体层的带隙，
其中所述应力体的每个侧壁包括形成非平角的一对边缘，和
其中所述多个夹层的每个具有凹形状。
20.如权利要求19所述的半导体器件，其中所述多个半导体层中最上面的一个半导体层的底侧具有凸形状。
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