KR102152285B1 - 스트레서를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

스트레서(stressor)를 갖는 반도체 소자에 관한 것이다. 기판 상에 서로 떨어진 제1 트렌치 및 제2 트렌치가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 사이에 채널 영역이 한정된다. 상기 채널 영역 상에 게이트 유전 층이 형성된다. 상기 게이트 유전 층 상에 게이트 전극이 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 3층 이상의 반도체 층들 및 상기 반도체 층들 사이에 형성된 중간층들(interlayer)을 갖는 스트레서(stressor)가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치의 측벽들은 <-모양 또는 >-모양을 갖는다. 상기 게이트 유전 층은 상기 게이트 전극의 바닥 및 측벽에 접촉된다. 상기 게이트 유전 층의 상단은 상기 게이트 전극의 중심보다 높은 레벨에 형성된다.

Description

스트레서를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having stressor and method of forming the same}
스트레서(stressor)를 갖는 반도체 소자에 관한 것이다.
트랜지스터의 성능 향상을 위해 채널 내부에서 캐리어(carrier)의 이동도(mobility)를 증가시키는 방법이 연구되고 있다. 이동도(mobility) 증가를 위하여 채널 영역의 양측에 스트레서(stressor)를 형성하는 기술이 시도되고 있다. 상기 스트레서는 열팽창 계수 및 격자 상수 차이에 기인하여 크랙(crack)과 같은 불량이 빈번하게 발생한다. 상기 스트레서의 크랙(crack)은 압축/인장 스트레스를 저하시키고 누설 전류의 원인이 된다.
본 발명이 해결하고자 하는 과제는, 향상된 전기적 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 향상된 전기적 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상에 서로 떨어진 제1 트렌치 및 제2 트렌치를 포함한다. 상기 제1 트렌치 및 상기 제2 트렌치 사이에 채널 영역이 한정된다. 상기 채널 영역 상에 게이트 유전 층이 형성된다. 상기 게이트 유전 층 상에 게이트 전극이 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 3층 이상의 반도체 층들 및 상기 반도체 층들 사이에 형성된 중간층들(interlayer)을 갖는 스트레서(stressor)가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치의 측벽들은 <-모양 또는 >-모양을 갖는다. 상기 게이트 유전 층은 상기 게이트 전극의 바닥 및 측벽에 접촉된다. 상기 게이트 유전 층의 상단은 상기 게이트 전극의 중심보다 높은 레벨에 형성된다.
상기 중간층들(interlayer)은 상기 반도체 층들과 밴드갭(bandgap)이 다른 부정형(pseudomorphic)의 단일 층, 멀티 층, 도트 형 구조(dot-like structure), 또는 이들의 조합을 포함할 수 있다.
상기 중간층들(interlayer)은 SiN, SiO, CN, SiCN, GaN, AlN, InN, GaAs, SiC, Ge, Si/Ge 초격자(superlattice), 또는 이들의 조합을 포함할 수 있다.
상기 스트레서(stressor)는 상기 제1 트렌치 및 상기 제2 트렌치의 측벽들에 접촉된 제1 반도체 층을 포함할 수 있다. 상기 제1 반도체 층 상에 제1 중간층(interlayer)이 형성될 수 있다. 상기 제1 중간층 상에 제2 반도체 층이 형성될 수 있다. 상기 제2 반도체 층 상에 제2 중간층(interlayer)이 형성될 수 있다. 상기 제2 중간층 상에 제3 반도체 층이 형성될 수 있다.
상기 제1 반도체 층 및 상기 제1 중간층의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다.
상기 제1 중간층은 상기 제1 반도체 층보다 얇을 수 있다.
상기 제1 중간층은 0.1 nm 내지 10 nm 두께를 가질 수 있다.
상기 제2 반도체 층은 상기 제1 반도체 층보다 두꺼울 수 있다.
상기 반도체 층들은 SiGe를 포함할 수 있다. 상기 반도체 층들 내에서 Ge의 함유비율은 20% 내지 80%일 수 있다.
상기 제2 반도체 층 내에서 Ge의 함유비율은 상기 제1 반도체 층보다 높을 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 서로 떨어진 제1 트렌치 및 제2 트렌치를 포함한다. 상기 제1 트렌치 및 상기 제2 트렌치 사이에 채널 영역이 한정된다. 상기 채널 영역 상에 게이트 유전 층이 형성된다. 상기 게이트 유전 층 상에 게이트 전극이 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 다수의 반도체 층들 및 상기 반도체 층들 사이에 형성된 중간층들(interlayer)을 갖는 스트레서(stressor)가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치의 측벽들은 <-모양 또는 >-모양을 갖는다.
상기 스트레서(stressor) 상에 상기 채널 영역보다 돌출된 캐핑 층이 형성될 수 있다.
상기 캐핑 층의 하단은 상기 스트레서(stressor)의 상단보다 높은 레벨에 형성될 수 있다.
상기 캐핑 층은 금속실리사이드, Si, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 전극의 측면 상에 제1 스페이서가 형성될 수 있다. 상기 제1 스페이서 상에 제2 스페이서가 형성될 수 있다. 상기 제2 스페이서는 상기 캐핑 층의 상부표면에 접촉될 수 있다.
상기 제1 스페이서의 바닥은 상기 스트레서(stressor)와 접촉될 수 있다. 상기 제1 스페이서의 측면은 상기 캐핑 층에 접촉될 수 있다.
상기 제2 스페이서의 하단은 상기 캐핑 층의 상부표면에 접촉될 수 있다.
상기 반도체 층들은 결정 성장된 SiGe를 포함할 수 있다.
상기 중간층들(interlayer)은 상기 반도체 층들과 밴드갭(bandgap)이 다른 부정형(pseudomorphic)의 단일 층, 멀티 층, 도트 형 구조(dot-like structure), 또는 이들의 조합을 포함할 수 있다. 상기 중간층들(interlayer)은 SiN, SiO, CN, SiCN, GaN, AlN, InN, GaAs, SiC, Ge, Si, Si/Ge 초격자(superlattice), 또는 이들의 조합을 포함할 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 서로 떨어진 제1 트렌치 및 제2 트렌치를 포함한다. 상기 제1 트렌치 및 상기 제2 트렌치 사이에 채널 영역이 한정된다. 상기 채널 영역 상에 제1 게이트 유전 층이 형성된다. 상기 제1 게이트 유전 층 상에 제2 게이트 유전 층이 형성된다. 상기 제2 게이트 유전 층 상에 게이트 전극이 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 다수의 반도체 층들 및 상기 반도체 층들 사이에 형성된 중간층들(interlayer)을 갖는 스트레서(stressor)가 형성된다. 상기 제2 게이트 유전 층은 상기 게이트 전극의 바닥 및 측벽에 접촉된다. 상기 제2 게이트 유전 층의 상단은 상기 게이트 전극의 중심보다 높은 레벨에 형성된다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 게이트전극 양측에 인접한 반도체 기판 내에 스트레서(stressor)가 형성된다. 상기 스트레서(stressor)는 다수의 반도체 층들 및 상기 반도체 층들 사이의 중간층(interlayer)을 포함한다. 상기 중간층(interlayer)은 상기 반도체 층들과 밴드갭(bandgap)이 다른 부정형(pseudomorphic)의 박막을 포함할 수 있다. 상기 중간층(interlayer)은 상기 반도체 층들의 크랙(crack)을 방지하는 역할을 수행할 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1내지 도 10은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 11 내지 도 25는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 26 및 도 27은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1내지 도 10은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 1을 참조하면, 기판(21) 상에 활성 영역(23), 트렌치들(39T1, 39T2), 채널 영역(29), 스트레서(stressor; 40), 캐핑 층(57), 하부 절연 층(58), 제1 게이트 유전 층(61), 제2 게이트 유전 층(62), 게이트 전극(67), 제1 스페이서(37), 및 제2 스페이서(55)가 형성될 수 있다.
상기 트렌치들(39T1, 39T2)은 제1 트렌치(39T1) 및 제2 트렌치(39T2)를 포함할 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 사이에 상기 채널 영역(29)이 한정될 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 트렌치들(39T1, 39T2)의 측벽들은 융합 인터페이스(convergence interface)를 갖는 것으로 해석될 수 있다.
상기 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 제2 반도체 층(43), 제2 중간층(44), 및 제3 반도체 층(45)을 포함할 수 있다. 상기 스트레서(stressor; 40)는 상기 트렌치들(39T1, 39T2)을 완전히 채우고 상기 채널 영역(29)의 상단보다 높은 레벨에 돌출될 수 있다.
상기 제1 반도체 층(41)은 상기 트렌치들(39T1, 39T2)의 내벽들에 컨포말하게 형성될 수 있다. 상기 제1 반도체 층(41)의 측면은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제1 반도체 층(41)은 결정 성장된 물질을 포함할 수 있다. 예를 들면, 상기 제1 반도체 층(41)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성될 수 있다. 상기 제1 반도체 층(41)은 상기 채널 영역(29)과 다른 물질을 포함할 수 있다. 상기 제1 반도체 층(41)은 상기 채널 영역(29)과 다른 원소를 포함할 수 있다. 상기 제1 반도체 층(41)은 상기 채널 영역(29)과 격자상수가 다른 물질을 포함할 수 있다. 예를 들면, 상기 제1 반도체 층(41)은 상기 채널 영역(29)보다 격자상수가 큰 물질을 포함할 수 있다. 예를 들면, 상기 제1 반도체 층(41)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 언도프드(undoped) SiGe를 포함할 수 있다. 상기 제1 반도체 층(41) 내에서 Ge의 함유비율은 20% 내지 80%일 수 있다. 예를 들면, 상기 제1 반도체 층(41) 내에서 Ge의 함유비율은 20% 내지 30%일 수 있다.
상기 제2 반도체 층(43)은 상기 제1 중간층(42) 상에 형성될 수 있다. 상기 제2 반도체 층(43)은 상기 제1 중간층(42)에 직접적으로 접촉될 수 있다. 상기 제2 반도체 층(43)의 상부표면은 오목한 모양을 보일 수 있다. 상기 제2 반도체 층(43)은 상기 제1 반도체 층(41)보다 두꺼울 수 있다. 상기 제2 반도체 층(43)은 결정 성장된 물질을 포함할 수 있다. 예를 들면, 상기 제2 반도체 층(43)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성될 수 있다. 상기 제2 반도체 층(43)은 상기 채널 영역(29)과 다른 물질을 포함할 수 있다. 상기 제2 반도체 층(43)은 상기 채널 영역(29)과 다른 원소를 포함할 수 있다. 상기 제2 반도체 층(43)은 상기 채널 영역(29)과 격자상수가 다른 물질을 포함할 수 있다. 예를 들면, 상기 제2 반도체 층(43)은 상기 채널 영역(29)보다 격자상수가 큰 물질을 포함할 수 있다.
예를 들면, 상기 제2 반도체 층(43)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제2 반도체 층(43) 내에서 Ge의 함유비율은 상기 제1 반도체 층(41)보다 높을 수 있다. 상기 제2 반도체 층(43) 내에서 Ge의 함유비율은 20% 내지 80%일 수 있다. 예를 들면, 상기 제2 반도체 층(43) 내에서 Ge의 함유비율은 30% 내지 50%일 수 있다.
상기 제3 반도체 층(45)은 상기 제2 중간층(44) 상에 형성될 수 있다. 상기 제3 반도체 층(45)은 상기 제2 중간층(44)에 직접적으로 접촉될 수 있다. 상기 제3 반도체 층(45)은 상기 제2 반도체 층(43)보다 두꺼울 수 있다. 상기 제3 반도체 층(45)은 상기 트렌치들(39T1, 39T2)을 완전히 채우고 상기 트렌치들(39T1, 39T2)의 상부로 돌출될 수 있다. 상기 제3 반도체 층(45)의 상단은 상기 채널 영역(29)의 상단보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 층(45)은 상기 제1 스페이서(37)의 측면에 접촉될 수 있다. 상기 제3 반도체 층(45)은 결정 성장된 물질을 포함할 수 있다. 예를 들면, 상기 제3 반도체 층(45)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성될 수 있다. 상기 제3 반도체 층(45)은 상기 채널 영역(29)과 다른 물질을 포함할 수 있다. 상기 제3 반도체 층(45)은 상기 채널 영역(29)과 다른 원소를 포함할 수 있다. 상기 제3 반도체 층(45)은 상기 채널 영역(29)과 격자상수가 다른 물질을 포함할 수 있다. 예를 들면, 상기 제3 반도체 층(45)은 상기 채널 영역(29)보다 격자상수가 큰 물질을 포함할 수 있다.
예를 들면, 상기 제3 반도체 층(45)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 상기 제1 반도체 층(41)보다 높을 수 있다. 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 상기 제1 반도체 층(41) 및 상기 제2 반도체 층(43) 보다 높을 수 있다. 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 20% 내지 80%일 수 있다. 예를 들면, 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 30% 내지 50%일 수 있다.
상기 제1 중간층(interlayer; 42)은 상기 제1 반도체 층(41) 및 상기 제2 반도체 층(43) 사이에 형성될 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)의 표면들에 컨포말하게 형성될 수 있다. 상기 제1 중간층(42)의 측면은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)보다 얇을 수 있다. 상기 제1 중간층(42)은 0.1 nm 내지 10 nm 두께를 갖도록 형성될 수 있다. 예를 들면, 상기 제1 중간층(42)은 1 nm 내지 2 nm 두께를 보일 수 있다.
상기 제1 중간층(42)은 상기 제1 반도체 층(41)과 다른 물질을 포함할 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)과 다른 원소를 포함할 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)과 밴드갭(bandgap)이 다른 부정형(pseudomorphic)의 단일 층, 멀티 층, 도트 형 구조(dot-like structure), 또는 이들의 조합을 포함할 수 있다. 상기 제1 중간층(42)은 SiN, SiO, CN, SiCN, GaN, AlN, InN, GaAs, SiC, Ge, Si, Si/Ge 초격자(superlattice), 또는 이들의 조합을 포함할 수 있다. 상기 Si/Ge 초격자(superlattice)는 2층 내지 100층의 Si 층과 Ge층이 교대로 성장된 구조를 포함할 수 있다.
상기 제2 중간층(44)은 상기 제2 반도체 층(43) 및 상기 제3 반도체 층(45) 사이에 형성될 수 있다. 상기 제2 중간층(44)은 상기 제1 중간층(42)과 유사한 구성을 보일 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)의 표면들에 컨포말하게 형성될 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)보다 얇을 수 있다. 상기 제2 중간층(44)은 0.1 nm 내지 10 nm 두께를 갖도록 형성될 수 있다. 예를 들면, 상기 제2 중간층(44)은 1 nm 내지 2 nm 두께를 보일 수 있다.
상기 제2 중간층(44)은 상기 제2 반도체 층(43)과 다른 물질을 포함할 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)과 다른 원소를 포함할 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)과 밴드갭(bandgap)이 다른 부정형(pseudomorphic)의 단일 층, 멀티 층, 도트 형 구조(dot-like structure), 또는 이들의 조합을 포함할 수 있다. 상기 제2 중간층(44)은 SiN, SiO, CN, SiCN, GaN, AlN, InN, GaAs, SiC, Ge, Si, Si/Ge 초격자(superlattice), 또는 이들의 조합을 포함할 수 있다. 상기 Si/Ge 초격자(superlattice)는 2층 내지 100층의 Si 층과 Ge층이 교대로 성장된 구조를 포함할 수 있다. 상기 제2 중간층(44)은 결정 성장된 물질을 포함할 수 있다.
상기 캐핑 층(57)은 상기 스트레서(stressor; 40) 상에 형성될 수 있다. 상기 캐핑 층(57)은 상기 제1 스페이서(37)의 측면 및 상기 제2 스페이서(55)의 바닥에 접촉될 수 있다. 상기 캐핑 층(57)은 Si, SiGe, 금속실리사이드, 또는 이들의 조합을 포함할 수 있다. 상기 캐핑 층(57)은 오믹(Ohmic) 층으로 해석될 수 있다.
상기 제1 스페이서(37)는 상기 게이트 전극(67)의 측면 상에 형성될 수 있다. 상기 제2 스페이서(55)는 상기 제1 스페이서(37)의 외측에 형성될 수 있다. 상기 제1 스페이서(37)의 바닥은 상기 스트레서(stressor; 40)와 접촉될 수 있다. 상기 제1 스페이서(37)의 측면은 상기 스트레서(stressor; 40) 및 상기 캐핑 층(57)과 접촉될 수 있다. 상기 제2 스페이서(55)는 상기 캐핑 층(57)의 상부표면에 접촉될 수 있다.
상기 게이트 전극(67)은 제1 전극(65) 및 제2 전극(66)을 포함할 수 있다. 상기 게이트 전극(67)은 치환 게이트 전극(replacement gate electrode)으로 해석될 수 있다. 상기 제1 게이트 유전 층(61)은 상기 채널 영역(29) 상에 직접적으로 접촉될 수 있다. 상기 제1 게이트 유전 층(61)은 계면 산화 막(interfacial oxide layer), 또는 화학적 산화 막(chemical oxide layer)으로 지칭될 수 있다. 상기 제1 게이트 유전 층(61) 상에 상기 제2 게이트 유전 층(62)이 형성될 수 있다. 상기 제2 게이트 유전 층(62)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, High-K 유전물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 게이트 유전 층(62)은 HfO 또는 HfSiO 를 포함할 수 있다. 상기 제2 게이트 유전 층(62)의 상단은 상기 게이트 전극(67)의 중심보다 높은 레벨에 형성될 수 있다. 상기 제2 게이트 유전 층(62)은 상기 제1 전극(65)의 측면 및 바닥을 감쌀 수 있다. 상기 제2 게이트 유전 층(62)은 상기 제1 전극(65) 및 상기 제1 스페이서(37) 사이에 개재될 수 있다. 상기 제1 게이트 유전 층(61)은 상기 채널 영역(29) 및 상기 제2 게이트 유전 층(62) 사이에 개재될 수 있다.
본 발명의 실시 예들에 따르면, 상기 제1 중간층(42) 및 상기 제2 중간층(44)은 상기 제1 반도체 층(41), 상기 제2 반도체 층(43), 및 상기 제3 반도체 층(45)의 크랙(crack) 발생을 방지하는 역할을 할 수 있다.
도 2를 참조하면, 트렌치들(39T1, 39T2) 내에 스트레서(stressor; 40)가 형성될 수 있다. 상기 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 제2 반도체 층(43), 제2 중간층(44), 제3 반도체 층(45), 제3 중간층(46), 및 제4 반도체 층(47)을 포함할 수 있다.
상기 제3 중간층(46)은 상기 제1 중간층(42) 및 상기 제2 중간층(44)과 유사한 구성을 보일 수 있다. 상기 제4 반도체 층(47)은 상기 제3 반도체 층(45)과 유사한 방법으로 형성될 수 있다. 상기 제2 반도체 층(43)은 상기 제1 반도체 층(41)보다 두꺼울 수 있다. 상기 제3 반도체 층(45)은 상기 제2 반도체 층(43)보다 두꺼울 수 있다. 상기 제4 반도체 층(47)은 상기 제3 반도체 층(45)보다 두꺼울 수 있다.
도 3을 참조하면, 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 제2 반도체 층(43), 제2 중간층(44), 및 제3 반도체 층(45)을 포함할 수 있다. 상기 제1 반도체 층(41)의 상부표면은 오목한 모양을 보일 수 있다.
도 4를 참조하면, 트렌치들(39T1, 39T2) 내에 스트레서(stressor; 40)가 형성될 수 있다. 상기 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 제2 반도체 층(43), 제2 중간층(44), 제3 반도체 층(45), 제3 중간층(46), 제4 반도체 층(47), 제4 중간층(48), 제5 반도체 층(49), 제5 중간층(50), 제6 반도체 층(51), 제6 중간층(52), 및 제7 반도체 층(53)을 포함할 수 있다.
도 5를 참조하면, 트렌치들(39T1, 39T2) 내에 스트레서(stressor; 40)가 형성될 수 있다. 상기 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 제2 반도체 층(43), 제2 중간층(44), 제3 반도체 층(45), 제3 중간층(46), 및 제4 반도체 층(47)을 포함할 수 있다.
상기 제1 반도체 층(41)은 상기 트렌치들(39T1, 39T2)의 바닥에 형성될 수 있다. 상기 제1 반도체 층(41)의 상부표면은 실질적으로 수평 할 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41) 상에 형성될 수 있다. 상기 제2 반도체 층(43)은 상기 제1 중간층(42) 상에 형성될 수 있다. 상기 제2 반도체 층(43)의 상부표면은 실질적으로 수평 할 수 있다. 상기 제2 반도체 층(43)은 상기 제1 반도체 층(41)보다 두꺼울 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43) 상에 형성될 수 있다. 상기 제3 반도체 층(45)은 상기 제2 중간층(44) 상에 형성될 수 있다. 상기 제3 반도체 층(45)의 상부표면은 실질적으로 수평 할 수 있다. 상기 제3 반도체 층(45)은 상기 제2 반도체 층(43) 보다 두꺼울 수 있다. 상기 제3 중간층(46)은 상기 제3 반도체 층(45) 상에 형성될 수 있다. 상기 제4 반도체 층(47)은 상기 제3 중간층(46) 상에 형성될 수 있다.
도 6을 참조하면, 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 제2 반도체 층(43), 제2 중간층(44), 및 제3 반도체 층(45)을 포함할 수 있다.
도 7을 참조하면, 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 및 제2 반도체 층(43)을 포함할 수 있다. 상기 제2 반도체 층(43)은 상기 제1 반도체 층(41)보다 두꺼울 수 있다.
도 8을 참조하면, 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 및 제2 반도체 층(43)을 포함할 수 있다. 상기 제2 반도체 층(43)은 상기 제1 반도체 층(41)보다 얇을 수 있다.
도 9를 참조하면, 스트레서(stressor; 40)는 제1 반도체 층(41), 제1 중간층(interlayer; 42), 제2 반도체 층(43), 제2 중간층(44), 제3 반도체 층(45), 제3 중간층(46), 제4 반도체 층(47), 제4 중간층(48), 제5 반도체 층(49), 제5 중간층(50), 제6 반도체 층(51), 제6 중간층(52), 및 제7 반도체 층(53)을 포함할 수 있다.
도 10을 참조하면, 채널 영역(29) 상에 게이트 유전 층(71), 게이트 전극(72), 및 게이트 캐핑 패턴(73)이 차례로 적층될 수 있다. 상기 게이트 유전 층(71), 상기 게이트 전극(72), 및 상기 게이트 캐핑 패턴(73)의 측면들 상에 제1 스페이서(75)가 형성될 수 있다. 상기 제1 스페이서(75)의 외측에 제2 스페이서(76)가 형성될 수 있다. 상기 제2 스페이서(76)는 상기 캐핑 층(57)의 상부표면에 접촉될 수 있다.
도 11 내지 도 25는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 11을 참조하면, 기판(21) 상에 활성 영역(23)을 한정하는 소자 분리 층(25)이 형성될 수 있다.
상기 기판(21)은 단결정 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체 기판일 수 있다. 상기 활성 영역(23)은 상기 소자 분리 층(25)에 의하여 상기 기판(21)의 소정영역에 한정될 수 있다. 예를 들면, 상기 활성 영역(23)은 N형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 소자 분리 층(25)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 소자 분리 층(25)은 에스티아이(shallow trench isolation; STI) 방법을 이용하여 형성될 수 있다.
도 12를 참조하면, 상기 활성 영역(23) 상에 예비 게이트 유전 층(31), 예비 게이트 전극(33), 예비 캐핑 패턴(35), 및 제1 스페이서(37)가 형성될 수 있다.
상기 예비 게이트 유전 층(31), 상기 예비 게이트 전극(33), 및 상기 예비 캐핑 패턴(35)의 형성에는 다수의 박막 형성 공정 및 패터닝 공정이 포함될 수 있다. 상기 제1 스페이서(37)의 형성에는 박막 형성 공정 및 이방성 식각 공정이 포함될 수 있다. 상기 예비 게이트 유전 층(31), 상기 예비 게이트 전극(33), 및 상기 예비 캐핑 패턴(35)의 측면들은 수직 정렬될 수 있다. 상기 예비 게이트 유전 층(31)은 상기 활성 영역(23) 및 상기 소자 분리 층(25)에 접촉될 수 있다. 상기 예비 게이트 전극(33)은 상기 예비 게이트 유전 층(31) 상에 형성될 수 있다. 상기 예비 캐핑 패턴(35)은 상기 예비 게이트 전극(33) 상을 덮을 수 있다. 상기 제1 스페이서(37)는 상기 예비 게이트 유전 층(31), 상기 예비 게이트 전극(33), 및 상기 예비 캐핑 패턴(35)의 측면들을 덮을 수 있다.
상기 예비 게이트 유전 층(31)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 예비 게이트 유전 층(31)은 실리콘산화물일 수 있다. 상기 예비 게이트 전극(33)은 상기 활성 영역(23), 상기 예비 게이트 유전 층(31), 및 상기 예비 캐핑 패턴(35)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 예비 게이트 전극(33)은 폴리실리콘일 수 있다. 상기 예비 캐핑 패턴(35)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 예비 캐핑 패턴(35)은 실리콘질화물을 포함할 수 있다. 상기 제1 스페이서(37)는 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 스페이서(37)는 실리콘질화물일 수 있다.
도 13을 참조하면, 상기 예비 게이트 전극(33), 상기 예비 캐핑 패턴(35), 및 상기 제1 스페이서(37)를 식각마스크로 사용하여 상기 활성 영역(23)을 부분적으로 제거하여 트렌치들(39T1, 39T2)이 형성될 수 있다. 상기 트렌치들(39T1, 39T2)은 제1 트렌치(39T1) 및 제2 트렌치(39T2)를 포함할 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 사이에 채널 영역(29)이 한정될 수 있다. 상기 채널 영역(29)은 상기 활성 영역(23)의 일부분일 수 있다. 상기 채널 영역(29)은 N형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다.
상기 트렌치들(39T1, 39T2)의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 트렌치들(39T1, 39T2)의 측벽들은 융합 인터페이스(convergence interface)를 갖는 것으로 해석될 수 있다. 상기 트렌치들(39T1, 39T2)의 형성에는 이방성 식각 공정, 등방성 식각 공정, 방향성 식각 공정, 또는 이들의 조합이 적용될 수 있다. 상기 트렌치들(39T1, 39T2)은 상기 예비 게이트 전극(33)의 외측에 정렬될 수 있다.
다른 실시 예에서, 상기 채널 영역(29)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다.
도 14를 참조하면, 상기 트렌치들(39T1, 39T2) 내에 제1 반도체 층(41)이 형성될 수 있다. 상기 제1 반도체 층(41)은 상기 트렌치들(39T1, 39T2)의 내벽들에 컨포말하게 형성될 수 있다. 상기 제1 반도체 층(41)의 측면은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제1 반도체 층(41)은 상기 트렌치들(39T1, 39T2)의 내벽들에 직접적으로 접촉될 수 있다.
상기 제1 반도체 층(41)은 결정 성장된 물질을 포함할 수 있다. 예를 들면, 상기 제1 반도체 층(41)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성될 수 있다. 상기 제1 반도체 층(41)은 상기 채널 영역(29)과 다른 물질을 포함할 수 있다. 상기 제1 반도체 층(41)은 상기 채널 영역(29)과 다른 원소를 포함할 수 있다. 상기 제1 반도체 층(41)은 상기 채널 영역(29)과 격자상수가 다른 물질을 포함할 수 있다. 예를 들면, 상기 제1 반도체 층(41)은 상기 채널 영역(29)보다 격자상수가 큰 물질을 포함할 수 있다. 예를 들면, 상기 제1 반도체 층(41)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 언도프드(undoped) SiGe를 포함할 수 있다. 상기 제1 반도체 층(41) 내에서 Ge의 함유비율은 20% 내지 80%일 수 있다. 예를 들면, 상기 제1 반도체 층(41) 내에서 Ge의 함유비율은 20% 내지 30%일 수 있다.
도 15를 참조하면, 상기 제1 반도체 층(41) 상에 제1 중간층(interlayer; 42)이 형성될 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)의 표면들에 컨포말하게 형성될 수 있다. 상기 제1 중간층(42)의 측면은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)에 직접적으로 접촉될 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)보다 얇을 수 있다. 상기 제1 중간층(42)은 0.1 nm 내지 10 nm 두께를 갖도록 형성될 수 있다. 예를 들면, 상기 제1 중간층(42)은 1 nm 내지 2 nm 두께를 보일 수 있다.
상기 제1 중간층(42)은 상기 제1 반도체 층(41)과 다른 물질을 포함할 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)과 다른 원소를 포함할 수 있다. 상기 제1 중간층(42)은 상기 제1 반도체 층(41)과 밴드갭(bandgap)이 다른 부정형(pseudomorphic)의 단일 층, 멀티 층, 도트 형 구조(dot-like structure), 또는 이들의 조합을 포함할 수 있다. 상기 제1 중간층(42)은 SiN, SiO, CN, SiCN, GaN, AlN, InN, GaAs, SiC, Ge, Si, Si/Ge 초격자(superlattice), 또는 이들의 조합을 포함할 수 있다. 상기 Si/Ge 초격자(superlattice)는 2층 내지 100층의 Si 층과 Ge층이 교대로 성장된 구조를 포함할 수 있다. 상기 제1 중간층(42)은 에스이지(selective epitaxial growth; SEG) 방법, 화학 기상 증착(chemical vapor deposition; CVD) 방법, 또는 이들의 조합을 이용하여 형성될 수 있다. 상기 제1 중간층(42)은 결정 성장된 물질을 포함할 수 있다.
도 16을 참조하면, 상기 제1 중간층(42) 상에 제2 반도체 층(43)이 형성될 수 있다. 상기 제2 반도체 층(43) 상에 제2 중간층(44)이 형성될 수 있다.
상기 제2 반도체 층(43)은 상기 제1 중간층(42)에 직접적으로 접촉될 수 있다. 상기 제2 반도체 층(43)의 상부표면은 오목한 모양을 보일 수 있다. 상기 제2 반도체 층(43)은 상기 제1 반도체 층(41)보다 두꺼울 수 있다. 상기 제2 반도체 층(43)은 결정 성장된 물질을 포함할 수 있다. 예를 들면, 상기 제2 반도체 층(43)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성될 수 있다. 상기 제2 반도체 층(43)은 상기 채널 영역(29)과 다른 물질을 포함할 수 있다. 상기 제2 반도체 층(43)은 상기 채널 영역(29)과 다른 원소를 포함할 수 있다. 상기 제2 반도체 층(43)은 상기 채널 영역(29)과 격자상수가 다른 물질을 포함할 수 있다. 예를 들면, 상기 제2 반도체 층(43)은 상기 채널 영역(29)보다 격자상수가 큰 물질을 포함할 수 있다.
예를 들면, 상기 제2 반도체 층(43)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제2 반도체 층(43) 내에서 Ge의 함유비율은 상기 제1 반도체 층(41)보다 높을 수 있다. 상기 제2 반도체 층(43) 내에서 Ge의 함유비율은 20% 내지 80%일 수 있다. 예를 들면, 상기 제2 반도체 층(43) 내에서 Ge의 함유비율은 30% 내지 50%일 수 있다.
상기 제2 중간층(44)은 상기 제1 중간층(42)과 유사한 방법으로 형성될 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)의 표면들에 컨포말하게 형성될 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)에 직접적으로 접촉될 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)보다 얇을 수 있다. 상기 제2 중간층(44)은 0.1 nm 내지 10 nm 두께를 갖도록 형성될 수 있다. 예를 들면, 상기 제2 중간층(44)은 1 nm 내지 2 nm 두께를 보일 수 있다.
상기 제2 중간층(44)은 상기 제2 반도체 층(43)과 다른 물질을 포함할 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)과 다른 원소를 포함할 수 있다. 상기 제2 중간층(44)은 상기 제2 반도체 층(43)과 밴드갭(bandgap)이 다른 부정형(pseudomorphic)의 단일 층, 멀티 층, 도트 형 구조(dot-like structure), 또는 이들의 조합을 포함할 수 있다. 상기 제2 중간층(44)은 SiN, SiO, CN, SiCN, GaN, AlN, InN, GaAs, SiC, Ge, Si, Si/Ge 초격자(superlattice), 또는 이들의 조합을 포함할 수 있다. 상기 Si/Ge 초격자(superlattice)는 2층 내지 100층의 Si 층과 Ge층이 교대로 성장된 구조를 포함할 수 있다. 상기 제2 중간층(44)은 에스이지(selective epitaxial growth; SEG) 방법, 화학 기상 증착(chemical vapor deposition; CVD) 방법, 또는 이들의 조합을 이용하여 형성될 수 있다. 상기 제2 중간층(44)은 결정 성장된 물질을 포함할 수 있다.
도 17을 참조하면, 상기 제2 중간층(44) 상에 제3 반도체 층(45)이 형성될 수 있다. 상기 제1 반도체 층(41), 상기 제1 중간층(42), 상기 제2 반도체 층(43), 상기 제2 중간층(44), 및 상기 제3 반도체 층(45)은 스트레서(stressor; 40)를 구성할 수 있다.
상기 제3 반도체 층(45)은 상기 제2 중간층(44)에 직접적으로 접촉될 수 있다. 상기 제3 반도체 층(45)은 상기 제2 반도체 층(43)보다 두꺼울 수 있다. 상기 제3 반도체 층(45)은 상기 트렌치들(39T1, 39T2)을 완전히 채우고 상기 트렌치들(39T1, 39T2)의 상부로 돌출될 수 있다. 상기 제3 반도체 층(45)의 상단은 상기 채널 영역(29)의 상단보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 층(45)은 상기 제1 스페이서(37)의 측면에 접촉될 수 있다. 상기 제3 반도체 층(45)은 결정 성장된 물질을 포함할 수 있다. 예를 들면, 상기 제3 반도체 층(45)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성될 수 있다. 상기 제3 반도체 층(45)은 상기 채널 영역(29)과 다른 물질을 포함할 수 있다. 상기 제3 반도체 층(45)은 상기 채널 영역(29)과 다른 원소를 포함할 수 있다. 상기 제3 반도체 층(45)은 상기 채널 영역(29)과 격자상수가 다른 물질을 포함할 수 있다. 예를 들면, 상기 제3 반도체 층(45)은 상기 채널 영역(29)보다 격자상수가 큰 물질을 포함할 수 있다.
예를 들면, 상기 제3 반도체 층(45)은 에스이지(selective epitaxial growth; SEG) 방법을 이용하여 형성된 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 상기 제1 반도체 층(41)보다 높을 수 있다. 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 상기 제1 반도체 층(41) 및 상기 제2 반도체 층(43) 보다 높을 수 있다. 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 20% 내지 80%일 수 있다. 예를 들면, 상기 제3 반도체 층(45) 내에서 Ge의 함유비율은 30% 내지 50%일 수 있다.
도 18을 참조하면, 상기 스트레서(stressor; 40) 상에 캐핑 층(57)이 형성될 수 있다. 상기 캐핑 층(57)은 상기 제1 스페이서(37)의 측면들에 접촉될 수 있다. 상기 캐핑 층(57)은 Si, SiGe, 금속실리사이드, 또는 이들의 조합을 포함할 수 있다. 상기 캐핑 층(57)은 오믹(Ohmic) 층으로 해석될 수 있다.
예를 들면, 상기 캐핑 층(57)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 Si을 포함할 수 있다. 상기 캐핑 층(57)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 캐핑 층(57) 내에서 Ge의 함유비율은 상기 제3 반도체 층(45)보다 낮을 수 있다. 상기 캐핑 층(57) 내에서 Ge의 함유비율은 10%이하 일 수 있다.
도 19를 참조하면, 상기 제1 스페이서(37)의 외측에 제2 스페이서(55)가 형성될 수 있다. 상기 제2 스페이서(55)의 형성에는 박막 형성공정 및 이방성 식각 공정이 적용될 수 있다. 상기 제2 스페이서(55)는 상기 캐핑 층(57)의 상부표면에 접촉될 수 있다. 상기 제2 스페이서(55)는 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 스페이서(55)는 실리콘질화물일 수 있다.
도 20을 참조하면, 상기 기판(21)의 전면을 덮는 하부 절연 층(58)이 형성될 수 있다. 상기 하부 절연 층(58)은 상기 캐핑 층(57)의 상부표면에 접촉될 수 있다. 상기 하부 절연 층(58)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 하부 절연 층(58)은 실리콘산화물일 수 있다.
도 21을 참조하면, 상기 예비 캐핑 패턴(35)을 제거하여 상기 예비 게이트 전극(33)이 노출될 수 있다. 상기 예비 게이트 전극(33)의 노출에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합이 적용될 수 있다.
도 22를 참조하면, 상기 예비 게이트 전극(33) 및 상기 예비 게이트 유전 층(31)을 제거하여 게이트 트렌치(59T)가 형성될 수 있다. 상기 게이트 트렌치(59T)의 바닥에 상기 채널 영역(29)이 노출될 수 있다.
도 23을 참조하면, 상기 게이트 트렌치(59T) 내에 제1 게이트 유전 층(61), 제2 게이트 유전 층(62), 및 게이트 전극(67)이 형성될 수 있다. 상기 게이트 전극(67)은 제1 전극(65) 및 제2 전극(66)을 포함할 수 있다.
상기 제1 게이트 유전 층(61)은 상기 채널 영역(29) 상에 직접적으로 접촉될 수 있다. 상기 제1 게이트 유전 층(61)은 계면 산화 막(interfacial oxide layer), 또는 화학적 산화 막(chemical oxide layer)으로 지칭될 수 있다. 상기 제1 게이트 유전 층(61)은 세정 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 제1 게이트 유전 층(61)은 Si 및 H2O2의 화학적 반응에 의하여 형성된 실리콘산화물을 포함할 수 있다.
상기 제1 게이트 유전 층(61) 상에 상기 제2 게이트 유전 층(62)이 형성될 수 있다. 상기 제2 게이트 유전 층(62)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, High-K 유전물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 게이트 유전 층(62)은 HfO 또는 HfSiO 를 포함할 수 있다. 상기 제2 게이트 유전 층(62)은 상기 제1 전극(65)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 게이트 유전 층(61)은 상기 채널 영역(29) 및 상기 제2 게이트 유전 층(62) 사이에 개재될 수 있다.
상기 제1 전극(65)은 상기 제2 전극(66)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 전극(65)은 일-함수(work-function)를 고려한 도전 막을 포함할 수 있다. 상기 제1 전극(65)은 TiN, TaN, TiAl, 또는 TiAlC를 포함할 수 있다. 상기 제2 전극(66)은 금속 막, 금속 실리사이드 막, 도전성 카본 막, 폴리실리콘 막, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 전극(66)은 W을 포함할 수 있다.
상기 제2 게이트 유전 층(62) 및 상기 게이트 전극(67)의 형성에는 다수의 박막 형성공정 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합을 포함할 수 있다. 상기 하부 절연 층(58), 상기 제1 스페이서(37), 상기 제2 스페이서(55), 상기 제2 게이트 유전 층(62) 및 상기 게이트 전극(67)의 상부 표면들은 동일 평면상에 노출될 수 있다.
도 24를 참조하면, 상기 게이트 전극(67) 상에 게이트 캐핑 패턴(69)이 형성될 수 있다. 상기 게이트 캐핑 패턴(69)의 형성에는 상기 게이트 전극(67)을 리세스하는 공정, 박막 형성 공정, 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 캐핑 패턴(69)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 게이트 캐핑 패턴(69)은 실리콘질화물을 포함할 수 있다. 상기 게이트 캐핑 패턴(69), 상기 하부 절연 층(58), 상기 제1 스페이서(37), 상기 제2 스페이서(55), 및 상기 제2 게이트 유전 층(62)의 상부 표면들은 동일 평면상에 노출될 수 있다.
도 25를 참조하면, 상기 게이트 캐핑 패턴(69), 상기 하부 절연 층(58), 상기 제1 스페이서(37), 상기 제2 스페이서(55), 및 상기 제2 게이트 유전 층(62) 상에 상부 절연 층(78)이 형성될 수 있다. 상기 캐핑 층(57) 내에 금속 실리사이드 층(77)이 형성될 수 있다. 상기 상부 절연 층(78) 및 상기 하부 절연 층(58)을 관통하여 상기 금속 실리사이드 층(77)에 접촉된 컨택 플러그(79)가 형성될 수 있다.
상기 상부 절연 층(78)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 상부 절연 층(78)은 실리콘산화물을 포함할 수 있다. 상기 컨택 플러그(79)는 금속 막, 금속 실리사이드 막, 도전성 카본 막, 폴리실리콘 막, 또는 이들의 조합을 포함할 수 있다.
도 26 및 도 27은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
도 26을 참조하면, 도 1 내지 도 25를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 25를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2120)는 상기 스트레서(40)를 포함할 수 있다.
도 27을 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 25를 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들면, 본 발명의 기술적 사상은 핀펫(fin FET), 나노와이어 트랜지스터(nanowire transistor), 및 3-D 트랜지스터에 확장 적용될 수 있다.
21: 기판 23: 활성 영역
25: 소자 분리 층 29: 채널 영역
31: 예비 게이트 유전 층 33: 예비 게이트 전극
35, 69, 73: 캐핑 패턴 37, 55, 75, 76: 스페이서
39T1, 39T2: 트렌치 40: 스트레서(stressor)
41, 43, 45, 47, 49, 51, 53: 반도체 층
42, 44, 46, 48, 50, 52: 중간층(interlayer)
57: 캐핑 층 58: 하부 절연 층
59T: 게이트 트렌치 61, 62, 71: 게이트 유전 층
65, 66, 67, 72: 게이트 전극 77: 금속 실리사이드 층
78: 상부 절연 층 79: 컨택 플러그
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (12)

  1. 기판 상에 서로 떨어진 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치 및 상기 제2 트렌치 사이에 한정된 채널 영역;
    상기 채널 영역 상의 게이트 유전 층;
    상기 게이트 유전 층 상의 게이트 전극; 및
    상기 제1 트렌치 및 상기 제2 트렌치 내에 형성된 3층 이상의 반도체 층들 및 상기 반도체 층들 사이에 형성된 중간층들(interlayer)을 갖는 스트레서(stressor)를 포함하되,
    상기 중간층들은 상기 반도체 층들과 밴드갭(bandgap)이 다르고,
    상기 반도체 층들 중 최하부의 반도체 층은 언도프드(undoped)되고,
    상기 반도체 층들 중 상기 최하부의 반도체 층을 제외한 나머지 반도체 층들은 불순물로 도프드(doped)된 반도체 소자.
  2. 제1 항에 있어서,
    상기 중간층들(interlayer)은 부정형(pseudomorphic)의 단일 층, 멀티 층, 도트 형 구조(dot-like structure), 또는 이들의 조합을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 중간층들(interlayer)은 SiN, SiO, CN, SiCN, GaN, AlN, InN, GaAs, SiC, Ge, Si/Ge 초격자(superlattice), 또는 이들의 조합을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 스트레서(stressor)는
    상기 제1 트렌치 및 상기 제2 트렌치의 측벽들에 접촉된 제1 반도체 층;
    상기 제1 반도체 층 상의 제1 중간층(interlayer);
    상기 제1 중간층 상의 제2 반도체 층;
    상기 제2 반도체 층 상의 제2 중간층(interlayer); 및
    상기 제2 중간층 상의 제3 반도체 층을 포함하고,
    상기 최하부의 반도체 층은 상기 제1 반도체 층인 반도체 소자.
  5. 제4 항에 있어서,
    상기 제1 반도체 층 및 상기 제1 중간층의 측벽들은 <-모양 또는 >-모양을 갖는 반도체 소자.
  6. 제4 항에 있어서,
    상기 제1 중간층은 상기 제1 반도체 층보다 얇은 반도체 소자.
  7. 제4 항에 있어서,
    상기 제1 중간층은 0.1 nm 내지 10 nm 두께를 갖는 반도체 소자.
  8. 제4 항에 있어서,
    상기 제2 반도체 층은 상기 제1 반도체 층보다 두꺼운 반도체 소자.
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서,
    상기 나머지 반도체 층들 각각의 Ge의 함유비율은, 상기 최하부의 반도체 층의 Ge의 함유비율보다 높은 반도체 소자.
  12. 제1 항에 있어서,
    상기 게이트 유전 층은 상기 게이트 전극의 바닥 및 측벽에 접촉되며,
    상기 게이트 유전 층의 상단은 상기 게이트 전극의 중심보다 높은 레벨에 형성된 반도체 소자.
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