CN107546264A - 具有应力分量的异质接面双极晶体管 - Google Patents

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Abstract

本发明涉及具有应力分量的异质接面双极晶体管，其关于半导体结构，并且尤指具有应力分量的异质接面双极晶体管及其制造方法。该异质接面双极晶体管包括集电极区、发射极区与基极区。于衬底的沟槽内形成至少围绕该集电极区与该基极区的应力材料。

Description

具有应力分量的异质接面双极晶体管
技术领域
本发明关于半导体结构，并且尤指具有应力分量的异质接面双极晶体管及其制造方法。
背景技术
异质接面双极晶体管(HBT)属于双极性接面晶体管(BJT)的一种类型，其对于发射极与基极(或基极与集电极)区使用不同半导体材料，建立异质接面。此HBT可处理非常高频的信号，可高达数百GHz。其常用于现代电路中，大部分是射频(RF)系统，也常用于需要高功率效率的应用中，例如：蜂巢式手机中的RF功率放大器。
为了要提升现世代HB的效能，必须降低寄生电阻与电容，诸如基极电阻(Rb)、集电极基极电容(Ccb)以及基极发射极电容(Cbe)。更高的ft/fmax及改善的柯克电流(kirkcurrent)极限也会提升此HBT的效能。
发明内容
在本发明的一态样中，一种结构包含：集电极区、发射极区与基极区；以及应力材料，形成于衬底(substrate)的沟槽内并且围绕至少该集电极区与该基极区。
在本发明的一态样中，一种异质接面双极晶体管包含：由衬底材料所构成的集电极区；位在该集电极区上面并且由本质基极层所构成的基极区；位在该基极区上面并且由发射极材料所构成的发射极区；沟槽，形成于该衬底中并且围绕该基极区与该集电极区；以及形成于该沟槽内并且对该集电极区与该基极区提供应力分量的应力材料。
在本发明的一态样中，一种方法包含：形成衬底材料的集电极区；在该集电极区上面形成基极区；在该基极区上面形成发射极区；于该衬底中形成围绕该基极区与该集电极区的沟槽；以及于该沟槽内形成半导体材料的应力材料，并且该应力材料对该集电极区与该基极区提供应力分量。
附图说明
本发明是通过本发明的例示性具体实施例的非限制性实施例，参照注记的多个图式，在下文的具体实施例中详细说明。
图1根据本发明的态样展示分层结构及各别制造程序。
图2根据本发明的态样展示具有堆栈层的基极区及各别制造程序。
图3根据本发明的态样展示与应力材料排齐的(多个)沟槽及各别制造程序。
图4根据本发明的态样展示不具有应力材料的沟槽的底端表面及各别制造程序。
图5根据本发明的态样展示以半导体材料来填充的沟槽及各别制造程序。
图6根据本发明的态样展示附加结构及各别制造程序。
图7根据本发明的态样展示位在集电极与发射极区上的接点(除其它特征外)及各别制造程序。
主要组件符号说明
10 分层结构
12 衬底
14 STI结构
16 本质基极层
18 N+发射极层
20 绝缘体层
22 台面区
22a 本质基极区
22b 发射极区
22c 集电极区
24、26、28 层件
30 沟槽
31 虚线
32 应力材料
34 底端表面
36 半导体材料
38 高掺杂半导体材料
40 氧化物间隔物
42 硅化物接触区
44a、44b、44c 接点。
具体实施方式
本发明关于半导体结构，并且尤指具有应力分量的异质接面双极晶体管及其制造方法。更具体地说，本发明教示一种异质接面双极晶体管(HBT)，其具有置于二维通道区上的横向应力。在具体实施例中，此横向应力可由相邻于FET通道的沟槽中的例如SiGe或SiC应力源材料来提供。有帮助的是，本文中所述的应力源材料在HBT的基极区与集电极区中提供改善的载子迁移率以得到更低的基极电阻(Rb)与更高的电流增益截止频率ft、以及更低的寄生电容，例如：更低集电极基极电容(Ccb)，其改善功率增益截止频率fmax。相比于已知结构，这会导致更高效能的HBT。
举例来说，已观察到的是，沉积大约3GPa的压缩应力层会在本质装置中造成大约280MPa至400MPa的最大拉伸应力。这导致电子迁移率增强大约1.08至1.18。另外，已观察到的是，通过在相邻于通道区的沟槽中沉积具有3GPa应力与30％SiGe的氮化物侧壁层，本质装置中的最大拉伸应力可以是大约300MPa，且迁移率增强大约10％。相比于现有的装置，这使得迁移率提升大约10％至18％。仿真显示，透过这两种变更，Ft与Fmax改善大约10％。
本发明的HBT可使用若干不同工具按照若干方式来制造。但一般来说，此等方法及工具用于形成尺寸在微米及纳米级的结构。用于制造本发明的HBT的方法(即技术)已由集成电路(IC)技术所采用。举例而言，此等结构建置于晶圆上，并且实现于通过在晶圆顶端进行光微影程序所图型化的材料膜中。特别的是，HBT的制造使用三个基本建构块：(i)在衬底上沉积材料薄膜，(ii)通过光微影成像在此等膜上涂敷图型化屏蔽，以及(ii i)对此屏蔽选择性蚀刻此等膜。
图1根据本发明的态样展示分层结构及各别制造程序。特别的是，分层结构10包括具有浅沟槽隔离(STI)结构14的晶圆或衬底12。衬底12举例而言，可以是具有任何适度掺杂的主体硅或硅绝缘体(SOI)。介于此等STI结构14彼此间的区域中的掺杂可通过使用植入物降低集电极电阻与fT来改变。STI结构14可以是绝缘体材料，例如：氧化物。
本质基极层16是在衬底12的表面上形成。在具体实施例中，本质基极层16可以是低温外延(epitaxially)生长材料，例如：Si或SiGe材料或两者。本质基极层(膜)16可未掺杂或可具有p型掺杂，例如：掺有碳的硼，用以降低硼、或未掺杂、p型掺杂及n掺杂层的扩散。在具体实施例中，举例而言，此Ge材料可具有介于0％至大约60％之间的浓度(但也可使用其它浓度)。本质基极层16的厚度可为约至约更佳为介于约至约之间；但本文中得以深思其它尺寸。
仍请参阅图1，在本质基极层16上形成N+发射极层18。在具体实施例中，N+发射极层18可通过现有的沉积程序来形成，例如：化学气相沉积(CVD)或外延沉积，达到的厚度为约至约但本文中得以深思其它尺寸。在具体实施例中，N+发射极层18可以是高掺杂Si或SiGe材料或两者，掺有砷或磷或两者。于N+发射极层18上形成绝缘体层20。绝缘体层20可以是沉积为厚度约或更厚的氧化物材料。在具体实施例中，绝缘体层20可通过现有的CVD程序来沉积(或生长)。
请参阅图2，台面区22根据本发明的态样通过现有的CMOS程序来形成。更特别的是，台面区22包括本质基极层16(基极)与N+发射极层18(发射极)，并且是通过在绝缘体层20上形成阻剂、将此阻剂曝露至能量(例如：光)以形成图型(开口)、以及穿过此开口蚀刻绝缘体层20及N+发射极层18来制造。在此程序中，蚀刻可以是反应性离子蚀刻(RIE)、或对绝缘体层20及N+发射极层18具有选择性化学作用的湿蚀刻，以本质基极层16作为蚀刻终止层。
台面区22形成后，可使用现有的CVD程序在此结构上循序沉积层件24、26及28。在具体实施例中，层件24可以是氮化物层、层件26可以是氧化物层、以及层件28可以是氮化物层(藉此形成氮化物/氧化物/氮化物堆栈)。可将各层件24、26及28沉积为具有约至约的厚度；但本文中也深思其它尺寸。
在图3中，(多个)沟槽30于台面22的侧边，如本文中已述通过现有的微影及蚀刻程序在衬底12中形成。在具体实施例中，沟槽30将会进一步界定形成于集电极区22c(例如：副集电极区)上的本质基极区22a及发射极区22b。沟槽30可穿过层件24、26、28来形成，并且可相邻于STI结构14。在选用的具体实施例(如虚线31所表示)中，沟槽30亦可部分穿过或整个在STI结构14内延展。在具体实施例中，沟槽30可具有比STI结构14的深度更小或更大的深度，并且在一项具体实施例中，可具有约0.5um的深度。
如图3进一步所示，沟槽30可与应力材料32排齐。在具体实施例中，应力材料32为氮化物材料，通过现有的毯覆式CVD程序沉积为具有约至约的厚度；但本文中亦得以深思其它尺寸。按照这种方式，可在此结构的整个表面上方沉积应力材料32，如增厚层28所示。在具体实施例中，可在此应力材料底下，例如：介于衬底12与此氮化物材料之间，沉积或生长氧化物钝化层(亦通过参考组件符号32来表示)。如所属领域技术人员应该了解的是，应力材料32可对NPN HBT组态提供压缩应力，或对PNP HBT组态提供拉伸应力，并且将会改善此HBT的集电极区中的载子迁移率。在一项具体实施例中，应力材料32为约100nm厚的压缩氮化物，提供高达4GPa的应力。
如图4所示，根据本发明的态样，自沟槽30的底端表面34移除应力材料32。在具体实施例中，应力材料32是通过异向性蚀刻程序来移除，其也将会由此结构的其它水平表面移除过剩的应力材料(如更薄的层件28所表示)。可在此沟槽的底端提供选用的副集电极植入物(如箭号所示)。在具体实施例中，选用的副集电极植入物可以是用以降低集电极电阻的N+植入物。
图5根据本发明的态样展示以半导体材料36来填充的沟槽30。在具体实施例中，半导体材料36举例来说，可以是SiGe、SiC、Si或以上的组合。在具体实施例中，此SiGe材料或此SiC材料可为了后续制造处理而用Si来覆盖。在具体实施例中，导体材料36可进行掺杂。半导体材料36可从沟槽30的已曝露底端表面34开始，通过选择性外延生长程序来沉积。所属领域技术人员亦应了解的是，由于介电质应力材料32的关系，半导体材料36将不会在沟槽30的侧壁上生长。
在具体实施例中，半导体材料36较佳为生长到低于或与本质基极层16一样的高度，并且将会围绕集电极区22c与基极区22a。位在沟槽30内并且围绕集电极区22c与基极区22a的半导体材料36可以是用以(对NPN HBT)提供高压缩应力的应力材料，导致集电极区22c与基极区22a中的迁移率进一步获得改善。在具体实施例中，半导体材料36可经选择而使得其在此集电极区上未施加任何附加应力，若沟槽30的侧壁上的应力材料32具有充分应力，例如：若应力材料32具有4GPa的压缩应力，则不需要有额外应力来自材料层36。另一方面，若材料32未施加任何应力，则来自层件36的应力分量有助于改善集电极区22c中的迁移率。
在另外的具体实施例中，SiC/Si/SiGe材料的组合可对集电极区与基极区提供不同的应力，用以同时改善集电极区与基极区两者的效能。例如应力材料32的受应力氮化物衬垫亦可提供附加应力分量以提升装置效能，例如：同时提升集电极区与基极区两者的效能。
图6根据本发明的态样展示附加结构及各别制造程序。举例而言，在具体实施例中，在图5的结构上生长氧化物材料以包覆半导体材料36。如所属领域技术人员应了解的是，氧化物材料只会在已曝露半导体材料36上生长。移除例如层件26、28的间隔物材料，并且通过过蚀刻程序使沟槽30内的氮化物材料32凹陷(例如：下拉)。按照这种方式，可将沟槽30内的氮化物材料32下拉到低于本质基极层16，举例而言，用以使台面区22的侧边敞开以供外质基极连接之用。如所属领域技术人员应了解的是，氧化物材料将会在这些程序期间保护半导体材料36。此氧化物材料可接着通过选择性蚀刻程序来移除(例如：对氧化物材料具有选择性化学作用的RIE、或对氧化物具有选择性的湿蚀刻)。
仍请参阅图6，使高掺杂半导体材料38在已曝露半导体材料36上生长，与本质基极层16接触或联结。在具体实施例中，使高掺杂半导体材料38在本质基极层16上面生长，举例来说，导致外质基极隆起而使Rb降低。半导体材料38举例来说，可以是SiGe，但本文中亦深思其它材料或材料组合。举例而言，高掺杂半导体材料38可以是Si与SiGe的组合，Si为第一层，后面跟着SiGe。在具体实施例中，高掺杂半导体材料38可通过具有一层未掺杂材料、后面跟着经掺杂材料、后面跟着未掺杂材料、或以上的组合来调整。在进一步具体实施例中，SiGe％可随着生长而分级。掺质举例来说，可以是P+掺质，例如：用于NPN HBT之硼。在具体实施例中，高掺杂半导体材料38将会形成HBT的外质基极，连接或联结至本质基极层16，其也会对此本质基极加应力以得到更低旳基极电阻(Rb)。
在图7中，于台面区22的氮化物材料24上形成氧化物间隔物40。在具体实施例中，氧化物间隔物40可通过毯覆式沉积来形成，后面跟着异向性蚀刻程序用以移除过剩的氧化物材料。亦可通过选择性蚀刻程序来移除经曝露氮化物材料24。
于台面区22及半导体材料38上形成硅化物接触区42，包括集电极接点。如所属领域技术人员应了解的是，硅化物程序始于在完全形成且图型化的半导体装置上方沉积薄过渡金属层，例如：镍、钴或钛。沉积此材料之后，将此结构加热，使此过渡金属与已曝露硅(或如本文中所述其它半导体材料)在此半导体装置的主动区(例如：源极、漏极、栅极接触区)中起反应，形成低电阻过渡金属硅化物。此反应作用后，通过化学蚀刻移除任何剩余的过渡金属，留下硅化物接触区42。发射极区上的硅化物接触区42亦可降低Re，而清洁的发射极接口使装置控制获得改善。
使用现有的CMOS程序在此结构上形成多个接点44a、44b及44c。如所属领域技术人员应了解的是，此等接点包括集电极接点44a、基极接点44b及发射极接点44c。为了制造接点44a、44b及44c，举例而言，可在此结构上形成层间介电层。可在此层间介电层上形成阻剂，后面跟着曝露至能量以形成图型(开口)。可穿过此等开口在此层间介电层内蚀刻贯孔。诸如铜或铝的金属材料可在此贯孔内沉积，与硅化物接触区42接触。可通过现有的化学机械平坦化(CMP)程序来移除任何残余的材料。
上述(多种)方法用于制作集成电路芯片。产生的集成电路芯片可由制作商以空白晶圆形式(亦即，如具有多个未封装芯片的单一晶圆)来分布，如裸晶粒、或已封装形式。在后例中，芯片嵌装于单芯片封装(例如：塑料载体，具有黏贴至主板或其它更高层次载体的引线)中、或嵌装于多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例中，芯片接着是与其它芯片、离散电路组件及/或其它信号处理装置整合成(a)诸如主板的中间产品、或(b)最终产品中任一者的部分。最终产品可以是任何包括集成电路芯片的产品，范围囊括玩具与其它低端应用至具有显示器、键盘或其它输入设备及中央处理器的进阶计算机产品。
本发明各项具体实施例的说明已基于说明目的而介绍，但用意不在于穷举说明或局限于揭示的具体实施例。许多修改及变动对所属领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语在选择上，是为了对市场现有技术最佳阐释具体实施例的原理、实务应用或技术改良，或使其它所属领域技术人员能够理解本文中揭示的具体实施例。

Claims (20)

1.一种双极性接面晶体管结构，其包含：
集电极区、发射极区与基极区；以及
应力材料，形成于衬底的沟槽内并且围绕至少该集电极区与该基极区。
2.如权利要求1所述的双极性接面晶体管结构，其中该应力材料为设于该基极区的本质基极层下面的PNP双极结构用的拉伸应力材料。
3.如权利要求1所述的双极性接面晶体管结构，其中该应力材料为设于该基极区的本质基极层下面的NPN双极结构用的压缩应力材料。
4.如权利要求1所述的双极性接面晶体管结构，其中该应力材料为SiGe、SiC、Si或以上的组合。
5.如权利要求1所述的双极性接面晶体管结构，其中该应力材料还包含位在该沟槽的侧壁上的应力衬垫，用以将应力引至该集电极区。
6.如权利要求1所述的双极性接面晶体管结构，其中该应力材料包括经掺杂半导体材料，形成于该本质基极层上面并且联结至该本质基极层。
7.如权利要求6所述的双极性接面晶体管结构，其还包含应力衬垫，形成于该沟槽的侧壁上并且凹陷，用以允许该经掺杂半导体材料联结至该本质基极层。
8.如权利要求6所述的双极性接面晶体管结构，其中该经掺杂半导体材料遭受压缩应力以得到NPN双极结构。
9.如权利要求6所述的双极性接面晶体管结构，其中该经掺杂半导体材料包括一层未掺杂材料、位在该未掺杂材料上的经掺杂材料、以及位在该经掺杂材料上的未掺杂层。
10.如权利要求6所述的双极性接面晶体管结构，其中该经掺杂半导体材料为SiGe。
11.如权利要求6所述的双极性接面晶体管结构，其还包含与该发射极区接触的硅化物接触区。
12.一种异质接面双极晶体管，其包含：
集电极区，由衬底材料所构成；
基极区，位在该集电极区上面并且由本质基极层所构成；
发射极区，位在该基极区上面并且由发射极材料所构成；
沟槽，形成于该衬底中并且围绕该基极区与该集电极区；以及
应力材料，形成于该沟槽内并且对该集电极区与该基极区提供应力分量。
13.如权利要求12所述的结构，其中该应力材料为设于该基极区的该本质基极层下面的半导体材料的压缩应力材料。
14.如权利要求12所述的结构，其中该应力材料还包含已凹陷应力衬垫，位在该沟槽的侧壁上，用以将应力引至该集电极区。
15.如权利要求14所述的结构，其中该应力材料还包括隆起的经掺杂半导体材料，形成于比该本质基极层更高处并且联结至该本质基极层。
16.如权利要求15所述的结构，其中该隆起的经掺杂半导体材料包括一层未掺杂半导体材料、位在该未掺杂材料上的经掺杂半导体材料、以及位在该经掺杂半导体材料上的未掺杂半导体层。
17.如权利要求16所述的结构，其还包含与该发射极区接触的硅化物接触区。
18.一种方法，其包含：
形成衬底材料的集电极区；
在该集电极区上面形成基极区；
在该基极区上面形成发射极区；
于该衬底中形成图绕该基极区与该集电极区的沟槽；以及
于该沟槽内形成半导体材料的应力材料，并且该应力材料对该集电极区与该基极区提供应力分量。
19.如权利要求18所述的方法，其中该应力材料于外质基极与本质基极之间形成联结。
20.如权利要求18所述的方法，其中设于该沟槽内的氮化物间隔物防止该半导体材料在该集电极区的一侧边出现外延膜生长。
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