TW201801314A - 具有應力分量之異質接面雙極電晶體 - Google Patents

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Abstract

本揭露係關於半導體結構，並且尤指具有應力分量之異質接面雙極電晶體及其製造方法。該異質接面雙極電晶體包括集極區、射極區與基極區。於基材之溝槽內形成至少圍繞該集極區與該基極區的應力材料。

Description

具有應力分量之異質接面雙極電晶體
本揭露係關於半導體結構，並且尤指具有應力分量之異質接面雙極電晶體及其製造方法。
異質接面雙極電晶體(HBT)屬於雙極性接面電晶體(BJT)之一種類型，其對於射極與基極(或基極與集極)區使用不同半導體材料，建立異質接面。此HBT可處理非常高頻的信號，可高達數百GHz。其常用於現代電路中，大部分是射頻(RF)系統，也常用於需要高功率效率的應用中，例如：蜂巢式手機中的RF功率放大器。
為了要提升現世代HB的效能，必須降低寄生電阻與電容，諸如基極電阻(Rb)、集極基極電容(Ccb)以及基極射極電容(Cbe)。更高的ft/fmax及改善之柯克電流(kirk current)極限也會提升此HBT的效能。
在本揭露之一態樣中，一種結構包含：集極區、射極區與基極區；以及應力材料，形成於基材之溝槽內並且圍繞至少該集極區與該基極區。
在本揭露之一態樣中，一種異質接面雙極電晶體包含：由基材材料所構成之集極區；位在該集極區上面並且由本質基極層所構成之基極區；位在該基極區上面並且由射極材料所構成之射極區；溝槽，形成於該基材中並且圍繞該基極區與該集極區；以及形成於該溝槽內並且對該集極區與該基極區提供應力分量之應力材料。
在本揭露之一態樣中，一種方法包含：形成基材材料之集極區；在該集極區上面形成基極區；在該基極區上面形成射極區；於該基材中形成圍繞該基極區與該集極區之溝槽；以及於該溝槽內形成半導體材料之應力材料，並且該應力材料對該集極區與該基極區提供應力分量。
10‧‧‧分層結構
12‧‧‧基材
14‧‧‧STI結構
16‧‧‧本質基極層
18‧‧‧N+射極層
20‧‧‧絕緣體層
22‧‧‧台面區
22a‧‧‧本質基極區
22b‧‧‧射極區
22c‧‧‧集極區
24、26、28‧‧‧層件
30‧‧‧溝槽
31‧‧‧虛線
32‧‧‧應力材料
34‧‧‧底端表面
36‧‧‧半導體材料
38‧‧‧高摻雜半導體材料
40‧‧‧氧化物間隔物
42‧‧‧矽化物接觸區
44a、44b、44c‧‧‧接點
本揭露是藉由本揭露之例示性具體實施例之非限制性實施例，參照註記的複數個圖式，在下文的具體實施例中詳細說明。
第1圖根據本揭露之態樣展示分層結構及各別製造程序。
第2圖根據本揭露之態樣展示具有堆疊層之基極區及各別製造程序。
第3圖根據本揭露之態樣展示與應力材料排齊之(多個)溝槽及各別製造程序。
第4圖根據本揭露之態樣展示不具有應力材料之溝槽的底端表面及各別製造程序。
第5圖根據本揭露之態樣展示以半導體材料來填充之溝槽及各別製造程序。
第6圖根據本揭露之態樣展示附加結構及各別製造程序。
第7圖根據本揭露之態樣展示位在集極與射極區上之接點(除其它特徵外)及各別製造程序。
本揭露係關於半導體結構，並且尤指具有應力分量之異質接面雙極電晶體及其製造方法。更具體地說，本揭露教示一種異質接面雙極電晶體(HBT)，其具有置於二維通道區上的橫向應力。在具體實施例中，此橫向應力可由相鄰於FET通道之溝槽中的例如SiGe或SiC應力源材料來提供。有助益的是，本文中所述的應力源材料在HBT的基極區與集極區中提供改善之載子遷移率以得到更低的基極電阻(Rb)與更高的電流增益截止頻率ft、以及更低的寄生電容，例如：更低集極基極電容(Ccb)，其改善功率增益截止頻率fmax。相較於已知結構，這會導致更高效能的HBT。
舉例來說，已觀察到的是，沉積大約3GPa之壓縮應力層會在本質裝置中造成大約280MPa至400MPa的最大拉伸應力。這導致電子遷移率增強大約1.08至1.18。另外，已觀察到的是，藉由在相鄰於通道區之溝槽中沉積具有3GPa應力與30% SiGe的氮化物側壁層，本質裝置中的最大拉伸應力可以是大約300MPa，且遷移率增 強大約10%。相較於習知的裝置，這使得遷移率提升大約10%至18%。模擬顯示，透過這兩種變更，Ft與Fmax改善大約10%。
本揭露的HBT可使用若干不同工具按照若干方式來製造。但一般來說，此等方法及工具係用於形成尺寸在微米及奈米級的結構。用於製造本揭露之HBT的方法(即技術)已由積體電路(IC)技術所採用。舉例而言，此等結構係建置於晶圓上，並且係實現於藉由在晶圓頂端進行光微影程序所圖型化的材料膜中。特別的是，HBT之製造使用三個基本建構塊：(i)在基材上沉積材料薄膜，(ii)藉由光微影成像在此等膜上塗敷圖型化遮罩，以及(iii)對此遮罩選擇性蝕刻此等膜。
第1圖根據本揭露之態樣展示分層結構及各別製造程序。特別的是，分層結構10包括具有淺溝槽隔離(STI)結構14之晶圓或基材12。基材12舉例而言，可以是具有任何適度摻雜之主體矽或矽絕緣體(SOI)。介於此等STI結構14彼此間之區域中的摻雜可藉由使用植入物降低集極電阻與fT來改變。STI結構14可以是絕緣體材料，例如：氧化物。
本質基極層16乃是在基材12的表面上形成。在具體實施例中，本質基極層16可以是低溫磊晶生長材料，例如：Si或SiGe材料或兩者。本質基極層(膜)16可未摻雜或可具有p型摻雜，例如：摻有碳的硼，用以降低硼、或未摻雜、p型摻雜及n摻雜層的擴散。在具體實 施例中，舉例而言，此Ge材料可具有介於0%至大約60%之間的濃度(但也可使用其它濃度)。本質基極層16的厚度可為約300Å至約5000Å，更佳為介於約400Å至約4000Å之間；但本文中得以深思其它尺寸。
仍請參閱第1圖，在本質基極層16上形成N+射極層18。在具體實施例中，N+射極層18可藉由習知的沉積程序來形成，例如：化學氣相沉積(CVD)或磊晶沉積，達到的厚度為約100Å至約3000Å；但本文中得以深思其它尺寸。在具體實施例中，N+射極層18可以是高摻雜Si或SiGe材料或兩者，摻有砷或磷或兩者。於N+射極層18上形成絕緣體層20。絕緣體層20可以是沉積為厚度約50Å或更厚的氧化物材料。在具體實施例中，絕緣體層20可藉由習知的CVD程序來沉積(或生長)。
請參閱第2圖，台面區22乃根據本揭露之態樣藉由習知的CMOS程序來形成。更特別的是，台面區22包括本質基極層16(基極)與N+射極層18(射極)，並且是藉由在絕緣體層20上形成阻劑、將此阻劑曝露至能量(例如：光)以形成圖型(開口)、以及穿過此開口蝕刻絕緣體層20及N+射極層18來製造。在此程序中，蝕刻可以是反應性離子蝕刻(RIE)、或對絕緣體層20及N+射極層18具有選擇性化學作用的濕蝕刻，以本質基極層16作為蝕刻終止層。
台面區22形成後，可使用習知的CVD程序在此結構上循序沉積層件24、26及28。在具體實施例中， 層件24可以是氮化物層、層件26可以是氧化物層、以及層件28可以是氮化物層(藉此形成氮化物/氧化物/氮化物堆疊)。可將各層件24、26及28沉積為具有約100Å至約500Å的厚度；但本文中也深思其它尺寸。
在第3圖中，(多個)溝槽30係於台面22的側邊，如本文中已述藉由習知的微影及蝕刻程序在基材12中形成。在具體實施例中，溝槽30將會進一步界定形成於集極區22c(例如：副集極區)上的本質基極區22a及射極區22b。溝槽30可穿過層件24、26、28來形成，並且可相鄰於STI結構14。在選用的具體實施例(如虛線31所表示)中，溝槽30亦可部分穿過或整個在STI結構14內延展。在具體實施例中，溝槽30可具有比STI結構14之深度更小或更大的深度，並且在一項具體實施例中，可具有約0.5um的深度。
如第3圖進一步所示，溝槽30可與應力材料32排齊。在具體實施例中，應力材料32為氮化物材料，係藉由習知的毯覆式CVD程序沉積為具有約100Å至約500Å的厚度；但本文中亦得以深思其它尺寸。按照這種方式，可在此結構的整個表面上方沉積應力材料32，如增厚層28所示。在具體實施例中，可在此應力材料底下，例如：介於基材12與此氮化物材料之間，沉積或生長氧化物鈍化層(亦藉由參考元件符號32來表示)。如所屬技術領域中具有通常知識者應該了解的是，應力材料32可對NPN HBT組態提供壓縮應力，或對PNP HBT組態提供拉伸應力，並 且將會改善此HBT之集極區中的載子遷移率。在一項具體實施例中，應力材料32為約100nm厚的壓縮氮化物，提供高達4GPa的應力。
如第4圖所示，根據本揭露之態樣，自溝槽30的底端表面34移除應力材料32。在具體實施例中，應力材料32乃是藉由異向性蝕刻程序來移除，其也將會由此結構的其它水平表面移除過剩的應力材料(如更薄的層件28所表示)。可在此溝槽之底端提供選用的副集極植入物(如箭號所示)。在具體實施例中，選用的副集極植入物可以是用以降低集極電阻的N+植入物。
第5圖根據本揭露之態樣展示以半導體材料36來填充之溝槽30。在具體實施例中，半導體材料36舉例來說，可以是SiGe、SiC、Si或以上之組合。在具體實施例中，此SiGe材料或此SiC材料可為了後續製造處理而用Si來覆蓋。在具體實施例中，導體材料36可進行摻雜。半導體材料36可從溝槽30的已曝露底端表面34開始，藉由選擇性磊晶生長程序來沉積。所屬技術領域中具有通常知識者亦應了解的是，由於介電質應力材料32的關係，半導體材料36將不會在溝槽30的側壁上生長。
在具體實施例中，半導體材料36較佳為生長到低於或與本質基極層16一樣的高度，並且將會圍繞集極區22c與基極區22a。位在溝槽30內並且圍繞集極區22c與基極區22a的半導體材料36可以是用以(對NPN HBT)提供高壓縮應力的應力材料，導致集極區22c與基極區22a 中的遷移率進一步獲得改善。在具體實施例中，半導體材料36可經選擇而使得其在此集極區上未施加任何附加應力，若溝槽30之側壁上的應力材料32具有充分應力，例如：若應力材料32具有4GPa的壓縮應力，則不需要有額外應力來自材料層36。另一方面，若材料32未施加任何應力，則來自層件36之應力分量有助於改善集極區22c中的遷移率。
在另外的具體實施例中，SiC/Si/SiGe材料之組合可對集極區與基極區提供不同的應力，用以同時改善集極區與基極區兩者的效能。例如應力材料32之受應力氮化物襯墊亦可提供附加應力分量以提升裝置效能，例如：同時提升集極區與基極區兩者的效能。
第6圖根據本揭露之態樣展示附加結構及各別製造程序。舉例而言，在具體實施例中，在第5圖的結構上生長氧化物材料以包覆半導體材料36。如所屬技術領域中具有通常知識者應了解的是，氧化物材料只會在已曝露半導體材料36上生長。移除例如層件26、28的間隔物材料，並且藉由過蝕刻程序使溝槽30內的氮化物材料32凹陷(例如：下拉)。按照這種方式，可將溝槽30內的氮化物材料32下拉到低於本質基極層16，舉例而言，用以使台面區22的側邊敞開以供外質基極連接之用。如所屬技術領域中具有通常知識者應了解的是，氧化物材料將會在這些程序期間保護半導體材料36。此氧化物材料可接著藉由選擇性蝕刻程序來移除(例如：對氧化物材料具有選擇性 化學作用的RIE、或對氧化物具有選擇性的濕蝕刻)。
仍請參閱第6圖，使高摻雜半導體材料38在已曝露半導體材料36上生長，與本質基極層16接觸或聯結。在具體實施例中，使高摻雜半導體材料38在本質基極層16上面生長，舉例來說，導致外質基極隆起而使Rb降低。半導體材料38舉例來說，可以是SiGe，但本文中亦深思其它材料或材料組合。舉例而言，高摻雜半導體材料38可以是Si與SiGe的組合，Si為第一層，後面跟著SiGe。在具體實施例中，高摻雜半導體材料38可藉由具有一層未摻雜材料、後面跟著經摻雜材料、後面跟著未摻雜材料、或以上之組合來調整。在進一步具體實施例中，SiGe%可隨著生長而分級。摻質舉例來說，可以是P+摻質，例如：用於NPN HBT之硼。在具體實施例中，高摻雜半導體材料38將會形成HBT的外質基極，連接或聯結至本質基極層16，其也會對此本質基極加應力以得到更低的基極電阻(Rb)。
在第7圖中，於台面區22的氮化物材料24上形成氧化物間隔物40。在具體實施例中，氧化物間隔物40可藉由毯覆式沉積來形成，後面跟著異向性蝕刻程序用以移除過剩的氧化物材料。亦可藉由選擇性蝕刻程序來移除經曝露氮化物材料24。
於台面區22及半導體材料38上形成矽化物接觸區42，包括集極接點。如所屬技術領域中具有通常知識者應了解的是，矽化物程序始於在完全形成且圖型化的 半導體裝置上方沉積薄過渡金屬層，例如：鎳、鈷或鈦。沉積此材料之後，將此結構加熱，使此過渡金屬與已曝露矽(或如本文中所述其它半導體材料)在此半導體裝置之主動區(例如：源極、汲極、閘極接觸區)中起反應，形成低電阻過渡金屬矽化物。此反應作用後，藉由化學蝕刻移除任何剩餘的過渡金屬，留下矽化物接觸區42。射極區上的矽化物接觸區42亦可降低Re，而清潔的射極介面使裝置控制獲得改善。
使用習知的CMOS程序在此結構上形成複數個接點44a、44b及44c。如所屬技術領域中具有通常知識者應了解的是，此等接點包括集極接點44a、基極接點44b及射極接點44c。為了製造接點44a、44b及44c，舉例而言，可在此結構上形成層間介電層。可在此層間介電層上形成阻劑，後面跟著曝露至能量以形成圖型(開口)。可穿過此等開口在此層間介電層內蝕刻貫孔。諸如銅或鋁的金屬材料可在此貫孔內沉積，與矽化物接觸區42接觸。可藉由習知的化學機械平坦化(CMP)程序來移除任何殘餘的材料。
上述(多種)方法係用於製作積體電路晶片。產生的積體電路晶片可由製作商以空白晶圓形式(亦即，如具有多個未封裝晶片之單一晶圓)來分布，如裸晶粒、或已封裝形式。在後例中，晶片係嵌裝於單晶片封裝(例如：塑膠載體，具有黏貼至主機板或其它更高層次載體之引線)中、或嵌裝於多晶片封裝(例如：具有表面互連或埋 置型互連任一者或兩者之陶瓷載體)中。在任一例中，晶片接著是與其它晶片、離散電路元件及/或其它信號處理裝置整合成(a)諸如主機板之中間產品、或(b)最終產品中任一者之部分。最終產品可以是任何包括積體電路晶片之產品，範圍囊括玩具與其它低端應用至具有顯示器、鍵盤或其它輸入裝置及中央處理器的進階電腦產品。
本揭露各項具體實施例之說明已基於說明目的而介紹，但用意不在於窮舉說明或侷限於揭示之具體實施例。許多修改及變動對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離所述具體實施例之範疇及精神。本文中使用的術語在選擇上，是為了對市場現有技術最佳闡釋具體實施例之原理、實務應用或技術改良，或使其它所屬技術領域中具有通常知識者能夠理解本文中揭示之具體實施例。
12‧‧‧基材
14‧‧‧STI結構
22‧‧‧台面區
22a‧‧‧本質基極區
22b‧‧‧射極區
22c‧‧‧集極區
32‧‧‧應力材料
36‧‧‧半導體材料
38‧‧‧高摻雜半導體材料
40‧‧‧氧化物間隔物
42‧‧‧矽化物接觸區
44a、44b、44c‧‧‧接點

Claims (20)

  1. 一種雙極性接面電晶體結構，其包含：集極區、射極區與基極區；以及應力材料，形成於基材之溝槽內並且圍繞至少該集極區與該基極區。
  2. 如申請專利範圍第1項所述之雙極性接面電晶體結構，其中該應力材料為設於該基極區之本質基極層下面之PNP雙極結構用的拉伸應力材料。
  3. 如申請專利範圍第1項所述之雙極性接面電晶體結構，其中該應力材料為設於該基極區之本質基極層下面之NPN雙極結構用的壓縮應力材料。
  4. 如申請專利範圍第1項所述之雙極性接面電晶體結構，其中該應力材料為SiGe、SiC、Si或以上之組合。
  5. 如申請專利範圍第1項所述之雙極性接面電晶體結構，其中該應力材料更包含位在該溝槽之側壁上的應力襯墊，用以將應力引至該集極區。
  6. 如申請專利範圍第1項所述之雙極性接面電晶體結構，其中該應力材料包括經摻雜半導體材料，形成於該本質基極層上面並且聯結至該本質基極層。
  7. 如申請專利範圍第6項所述之雙極性接面電晶體結構，其更包含應力襯墊，形成於該溝槽之側壁上並且凹陷，用以允許該經摻雜半導體材料聯結至該本質基極層。
  8. 如申請專利範圍第6項所述之雙極性接面電晶體結 構，其中該經摻雜半導體材料係遭受壓縮應力以得到NPN雙極結構。
  9. 如申請專利範圍第6項所述之雙極性接面電晶體結構，其中該經摻雜半導體材料包括一層未摻雜材料、位在該未摻雜材料上之經摻雜材料、以及位在該經摻雜材料上之未摻雜層。
  10. 如申請專利範圍第6項所述之雙極性接面電晶體結構，其中該經摻雜半導體材料為SiGe。
  11. 如申請專利範圍第6項所述之雙極性接面電晶體結構，其更包含與該射極區接觸之矽化物接觸區。
  12. 一種異質接面雙極電晶體，其包含：集極區，由基材材料所構成；基極區，位在該集極區上面並且由本質基極層所構成；射極區，位在該基極區上面並且由射極材料所構成；溝槽，形成於該基材中並且圍繞該基極區與該集極區；以及應力材料，形成於該溝槽內並且對該集極區與該基極區提供應力分量。
  13. 如申請專利範圍第12項所述之結構，其中該應力材料為設於該基極區之該本質基極層下面之半導體材料的壓縮應力材料。
  14. 如申請專利範圍第12項所述之結構，其中該應力材料 更包含已凹陷應力襯墊，位在該溝槽之側壁上，用以將應力引至該集極區。
  15. 如申請專利範圍第14項所述之結構，其中該應力材料更包括隆起之經摻雜半導體材料，形成於比該本質基極層更高處並且聯結至該本質基極層。
  16. 如申請專利範圍第15項所述之結構，其中該隆起之經摻雜半導體材料包括一層未摻雜半導體材料、位在該未摻雜材料上之經摻雜半導體材料、以及位在該經摻雜半導體材料上之未摻雜半導體層。
  17. 如申請專利範圍第16項所述之結構，其更包含與該射極區接觸之矽化物接觸區。
  18. 一種方法，其包含：形成基材材料之集極區；在該集極區上面形成基極區；在該基極區上面形成射極區；於該基材中形成圖繞該基極區與該集極區的溝槽；以及於該溝槽內形成半導體材料之應力材料，並且該應力材料對該集極區與該基極區提供應力分量。
  19. 如申請專利範圍第18項所述之方法，其中該應力材料於外質基極與本質基極之間形成聯結。
  20. 如申請專利範圍第18項所述之方法，其中設於該溝槽內之氮化物間隔物防止該半導體材料在該集極區之一側邊出現磊晶膜生長。
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