JPS6030179A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6030179A JPS6030179A JP13797183A JP13797183A JPS6030179A JP S6030179 A JPS6030179 A JP S6030179A JP 13797183 A JP13797183 A JP 13797183A JP 13797183 A JP13797183 A JP 13797183A JP S6030179 A JPS6030179 A JP S6030179A
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- Japan
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- stress
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- 239000000758 substrate Substances 0.000 claims abstract description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
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- Pressure Sensors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置に関し、特にピエゾ効果による半導
体素子を含む半導体装置に関する。
体素子を含む半導体装置に関する。
ピエゾ効果とはすでによく仰られた現象であり、半導体
装置に於ては、ぺＶット聚面に形成された半導体素子に
応力がかかると、ピエゾ効果によって半導体素子の電気
的特性が変動する。
装置に於ては、ぺＶット聚面に形成された半導体素子に
応力がかかると、ピエゾ効果によって半導体素子の電気
的特性が変動する。
例えば、ペレット全ケースにマウントする場合、通常４
００℃以上の高温で処理する。従って、マウント後ペレ
ットとマウント材の熱膨張係数の差が原因でペレットに
反シが生ずる。
００℃以上の高温で処理する。従って、マウント後ペレ
ットとマウント材の熱膨張係数の差が原因でペレットに
反シが生ずる。
又、モールドケースに於いては、高温、高圧状態にして
樹脂成形を行うため、熱膨張係数の差等によシ同様にペ
レットに反シが生じる。この反シが主原因となりペレッ
ト表面に応力が加わる。
樹脂成形を行うため、熱膨張係数の差等によシ同様にペ
レットに反シが生じる。この反シが主原因となりペレッ
ト表面に応力が加わる。
この応力は、ベレン）ｆｆ面では表面に対して水平方向
の圧縮及び引張シ応力が支配的である。このように、ペ
レット全ケースに組み込んだことによシ、ペレット表面
に応力が加わシ、その結果ペレット表面に形成した半導
体素子の電気的特性に変化が生じる。この変化は例えば
トランジスタのｈｆｅで数チ、拡散抵抗の抵抗値でも数
多程度変化する。
の圧縮及び引張シ応力が支配的である。このように、ペ
レット全ケースに組み込んだことによシ、ペレット表面
に応力が加わシ、その結果ペレット表面に形成した半導
体素子の電気的特性に変化が生じる。この変化は例えば
トランジスタのｈｆｅで数チ、拡散抵抗の抵抗値でも数
多程度変化する。
また、応力の力作わり方はべＶシト上で一様でない為、
半導体素子のレイアウト位置によシその変化量に差があ
る。従って、抵抗値の変化や素子間のミスマツチの発生
原因となる。このような現象は抵抗の絶対値精度が要求
される半導体装置又は、素子間のマツチング？要求され
る半導体装置に於いて重大な問題となる。
半導体素子のレイアウト位置によシその変化量に差があ
る。従って、抵抗値の変化や素子間のミスマツチの発生
原因となる。このような現象は抵抗の絶対値精度が要求
される半導体装置又は、素子間のマツチング？要求され
る半導体装置に於いて重大な問題となる。
抵抗の絶対値精度が要求される半導体装置に於いては、
通常、ウェーハ上で、トリミングによ）その値を調整す
るため、組立後その抵抗値が応力の変化により変化すれ
ばトリミングによる微調整は全く無意味なものとなって
しまう。
通常、ウェーハ上で、トリミングによ）その値を調整す
るため、組立後その抵抗値が応力の変化により変化すれ
ばトリミングによる微調整は全く無意味なものとなって
しまう。
又、素子間のマツチングが強く要求される、例えば、高
精度演算増幅器、Ｄ／Ａ、Ａ／Ｄ変換器に於いては、ピ
エゾ効果によるミスマツチは直接その精度に影響する。
精度演算増幅器、Ｄ／Ａ、Ａ／Ｄ変換器に於いては、ピ
エゾ効果によるミスマツチは直接その精度に影響する。
従来、実施されているこれらの対策は、マツチング全必
要とす素子を接近して形成することばもとよシ、複数の
電子全対向配置としてピエゾ効果の影響を軽減するよう
なされている。
要とす素子を接近して形成することばもとよシ、複数の
電子全対向配置としてピエゾ効果の影響を軽減するよう
なされている。
しかしながら、通常素子間マツチングを必要とするとき
は、成る程度の素子の大きさ全必要とするが、電子面積
が大きい場合に上記した軽減対策のみでは十分でなく、
又抵抗の絶対値精度を問題とする場合には、本質的にピ
エゾ効果が生じないような有効な手段が必要とされる。
は、成る程度の素子の大きさ全必要とするが、電子面積
が大きい場合に上記した軽減対策のみでは十分でなく、
又抵抗の絶対値精度を問題とする場合には、本質的にピ
エゾ効果が生じないような有効な手段が必要とされる。
第１図は従来のｎｐｎ ）ランジスタの一例の断面図で
ある。ｐ型牛導体基板ＮＣｆ１型埋込層２全形成し、さ
らにその上にｎ型エピタキシャル成長層３を形成し、ｐ
＋絶縁分離層４形成後、拡散によシエミッタ、ペース、
コレクタの各領域５，６゜７を形成し、絶縁膜８に開孔
しエミッタ、ベース、コレクタ領域に電極９． １０．
１ｌｔ−形成することによシ製造される。
ある。ｐ型牛導体基板ＮＣｆ１型埋込層２全形成し、さ
らにその上にｎ型エピタキシャル成長層３を形成し、ｐ
＋絶縁分離層４形成後、拡散によシエミッタ、ペース、
コレクタの各領域５，６゜７を形成し、絶縁膜８に開孔
しエミッタ、ベース、コレクタ領域に電極９． １０．
１ｌｔ−形成することによシ製造される。
このようにして作られたｎｐｎ ）ランジスタのべＶン
ト全ケースにマウントし、また樹脂成形金すると、ベレ
ットに応力１２が加わる。今矢印１２方向に応力が加わ
るとトランジスタの活性領域に直接応力が伝わシ、ピエ
ゾ効果による特性変動が生ずることとなシ、またこれが
原因となシ素子間のミスマツチを発生するという欠点が
あった。
ト全ケースにマウントし、また樹脂成形金すると、ベレ
ットに応力１２が加わる。今矢印１２方向に応力が加わ
るとトランジスタの活性領域に直接応力が伝わシ、ピエ
ゾ効果による特性変動が生ずることとなシ、またこれが
原因となシ素子間のミスマツチを発生するという欠点が
あった。
本発明の目的は、以上の問題点全除去し、高イ〃度で、
かつ素子間のミスマツチの発生しない半導体装置全提供
することにある。
かつ素子間のミスマツチの発生しない半導体装置全提供
することにある。
本発明の半導体装置は、半導体基板上に形成された半導
体素子と、該半導体素子の近傍に設けられた溝とを含ん
で構成される。
体素子と、該半導体素子の近傍に設けられた溝とを含ん
で構成される。
次に、本発明の実施例について、図面全参照して説明す
る。
る。
第２図は本発明の一実施例の断面図である。
第２図に示すように、ｐ型半導体基板１にｎ型埋込層２
が形成されており、埋込層の上には電子形成領域のｎ型
のエピタキシャル層３が配置され、エピタキシャル層３
はｐ＋の絶縁分離層２４で他の領域と分離されている。
が形成されており、埋込層の上には電子形成領域のｎ型
のエピタキシャル層３が配置され、エピタキシャル層３
はｐ＋の絶縁分離層２４で他の領域と分離されている。
分離されたエピタキシャル層３にはｎ＋のエミッタ領域
５． ｐ＋のベース領域６．ｎ＋のコレクタコンタクト
領域７が形成され、絶縁膜８に開口が設けられ前記領域
に電１侃９，１０．１１が設けられ、ｎｐｎ）ランジス
タ全形成している。
５． ｐ＋のベース領域６．ｎ＋のコレクタコンタクト
領域７が形成され、絶縁膜８に開口が設けられ前記領域
に電１侃９，１０．１１が設けられ、ｎｐｎ）ランジス
タ全形成している。
本−実施例では前記ｎｐｎ ）ランジスタの両側にエピ
タキシャル層の底部に達するＶ型の溝３０゜３１が形成
されている。この溝は従来の宿造のｎｐｎ ）ランジス
タの製造プロセスでエピタキシャル成長後にエツチング
技術で容易に形成できる。
タキシャル層の底部に達するＶ型の溝３０゜３１が形成
されている。この溝は従来の宿造のｎｐｎ ）ランジス
タの製造プロセスでエピタキシャル成長後にエツチング
技術で容易に形成できる。
上記のように製造されたトランジスタに、第２図に示す
ように応力１２が矢印方向に加わった場合、その応力は
溝の存在によシ直接にトランジスタの活性領域に伝わら
ない。従ってトランジスタの活性領域は応力による力を
受けに＜＜、発生するピエゾ効果も小さくなる。
ように応力１２が矢印方向に加わった場合、その応力は
溝の存在によシ直接にトランジスタの活性領域に伝わら
ない。従ってトランジスタの活性領域は応力による力を
受けに＜＜、発生するピエゾ効果も小さくなる。
なお本実施例ではｎｐｎ）ランジスタの両側に溝を設け
たが応力を減小させるためには、なるべく素子全敗シ囲
むことが望ましい。又長手方向の応力が大きいことを考
え合せるとなるべくこの方向に設けることが効果的であ
る。
たが応力を減小させるためには、なるべく素子全敗シ囲
むことが望ましい。又長手方向の応力が大きいことを考
え合せるとなるべくこの方向に設けることが効果的であ
る。
また溝の形は各積形が考えられるが何れの形でもほぼ同
様な効果が得られる。また溝の深さはエピタキシャル層
の厚さ程度設ければ十分効果を発揮することができる。
様な効果が得られる。また溝の深さはエピタキシャル層
の厚さ程度設ければ十分効果を発揮することができる。
また半導体素子からの配線は平坦面に設けることが望ま
しいが、溝の形を調整することにより溝部に設けること
もできる。
しいが、溝の形を調整することにより溝部に設けること
もできる。
なお本実施例のペレソ）ｋ通常の方法の４００℃以上の
高温でケースにマウントし、組立てた後と前のｈｆｅ
”ｋ測定したところ従来のペレットでは故チの変動が認
められたが本実施例のペレットでは殆んど変動が認めら
れなかった。また別の抵抗を形成したべＶットで同様に
溝を設はマウント、組立て後その前後の抵抗値の変動を
観察したところ変動は大きく改良されていることが確認
でき、また集積回路に於ける特性のミスマツチも大幅に
改善することができた。
高温でケースにマウントし、組立てた後と前のｈｆｅ
”ｋ測定したところ従来のペレットでは故チの変動が認
められたが本実施例のペレットでは殆んど変動が認めら
れなかった。また別の抵抗を形成したべＶットで同様に
溝を設はマウント、組立て後その前後の抵抗値の変動を
観察したところ変動は大きく改良されていることが確認
でき、また集積回路に於ける特性のミスマツチも大幅に
改善することができた。
以上説明したように、本発明によれば組立後もペレット
の初期特性を保持し、ミスマツチの発生しない高精度の
半導体集積回路装置が容易に得られる。
の初期特性を保持し、ミスマツチの発生しない高精度の
半導体集積回路装置が容易に得られる。
第１図は従来の半導体電子の断面図、第２図は本発明の
一実施例の断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・ｎ型埋
込層、３・・・・・・ｎ型エピタキシャル層、４・・・
・・・ｐ型絶縁分離層、５・・・・・・エミッタ領域、
６・・・・・・ペース領域、７・・・・・・コレクタコ
ンタクト領域、８・・・・・・絶縁酸化膜、９・・・・
・・エミッタ電極、１０・・・・・・ペースｉｉ％１１
・・・・・・コレクタ電極、１２・・・・・・応力の加
わる方向、２４・・・・・・ｐ型絶縁分離層、３０．３
１・・・・・・溝。
一実施例の断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・ｎ型埋
込層、３・・・・・・ｎ型エピタキシャル層、４・・・
・・・ｐ型絶縁分離層、５・・・・・・エミッタ領域、
６・・・・・・ペース領域、７・・・・・・コレクタコ
ンタクト領域、８・・・・・・絶縁酸化膜、９・・・・
・・エミッタ電極、１０・・・・・・ペースｉｉ％１１
・・・・・・コレクタ電極、１２・・・・・・応力の加
わる方向、２４・・・・・・ｐ型絶縁分離層、３０．３
１・・・・・・溝。
Claims (1)
- 半導体基板上に形成された半導体素子と、該半導体素子
の近傍に設けられた溝とを含むことｔ−特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13797183A JPS6030179A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13797183A JPS6030179A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030179A true JPS6030179A (ja) | 1985-02-15 |
Family
ID=15211018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13797183A Pending JPS6030179A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030179A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8110890B2 (en) * | 2007-06-05 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| CN107546264A (zh) * | 2016-06-29 | 2018-01-05 | 格罗方德半导体公司 | 具有应力分量的异质接面双极晶体管 |
-
1983
- 1983-07-28 JP JP13797183A patent/JPS6030179A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8110890B2 (en) * | 2007-06-05 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| US9224606B2 (en) | 2007-06-05 | 2015-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| US9673082B2 (en) | 2007-06-05 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| US10269616B2 (en) | 2007-06-05 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| CN107546264A (zh) * | 2016-06-29 | 2018-01-05 | 格罗方德半导体公司 | 具有应力分量的异质接面双极晶体管 |
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