JP2003068751A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 自己整合型バイポーラトランジスタを含む半
導体装置のエミッタ・ベース接合耐圧を向上させ、等方
性ドライエッチングによってベース層に与えるダメージ
等が解消できる半導体装置の製造方法を提供する。 【解決手段】 本製造方法は、シリコン基板１に真性ベ
ース８とエミッタ１４とが自己整合的に形成された半導
体装置を製造する。本製造方法では、真性ベース８及び
エミッタ１４の形成領域を含むシリコン基板１上に第１
ポリシリコン層３及び第１窒化シリコン層４を形成し、
シリコン層３及び４を選択的に除去して真性ベース８及
びエミッタ１４の形成領域上に開口５を形成し、開口５
内に露出するシリコン基板１表面に等方性ドライエッチ
ング及びウエットエッチングを順次に施して凹部を形成
し、凹部に不純物を導入して真性ベース８を形成し、真
性ベース８の表面に別の不純物を導入して、真性ベース
８表面の一部をエミッタ１４に形成する。
導体装置のエミッタ・ベース接合耐圧を向上させ、等方
性ドライエッチングによってベース層に与えるダメージ
等が解消できる半導体装置の製造方法を提供する。 【解決手段】 本製造方法は、シリコン基板１に真性ベ
ース８とエミッタ１４とが自己整合的に形成された半導
体装置を製造する。本製造方法では、真性ベース８及び
エミッタ１４の形成領域を含むシリコン基板１上に第１
ポリシリコン層３及び第１窒化シリコン層４を形成し、
シリコン層３及び４を選択的に除去して真性ベース８及
びエミッタ１４の形成領域上に開口５を形成し、開口５
内に露出するシリコン基板１表面に等方性ドライエッチ
ング及びウエットエッチングを順次に施して凹部を形成
し、凹部に不純物を導入して真性ベース８を形成し、真
性ベース８の表面に別の不純物を導入して、真性ベース
８表面の一部をエミッタ１４に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、自己整合型バイポーラトラン
ジスタを含む半導体装置、及びこのような半導体装置を
製造する製造方法に関する。
の製造方法に関し、特に、自己整合型バイポーラトラン
ジスタを含む半導体装置、及びこのような半導体装置を
製造する製造方法に関する。
【０００２】
【従来の技術】近年、バイポーラトランジスタを含む半
導体装置の高速化、高性能化が急速に進められており、
その実現のため、微細化により寄生容量及びベース抵抗
を低減し、且つ接合を浅くすることにより、キャリア走
行時間を短縮させる努力が払われている。その１つに、
自己整合的にエミッタ領域とベース領域とを分離させ、
周囲に形成されたベース引出し電極から不純物を導入し
てベース領域外周に外部ベースを形成する自己整合型バ
イポーラトランジスタの製造技術がある。
導体装置の高速化、高性能化が急速に進められており、
その実現のため、微細化により寄生容量及びベース抵抗
を低減し、且つ接合を浅くすることにより、キャリア走
行時間を短縮させる努力が払われている。その１つに、
自己整合的にエミッタ領域とベース領域とを分離させ、
周囲に形成されたベース引出し電極から不純物を導入し
てベース領域外周に外部ベースを形成する自己整合型バ
イポーラトランジスタの製造技術がある。
【０００３】上記自己整合型バイポーラトランジスタで
は、良好な遮断周波数（ｆT）や高い発振周波数（fma
x）等の高周波特性を得るために、実効エミッタ幅を狭
くすることが重要である。また、高信頼性と低エミッタ
抵抗とを得るため、エミッタに接続されるポリシリコン
層やこのポリシリコン層に接続されるエミッタ引出し電
極にボイドを形成しないようにする技術の開発が望まれ
る。
は、良好な遮断周波数（ｆT）や高い発振周波数（fma
x）等の高周波特性を得るために、実効エミッタ幅を狭
くすることが重要である。また、高信頼性と低エミッタ
抵抗とを得るため、エミッタに接続されるポリシリコン
層やこのポリシリコン層に接続されるエミッタ引出し電
極にボイドを形成しないようにする技術の開発が望まれ
る。
【０００４】例えば、自己整合型バイポーラトランジス
タをＬＣ発振器に使用する際に、エミッタ・ベース接合
には順バイアスと逆バイアスとが交互に印加されるの
で、良好な発振特性を得るためには、高いエミッタ・ベ
ース接合耐圧（BVebo）の実現が必要となる。また、自
己整合型バイポーラトランジスタを電圧制御発振器に使
用する際には、低周波雑音を低減することが必要であ
る。
タをＬＣ発振器に使用する際に、エミッタ・ベース接合
には順バイアスと逆バイアスとが交互に印加されるの
で、良好な発振特性を得るためには、高いエミッタ・ベ
ース接合耐圧（BVebo）の実現が必要となる。また、自
己整合型バイポーラトランジスタを電圧制御発振器に使
用する際には、低周波雑音を低減することが必要であ
る。
【０００５】図１４〜図１８は、上記従来の自己整合型
バイポーラトランジスタを含む半導体装置の製造方法
（第１従来技術）を示す断面図である。まず、図１４に
示すように、シリコン基板１０１上に、熱酸化プロセス
で第１酸化シリコン層１０２を形成した後、エミッタ１
１４及び真性ベース１０８の形成領域上の酸化シリコン
層１０２をフォトエッチングプロセスで選択的に除去す
る。次いで、ＣＶＤ法を用いて、第１酸化シリコン層１
０２上に第１ポリシリコン層１０３を形成した後、イオ
ン注入法によって第１ポリシリコン層１０３にボロンを
導入する。
バイポーラトランジスタを含む半導体装置の製造方法
（第１従来技術）を示す断面図である。まず、図１４に
示すように、シリコン基板１０１上に、熱酸化プロセス
で第１酸化シリコン層１０２を形成した後、エミッタ１
１４及び真性ベース１０８の形成領域上の酸化シリコン
層１０２をフォトエッチングプロセスで選択的に除去す
る。次いで、ＣＶＤ法を用いて、第１酸化シリコン層１
０２上に第１ポリシリコン層１０３を形成した後、イオ
ン注入法によって第１ポリシリコン層１０３にボロンを
導入する。
【０００６】続いて、フォトエッチングプロセスで第１
ポリシリコン層１０３を選択的に除去した後に、第１ポ
リシリコン層１０３上、及び第１ポリシリコン層１０３
が除去されて露出した第１酸化シリコン層１０２上の双
方に、ＣＶＤ法によって第１窒化シリコン層１０４を形
成する。引き続き、ベース形成領域上におけるグラフト
ベース１０９の形成領域に対面する箇所を除く第１ポリ
シリコン層１０３及び窒化シリコン層１０４をフォトエ
ッチングプロセスで選択的に除去し、開口１０５を形成
する。
ポリシリコン層１０３を選択的に除去した後に、第１ポ
リシリコン層１０３上、及び第１ポリシリコン層１０３
が除去されて露出した第１酸化シリコン層１０２上の双
方に、ＣＶＤ法によって第１窒化シリコン層１０４を形
成する。引き続き、ベース形成領域上におけるグラフト
ベース１０９の形成領域に対面する箇所を除く第１ポリ
シリコン層１０３及び窒化シリコン層１０４をフォトエ
ッチングプロセスで選択的に除去し、開口１０５を形成
する。
【０００７】次いで、熱酸化プロセスで、開口１０５内
の側壁部及び底部に、拡散形成補助膜となる第２酸化シ
リコン層１０６を形成する。続いて、イオン注入法で、
第２酸化シリコン層１０６の底部からシリコン基板１０
１中にボロンを導入し、真性ベース１０８を形成する。
更に、ＣＶＤ法で、開口１０５内に第２窒化シリコン層
１０７を形成してから、開口１０５内及び窒化シリコン
層１０４上に第２ポリシリコン層１１０を形成する。
の側壁部及び底部に、拡散形成補助膜となる第２酸化シ
リコン層１０６を形成する。続いて、イオン注入法で、
第２酸化シリコン層１０６の底部からシリコン基板１０
１中にボロンを導入し、真性ベース１０８を形成する。
更に、ＣＶＤ法で、開口１０５内に第２窒化シリコン層
１０７を形成してから、開口１０５内及び窒化シリコン
層１０４上に第２ポリシリコン層１１０を形成する。
【０００８】次いで、図１５に示すように、第２ポリシ
リコン層１１０を異方性ドライエッチングで除去して、
開口１０５内の第２窒化シリコン層１０７上に第１側壁
ポリシリコン層１１０aを残す。異方性ドライエッチン
グは、エッチングレートがポリシリコン層に対して速
く、窒化シリコン層に対しては遅くなるようなガス条件
に設定した上で、反応性イオンを使用して行われる。ガ
ス条件は、例えば、Cl2の流量を５〜５０sccm、HBrの流
量を１０〜１００sccm、Heの流量を１〜１０sccmとす
る。
リコン層１１０を異方性ドライエッチングで除去して、
開口１０５内の第２窒化シリコン層１０７上に第１側壁
ポリシリコン層１１０aを残す。異方性ドライエッチン
グは、エッチングレートがポリシリコン層に対して速
く、窒化シリコン層に対しては遅くなるようなガス条件
に設定した上で、反応性イオンを使用して行われる。ガ
ス条件は、例えば、Cl2の流量を５〜５０sccm、HBrの流
量を１０〜１００sccm、Heの流量を１〜１０sccmとす
る。
【０００９】上記異方性ドライエッチングでは、開口１
０５内の第１側壁ポリシリコン層１１０ａで反射したイ
オンが、ポリシリコン層１１０ａの内周底部に集中する
ので、この内周底部でエッチング量が増大することによ
って溝１１１が生じる。この溝１１１は、第２窒化シリ
コン層１０７を突き抜けて第２酸化シリコン層１０６に
達する。ここで、第２窒化シリコン層１０７は、開口１
０５内に成膜されるポリシリコン層等にボイドが発生す
る不具合を抑えるために、膜厚化されて開口１０５のア
スペクト比を小さくしている。しかし、異方性ドライエ
ッチング時に溝１１１が形成されるので、厚膜の第２窒
化シリコン層１０７に対して充分なオーバーエッチング
を施すことができなくなっている。
０５内の第１側壁ポリシリコン層１１０ａで反射したイ
オンが、ポリシリコン層１１０ａの内周底部に集中する
ので、この内周底部でエッチング量が増大することによ
って溝１１１が生じる。この溝１１１は、第２窒化シリ
コン層１０７を突き抜けて第２酸化シリコン層１０６に
達する。ここで、第２窒化シリコン層１０７は、開口１
０５内に成膜されるポリシリコン層等にボイドが発生す
る不具合を抑えるために、膜厚化されて開口１０５のア
スペクト比を小さくしている。しかし、異方性ドライエ
ッチング時に溝１１１が形成されるので、厚膜の第２窒
化シリコン層１０７に対して充分なオーバーエッチング
を施すことができなくなっている。
【００１０】続いて、図１６に示すように、第１側壁ポ
リシリコン層１１０aをマスクとして異方性ドライエッ
チングを行い、エミッタ１１４の形成領域上の第２窒化
シリコン層１０７を除去する。この異方性ドライエッチ
ングでのエッチングレートやガス条件は、窒化シリコン
層に対して速く、酸化シリコン層に対して遅くなるよう
に設定する。例えば、SF6の流量を４０〜２００sccm、H
eの流量を５０〜２５０sccmとし、反応性イオンを使っ
てエッチングする。上記異方性ドライエッチングでは、
溝１１１の掘り込みが更に進み、第２酸化シリコン層１
０６を突き抜けて真性ベース１０８に達するような深い
溝１１１aが形成される。
リシリコン層１１０aをマスクとして異方性ドライエッ
チングを行い、エミッタ１１４の形成領域上の第２窒化
シリコン層１０７を除去する。この異方性ドライエッチ
ングでのエッチングレートやガス条件は、窒化シリコン
層に対して速く、酸化シリコン層に対して遅くなるよう
に設定する。例えば、SF6の流量を４０〜２００sccm、H
eの流量を５０〜２５０sccmとし、反応性イオンを使っ
てエッチングする。上記異方性ドライエッチングでは、
溝１１１の掘り込みが更に進み、第２酸化シリコン層１
０６を突き抜けて真性ベース１０８に達するような深い
溝１１１aが形成される。
【００１１】次いで、HF、HNO3及びCH3COOHの混合液等
を用いたウエットエッチングによって、開口１０５内の
第１側壁ポリシリコン層１１０aを除去する。この際
に、真性ベース１０８に達している溝１１１aは更に深
くなる。
を用いたウエットエッチングによって、開口１０５内の
第１側壁ポリシリコン層１１０aを除去する。この際
に、真性ベース１０８に達している溝１１１aは更に深
くなる。
【００１２】続いて、図１７に示すように、エミッタ１
１４の形成領域上の第２酸化シリコン層１０６を、フッ
酸系の液等を用いたウエットエッチングで除去する。引
き続き、真性ベース１０８表面の自然酸化膜をフッ酸系
の液体で除去した後、チャンバ内にSiH4等のガスを流入
させつつ、第２ポリシリコン層１１３を成膜する。更
に、イオン注入法によって、第２ポリシリコン層１１３
内にヒ素を導入する。
１４の形成領域上の第２酸化シリコン層１０６を、フッ
酸系の液等を用いたウエットエッチングで除去する。引
き続き、真性ベース１０８表面の自然酸化膜をフッ酸系
の液体で除去した後、チャンバ内にSiH4等のガスを流入
させつつ、第２ポリシリコン層１１３を成膜する。更
に、イオン注入法によって、第２ポリシリコン層１１３
内にヒ素を導入する。
【００１３】次いで、第３ポリシリコン層１１３中のヒ
素を固相拡散で真性ベース１０８内に拡散させるエミッ
タ押込み処理で、エミッタ１１４を形成する。この際
に、第３ポリシリコン層１１３が埋め込まれた溝１１１
aが、真性ベース１０８を突き抜けることはない。但
し、製造工程のばらつきで、溝１１１aが、真性ベース
１０８の拡散層を突き抜けて、コレクタとなるシリコン
基板１０１内に拡散する場合もある。続いて、第２ポリ
シリコン層１１３の不要な部分を除去する。
素を固相拡散で真性ベース１０８内に拡散させるエミッ
タ押込み処理で、エミッタ１１４を形成する。この際
に、第３ポリシリコン層１１３が埋め込まれた溝１１１
aが、真性ベース１０８を突き抜けることはない。但
し、製造工程のばらつきで、溝１１１aが、真性ベース
１０８の拡散層を突き抜けて、コレクタとなるシリコン
基板１０１内に拡散する場合もある。続いて、第２ポリ
シリコン層１１３の不要な部分を除去する。
【００１４】引き続き、図１８に示すように、第１窒化
シリコン層１０４及び第２ポリシリコン層１１３上に第
１絶縁層１１５を形成する。更に、第２ポリシリコン層
１１３上の第１絶縁層１１５を除去して、エミッタバリ
アメタル１１９及びエミッタ引出し電極１２０を順次に
形成する。
シリコン層１０４及び第２ポリシリコン層１１３上に第
１絶縁層１１５を形成する。更に、第２ポリシリコン層
１１３上の第１絶縁層１１５を除去して、エミッタバリ
アメタル１１９及びエミッタ引出し電極１２０を順次に
形成する。
【００１５】続いて、エミッタ引出し電極１２０上に、
円筒状のエミッタバリアメタル１１９の外周サイズより
大きい外周サイズのエミッタ電極１２１を形成する。同
様に、ベースバリアメタル１１６、ベース引出し電極１
１７及びベース電極１１８、並びに、コレクタバリアメ
タル１２２、コレクタ引出し電極１２３及びコレクタ電
極１２４など、ベース及びコレクタの電極関連を形成
し、バイポーラトランジスタの製造工程を終了する。
円筒状のエミッタバリアメタル１１９の外周サイズより
大きい外周サイズのエミッタ電極１２１を形成する。同
様に、ベースバリアメタル１１６、ベース引出し電極１
１７及びベース電極１１８、並びに、コレクタバリアメ
タル１２２、コレクタ引出し電極１２３及びコレクタ電
極１２４など、ベース及びコレクタの電極関連を形成
し、バイポーラトランジスタの製造工程を終了する。
【００１６】
【発明が解決しようとする課題】上記第１従来技術で
は、溝１１１bが真性ベース１０８を突き抜けると、コ
レクタ・エミッタ間で短絡障害が発生して、正常なデバ
イス動作が得られなくなる。溝１１１bが真性ベース１
０８を突き抜けない場合でも、平坦状に形成された真性
ベース１０８上にエミッタ１１４が形成されるので、グ
ラフトベース１０９とエミッタ１１４との間の距離をあ
まり大きくすることができない。この場合に、エミッタ
・ベース接合耐圧（BVebo）が例えば１．８Vのように低
くなる問題が発生する。
は、溝１１１bが真性ベース１０８を突き抜けると、コ
レクタ・エミッタ間で短絡障害が発生して、正常なデバ
イス動作が得られなくなる。溝１１１bが真性ベース１
０８を突き抜けない場合でも、平坦状に形成された真性
ベース１０８上にエミッタ１１４が形成されるので、グ
ラフトベース１０９とエミッタ１１４との間の距離をあ
まり大きくすることができない。この場合に、エミッタ
・ベース接合耐圧（BVebo）が例えば１．８Vのように低
くなる問題が発生する。
【００１７】半導体装置の別の製造方法（第２従来技
術）が、特開平２-２２８２７号公報、及び、K.Ehinger
et. al.”NARROW BF２ IMPLANTED BASES FOR 35GHz/24
ps HIGH-SPEED Si BIPOLAR TECHNOLOGY”，IEDM91 Tec
hnical Digest, pp. 459-462に夫々記載されている。こ
れらの従来技術では、自己整合型バイポーラトランジス
タを製造する際に、開口のエピタキシャルベース層を等
方性ドライエッチングでエッチングするが、良好なエミ
ッタ・ベース接合耐圧が得られないという、第１従来技
術と同様の問題を含んでいる。
術）が、特開平２-２２８２７号公報、及び、K.Ehinger
et. al.”NARROW BF２ IMPLANTED BASES FOR 35GHz/24
ps HIGH-SPEED Si BIPOLAR TECHNOLOGY”，IEDM91 Tec
hnical Digest, pp. 459-462に夫々記載されている。こ
れらの従来技術では、自己整合型バイポーラトランジス
タを製造する際に、開口のエピタキシャルベース層を等
方性ドライエッチングでエッチングするが、良好なエミ
ッタ・ベース接合耐圧が得られないという、第１従来技
術と同様の問題を含んでいる。
【００１８】また、第２従来技術と同様の第３従来技術
が、特開平７-３０７３４７号公報に記載されている。
この公報には、自己整合型バイポーラトランジスタを製
造する際に、開口を有するエピタキシャルベース層を、
等方性ドライエッチングで３〜９nmエッチング除去する
技術が記載される。この技術では、異方性ドライエッチ
ングに比してベース層に与えるダメージ（損傷）を軽減
できるものの、等方性ドライエッチング時に発生するプ
ラズマや電子がベース層に与えるダメージに起因して、
キャリアの生成再結合に関連する結晶欠陥が生じ、低周
波雑音が増大するという問題を生じる。
が、特開平７-３０７３４７号公報に記載されている。
この公報には、自己整合型バイポーラトランジスタを製
造する際に、開口を有するエピタキシャルベース層を、
等方性ドライエッチングで３〜９nmエッチング除去する
技術が記載される。この技術では、異方性ドライエッチ
ングに比してベース層に与えるダメージ（損傷）を軽減
できるものの、等方性ドライエッチング時に発生するプ
ラズマや電子がベース層に与えるダメージに起因して、
キャリアの生成再結合に関連する結晶欠陥が生じ、低周
波雑音が増大するという問題を生じる。
【００１９】また、本発明者が知る先行技術として、特
願２０００-０７１１８１（未公開）がある。この未公
開技術でも、第２従来技術と同様、自己整合型バイポー
ラトランジスタを製造する際に、開口のエピタキシャル
ベース層を等方性ドライエッチングでエッチングしてい
る。この技術では、ベース・コレクタ間の容量の増大を
招くことなく静電気耐量を向上させる点では一応の効果
が得られるが、等方性ドライエッチングで生じるベース
上のダメージを除去することはできない。
願２０００-０７１１８１（未公開）がある。この未公
開技術でも、第２従来技術と同様、自己整合型バイポー
ラトランジスタを製造する際に、開口のエピタキシャル
ベース層を等方性ドライエッチングでエッチングしてい
る。この技術では、ベース・コレクタ間の容量の増大を
招くことなく静電気耐量を向上させる点では一応の効果
が得られるが、等方性ドライエッチングで生じるベース
上のダメージを除去することはできない。
【００２０】また、第４従来技術が、特開平９-１７２
０６４号公報に記載されている。この公報に記載の技術
では、トレンチを利用した縦型ＭＯＳＦＥＴ等の絶縁ゲ
ート型トランジスタを製造する際に、サイドウォールと
なる側壁を２回に分けて形成して２層構造としている。
更に、この側壁２層構造をマスクにして異方性ドライエ
ッチングすることにより、反応性イオンでシリコン基板
をエッチングしてトレンチを形成する。
０６４号公報に記載されている。この公報に記載の技術
では、トレンチを利用した縦型ＭＯＳＦＥＴ等の絶縁ゲ
ート型トランジスタを製造する際に、サイドウォールと
なる側壁を２回に分けて形成して２層構造としている。
更に、この側壁２層構造をマスクにして異方性ドライエ
ッチングすることにより、反応性イオンでシリコン基板
をエッチングしてトレンチを形成する。
【００２１】上記第４従来技術を自己整合型バイポーラ
トランジスタのエミッタ形成に採用すると、狭い実効エ
ミッタ幅を実現する上で一応の効果が得られる。しか
し、この技術では、異方性ドライエッチング時に、開口
内の側壁で反射したイオンが、開口底部の内周端に集中
するので、第１従来技術と同様の溝が生じてしまう。こ
のため、エッチング終了時には溝が真性ベースに達し、
この溝部分では、エミッタ押込み処理時にヒ素が拡散し
て、シリコン基板のコレクタ形成領域にまで達すること
がある。この場合には、コレクタ・エミッタ間で短絡障
害が発生し、正常なデバイス動作が得られないという不
具合を生じる。
トランジスタのエミッタ形成に採用すると、狭い実効エ
ミッタ幅を実現する上で一応の効果が得られる。しか
し、この技術では、異方性ドライエッチング時に、開口
内の側壁で反射したイオンが、開口底部の内周端に集中
するので、第１従来技術と同様の溝が生じてしまう。こ
のため、エッチング終了時には溝が真性ベースに達し、
この溝部分では、エミッタ押込み処理時にヒ素が拡散し
て、シリコン基板のコレクタ形成領域にまで達すること
がある。この場合には、コレクタ・エミッタ間で短絡障
害が発生し、正常なデバイス動作が得られないという不
具合を生じる。
【００２２】本発明は、上記に鑑み、自己整合型バイポ
ーラトランジスタを含む半導体装置のエミッタ・ベース
接合耐圧を向上させ、等方性ドライエッチングで発生す
るプラズマや電子がベース層にダメージを与える不具
合、或いは、キャリアの生成再結合に関連する結晶欠陥
発生に起因する低周波雑音の増大が解消できる半導体装
置の製造方法を提供することを目的とする。
ーラトランジスタを含む半導体装置のエミッタ・ベース
接合耐圧を向上させ、等方性ドライエッチングで発生す
るプラズマや電子がベース層にダメージを与える不具
合、或いは、キャリアの生成再結合に関連する結晶欠陥
発生に起因する低周波雑音の増大が解消できる半導体装
置の製造方法を提供することを目的とする。
【００２３】また、本発明は、コレクタ・エミッタ間で
の短絡障害の発生を確実に回避して良好なデバイス動作
を得ることができる半導体装置の製造方法を提供するこ
とを目的とする。本発明は更に、エミッタに導通するポ
リシリコン層等にボイドを発生させない構成の半導体装
置を提供することを目的とする。
の短絡障害の発生を確実に回避して良好なデバイス動作
を得ることができる半導体装置の製造方法を提供するこ
とを目的とする。本発明は更に、エミッタに導通するポ
リシリコン層等にボイドを発生させない構成の半導体装
置を提供することを目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、半導体基板
に真性ベースとエミッタとが自己整合的に形成された半
導体装置を製造する製造方法において、前記真性ベース
及びエミッタの形成領域を含む前記半導体基板上にシリ
コン層を形成し、前記シリコン層を選択的に除去して前
記真性ベース及びエミッタの形成領域上に開口を形成
し、前記開口内に露出する前記半導体基板の表面に等方
性ドライエッチング及びウエットエッチングを順次に施
して凹部を形成し、前記凹部に不純物を導入して真性ベ
ースを形成し、前記真性ベースの表面に別の不純物を導
入して、前記真性ベース表面の一部をエミッタに形成す
ることを特徴とする。
に、本発明に係る半導体装置の製造方法は、半導体基板
に真性ベースとエミッタとが自己整合的に形成された半
導体装置を製造する製造方法において、前記真性ベース
及びエミッタの形成領域を含む前記半導体基板上にシリ
コン層を形成し、前記シリコン層を選択的に除去して前
記真性ベース及びエミッタの形成領域上に開口を形成
し、前記開口内に露出する前記半導体基板の表面に等方
性ドライエッチング及びウエットエッチングを順次に施
して凹部を形成し、前記凹部に不純物を導入して真性ベ
ースを形成し、前記真性ベースの表面に別の不純物を導
入して、前記真性ベース表面の一部をエミッタに形成す
ることを特徴とする。
【００２５】本明細書で言う「自己整合的」とは、真性
ベースの形成用として設けた開口を利用することによ
り、該開口によって真性ベースに対するエミッタの形成
位置が自ずと規定されることを意味する。
ベースの形成用として設けた開口を利用することによ
り、該開口によって真性ベースに対するエミッタの形成
位置が自ずと規定されることを意味する。
【００２６】本発明に係る半導体装置の製造方法では、
等方性ドライエッチングによる真性ベース上のダメージ
を、これに続くウエットエッチングによって除去できる
ので、キャリアの生成再結合に関連する結晶欠陥を低減
し、低周波雑音を低く抑えることができる。また、順次
に行う等方性ドライエッチング及びウエットエッチング
によって、開口底部に位置する凹部を良好な凹曲面に形
成できる。これにより、中央部分が滑らかに窪んだ凹曲
面状の真性ベースの中央部分にエミッタが位置すること
になるので、例えば、真性ベースの外周に外部ベースを
形成する際に、真性ベースを平坦形状とする第１従来技
術に比して、円弧の分だけ外部ベースとエミッタとの間
の距離が長くできる。従って、真性ベースが平坦形状で
あれば外部ベース領域に近い真性ベース領域のコーナー
に集中し易い電流の流れを、凹曲面状の真性ベースの存
在によって緩和でき、また、円弧の分だけ外部ベースと
エミッタとの間の距離が長くなることでエミッタ・ベー
ス接合耐圧を向上させることができる。
等方性ドライエッチングによる真性ベース上のダメージ
を、これに続くウエットエッチングによって除去できる
ので、キャリアの生成再結合に関連する結晶欠陥を低減
し、低周波雑音を低く抑えることができる。また、順次
に行う等方性ドライエッチング及びウエットエッチング
によって、開口底部に位置する凹部を良好な凹曲面に形
成できる。これにより、中央部分が滑らかに窪んだ凹曲
面状の真性ベースの中央部分にエミッタが位置すること
になるので、例えば、真性ベースの外周に外部ベースを
形成する際に、真性ベースを平坦形状とする第１従来技
術に比して、円弧の分だけ外部ベースとエミッタとの間
の距離が長くできる。従って、真性ベースが平坦形状で
あれば外部ベース領域に近い真性ベース領域のコーナー
に集中し易い電流の流れを、凹曲面状の真性ベースの存
在によって緩和でき、また、円弧の分だけ外部ベースと
エミッタとの間の距離が長くなることでエミッタ・ベー
ス接合耐圧を向上させることができる。
【００２７】ここで、前記真性ベースの形成工程とエミ
ッタの形成工程との間に、ＣＶＤ法によって、前記開口
内に酸化シリコン層を形成する工程と、第１の異方性ド
ライエッチングによって、前記開口内の前記酸化シリコ
ン層をエッチングして第１の側壁酸化シリコン膜を形成
する工程と、前記第１の異方性ドライエッチング時に前
記凹部上の前記第１の側壁酸化シリコン膜に生じた溝を
段差緩和膜で埋め込む工程とを備えることが好ましい。
ッタの形成工程との間に、ＣＶＤ法によって、前記開口
内に酸化シリコン層を形成する工程と、第１の異方性ド
ライエッチングによって、前記開口内の前記酸化シリコ
ン層をエッチングして第１の側壁酸化シリコン膜を形成
する工程と、前記第１の異方性ドライエッチング時に前
記凹部上の前記第１の側壁酸化シリコン膜に生じた溝を
段差緩和膜で埋め込む工程とを備えることが好ましい。
【００２８】この場合、第１の異方性ドライエッチング
時に開口の側壁で反射し開口底部の内周端に集中するイ
オンにより、該内周端のエッチング量が増大して溝が形
成されても、溝内に段差緩和膜を形成して平坦化した状
態としてから、溝の影響を無くした一様なオーバーエッ
チングを実施することができる。段差緩和膜は、シリカ
を溝に塗布してからベークすることにより、容易に形成
することができる。
時に開口の側壁で反射し開口底部の内周端に集中するイ
オンにより、該内周端のエッチング量が増大して溝が形
成されても、溝内に段差緩和膜を形成して平坦化した状
態としてから、溝の影響を無くした一様なオーバーエッ
チングを実施することができる。段差緩和膜は、シリカ
を溝に塗布してからベークすることにより、容易に形成
することができる。
【００２９】また、前記段差緩和膜を埋め込む工程に後
続して、第２の異方性ドライエッチングによって、前記
段差緩和膜を除去し、且つ前記開口内の前記第１の側壁
酸化シリコン膜を第２の側壁酸化シリコン膜に形成する
工程と、前記第２の側壁酸化シリコン膜をマスクにした
第３の異方性ドライエッチング及びウエットエッチング
を順次に行って、前記エミッタの形成領域を前記開口内
に露出させ、且つ前記第２の側壁酸化シリコン膜の一部
を残存させて前記側壁部及び底部の連結部分をなだらか
にする工程とを備えることも好ましい態様である。
続して、第２の異方性ドライエッチングによって、前記
段差緩和膜を除去し、且つ前記開口内の前記第１の側壁
酸化シリコン膜を第２の側壁酸化シリコン膜に形成する
工程と、前記第２の側壁酸化シリコン膜をマスクにした
第３の異方性ドライエッチング及びウエットエッチング
を順次に行って、前記エミッタの形成領域を前記開口内
に露出させ、且つ前記第２の側壁酸化シリコン膜の一部
を残存させて前記側壁部及び底部の連結部分をなだらか
にする工程とを備えることも好ましい態様である。
【００３０】この場合、残存する第２の側壁酸化シリコ
ン膜によって側壁部及び底部の連結部分がなだらかにな
るので、最終的にエミッタ幅を決定する部分の開口をよ
り小さくし、実効エミッタ幅を最小にすることができ
る。これにより、真性ベースの外周に外部ベースを形成
する際に、外部ベース及びエミッタ間の距離を充分に確
保することができ、エミッタ・ベース接合耐圧を充分に
高めることができる。更に、残存する第２の側壁酸化シ
リコン膜で開口内の角部がなだらかにされることで、角
部に起因して開口内のポリシリコン層等に発生し易いボ
イドを抑えることができる。
ン膜によって側壁部及び底部の連結部分がなだらかにな
るので、最終的にエミッタ幅を決定する部分の開口をよ
り小さくし、実効エミッタ幅を最小にすることができ
る。これにより、真性ベースの外周に外部ベースを形成
する際に、外部ベース及びエミッタ間の距離を充分に確
保することができ、エミッタ・ベース接合耐圧を充分に
高めることができる。更に、残存する第２の側壁酸化シ
リコン膜で開口内の角部がなだらかにされることで、角
部に起因して開口内のポリシリコン層等に発生し易いボ
イドを抑えることができる。
【００３１】また、前記第２の側壁酸化シリコン膜の形
成工程に後続して、前記第２の側壁酸化シリコン膜上に
第３の側壁酸化シリコン膜を形成する工程を有し、前記
第３の異方性ドライエッチング及びウエットエッチング
工程では、前記第２の側壁酸化シリコン膜に加えて前記
第３の側壁酸化シリコン膜をマスクにしてエッチングす
ることも好ましい態様である。この場合、開口側壁に二
重に形成した酸化シリコン膜をマスクにすることによっ
て、実効エミッタ幅をより狭くすることができるので、
エミッタ・ベース接合耐圧の更なる向上が可能になる。
成工程に後続して、前記第２の側壁酸化シリコン膜上に
第３の側壁酸化シリコン膜を形成する工程を有し、前記
第３の異方性ドライエッチング及びウエットエッチング
工程では、前記第２の側壁酸化シリコン膜に加えて前記
第３の側壁酸化シリコン膜をマスクにしてエッチングす
ることも好ましい態様である。この場合、開口側壁に二
重に形成した酸化シリコン膜をマスクにすることによっ
て、実効エミッタ幅をより狭くすることができるので、
エミッタ・ベース接合耐圧の更なる向上が可能になる。
【００３２】本発明に係る半導体装置は、半導体基板に
真性ベースとエミッタとが自己整合的に形成された半導
体装置において、前記半導体基板上に形成されたシリコ
ン層と、前記シリコン層を選択的に除去して前記真性ベ
ース及びエミッタの形成領域上に形成された開口と、前
記開口内の側壁部及び底部の連結部分に残存する側壁酸
化シリコン膜とを備えることを特徴とする。
真性ベースとエミッタとが自己整合的に形成された半導
体装置において、前記半導体基板上に形成されたシリコ
ン層と、前記シリコン層を選択的に除去して前記真性ベ
ース及びエミッタの形成領域上に形成された開口と、前
記開口内の側壁部及び底部の連結部分に残存する側壁酸
化シリコン膜とを備えることを特徴とする。
【００３３】本発明に係る半導体装置では、開口内の側
壁部及び底部の連結部分に側壁酸化シリコン膜が残存す
るので、エミッタに電気的に接続するポリシリコン層を
開口内に成膜する際に、従来型の開口内の側壁部及び底
部の連結部分に存在していた角部に起因するボイドの発
生を抑制することができる。
壁部及び底部の連結部分に側壁酸化シリコン膜が残存す
るので、エミッタに電気的に接続するポリシリコン層を
開口内に成膜する際に、従来型の開口内の側壁部及び底
部の連結部分に存在していた角部に起因するボイドの発
生を抑制することができる。
【００３４】
【発明の実施の形態】以下、図面を参照し、本発明に係
る実施形態例に基づいて本発明を更に詳細に説明する。
図１は本発明に係る一実施形態例の半導体装置を示す断
面図である。本半導体装置は、シリコン基板１を有して
おり、シリコン基板１上には、第１酸化シリコン層２、
第１ポリシリコン層３、第１窒化シリコン層４、及び第
１絶縁層１５がこの順に形成されている。
る実施形態例に基づいて本発明を更に詳細に説明する。
図１は本発明に係る一実施形態例の半導体装置を示す断
面図である。本半導体装置は、シリコン基板１を有して
おり、シリコン基板１上には、第１酸化シリコン層２、
第１ポリシリコン層３、第１窒化シリコン層４、及び第
１絶縁層１５がこの順に形成されている。
【００３５】装置中央部には、真性ベース８及びエミッ
タ１４がこの順に形成され、エミッタ１４上に、第２酸
化シリコン層６及び第２窒化シリコン層７が順次に形成
される。真性ベース８の外周には、グラフトベース（外
部ベース）９が形成される。第２窒化シリコン層７で囲
まれた開口５内及びその上方には、第２ポリシリコン層
１３が埋込み形成される。第２ポリシリコン層１３上に
は、エミッタバリアメタル１９を介してエミッタ引出し
電極２０が形成され、エミッタ引出し電極２０上にはエ
ミッタ電極２１が形成される。
タ１４がこの順に形成され、エミッタ１４上に、第２酸
化シリコン層６及び第２窒化シリコン層７が順次に形成
される。真性ベース８の外周には、グラフトベース（外
部ベース）９が形成される。第２窒化シリコン層７で囲
まれた開口５内及びその上方には、第２ポリシリコン層
１３が埋込み形成される。第２ポリシリコン層１３上に
は、エミッタバリアメタル１９を介してエミッタ引出し
電極２０が形成され、エミッタ引出し電極２０上にはエ
ミッタ電極２１が形成される。
【００３６】半導体基板１上の一側には、一端が第１ポ
リシリコン層３に接続されたベースバリアメタル１６が
第１絶縁層１５及び第１窒化シリコン層４を貫通するコ
ンタクトホールとして形成されている。ベースバリアメ
タル１６内にはベース引出し電極１７が埋め込まれ、ベ
ース引出し電極１７の他端にはベース電極１８が接続さ
れる。
リシリコン層３に接続されたベースバリアメタル１６が
第１絶縁層１５及び第１窒化シリコン層４を貫通するコ
ンタクトホールとして形成されている。ベースバリアメ
タル１６内にはベース引出し電極１７が埋め込まれ、ベ
ース引出し電極１７の他端にはベース電極１８が接続さ
れる。
【００３７】半導体基板１上の他側には、一端がシリコ
ン基板１に接続されたコレクタバリアメタル２２が第１
絶縁層１５、第１窒化シリコン層４及び第１酸化シリコ
ン層２を貫通するコンタクトホールとして形成される。
コレクタバリアメタル２２内にはコレクタ引出し電極２
３が埋め込まれ、コレクタ引出し電極２３の他端にはコ
レクタ電極２４が接続される。
ン基板１に接続されたコレクタバリアメタル２２が第１
絶縁層１５、第１窒化シリコン層４及び第１酸化シリコ
ン層２を貫通するコンタクトホールとして形成される。
コレクタバリアメタル２２内にはコレクタ引出し電極２
３が埋め込まれ、コレクタ引出し電極２３の他端にはコ
レクタ電極２４が接続される。
【００３８】次に、上記半導体装置を製造する製造方法
の第１実施形態例について説明する。図２は本実施形態
例の製造方法を示す断面図である。まず、リン不純物濃
度が２.０×１０17個cm-3のシリコン基板１を準備し、
このシリコン基板１上に、熱酸化プロセスによって第１
酸化シリコン層２を形成する。次いで、エミッタ及びベ
ースの形成領域上の酸化シリコン層２を、通常のフォト
エッチングプロセスで選択的に除去する。
の第１実施形態例について説明する。図２は本実施形態
例の製造方法を示す断面図である。まず、リン不純物濃
度が２.０×１０17個cm-3のシリコン基板１を準備し、
このシリコン基板１上に、熱酸化プロセスによって第１
酸化シリコン層２を形成する。次いで、エミッタ及びベ
ースの形成領域上の酸化シリコン層２を、通常のフォト
エッチングプロセスで選択的に除去する。
【００３９】続いて、ＣＶＤ法で、第１酸化シリコン層
２上に第１ポリシリコン層３を形成した後に、イオン注
入法で、第１ポリシリコン層３にボロンを導入する。イ
オン注入法での条件は、例えば、加速エネルギーを１０
〜２０keV、ドーズ量を１×１０15〜８×１０15個cm-2
とする。
２上に第１ポリシリコン層３を形成した後に、イオン注
入法で、第１ポリシリコン層３にボロンを導入する。イ
オン注入法での条件は、例えば、加速エネルギーを１０
〜２０keV、ドーズ量を１×１０15〜８×１０15個cm-2
とする。
【００４０】次いで、図１のコレクタ引出し電極２３の
形成領域上の第１ポリシリコン層３を、通常のフォトエ
ッチングプロセスで選択的に除去する。更に、第１ポリ
シリコン層３上、及び、第１ポリシリコン層３を除去し
た第１酸化シリコン層２上に、ＣＶＤ法で第１窒化シリ
コン層４を夫々形成する。引き続き、ベース形成領域の
内のグラフトベース９に対面する領域を除く第１ポリシ
リコン層３及び窒化シリコン層４を、通常のフォトエッ
チングプロセスで選択的に除去し、開口５を形成する。
形成領域上の第１ポリシリコン層３を、通常のフォトエ
ッチングプロセスで選択的に除去する。更に、第１ポリ
シリコン層３上、及び、第１ポリシリコン層３を除去し
た第１酸化シリコン層２上に、ＣＶＤ法で第１窒化シリ
コン層４を夫々形成する。引き続き、ベース形成領域の
内のグラフトベース９に対面する領域を除く第１ポリシ
リコン層３及び窒化シリコン層４を、通常のフォトエッ
チングプロセスで選択的に除去し、開口５を形成する。
【００４１】続いて、等方性ドライエッチングによっ
て、開口５を有するシリコン基板１の全体をエッチング
する。等方性ドライエッチングのエッチングレートは、
シリコンに対して速く、窒化膜に対して遅く、シリコン
基板１に与えるダメージを軽減できる条件に設定する。
例えば、チャンバ内へのCF4の流量を３０〜１５０scc
m、O2の流量を８０〜３００sccm、圧力を１０〜２００P
aとし、プラズマ状態で主にラジカルでエッチングする
設定とする。
て、開口５を有するシリコン基板１の全体をエッチング
する。等方性ドライエッチングのエッチングレートは、
シリコンに対して速く、窒化膜に対して遅く、シリコン
基板１に与えるダメージを軽減できる条件に設定する。
例えば、チャンバ内へのCF4の流量を３０〜１５０scc
m、O2の流量を８０〜３００sccm、圧力を１０〜２００P
aとし、プラズマ状態で主にラジカルでエッチングする
設定とする。
【００４２】引き続き、ウエットエッチングを施して、
シリコン基板１を更にエッチングする。これにより、開
口５内に露出する真性ベース形成領域の等方性ドライエ
ッチングで受けたダメージを除去することができる。上
記ウエットエッチングでは、例えば、HF、HNO3及びCH3C
OOHの混合液を用いる。このように、等方性ドライエッ
チング及びウエットエッチングの双方を続けて行うこと
により、シリコン基板１上の表面に、良好な凹曲面状の
凹部が形成される。双方のエッチングで形成される凹部
深さの合計は、最大で２０〜１００nmである。このよう
に、凹部の存在により活性ベース層形成予定領域の表面
が滑らかに窪むので、ベース・コレクタ間に流れる電流
がグラフトベース９の近傍に集中するような現象が防止
できる。
シリコン基板１を更にエッチングする。これにより、開
口５内に露出する真性ベース形成領域の等方性ドライエ
ッチングで受けたダメージを除去することができる。上
記ウエットエッチングでは、例えば、HF、HNO3及びCH3C
OOHの混合液を用いる。このように、等方性ドライエッ
チング及びウエットエッチングの双方を続けて行うこと
により、シリコン基板１上の表面に、良好な凹曲面状の
凹部が形成される。双方のエッチングで形成される凹部
深さの合計は、最大で２０〜１００nmである。このよう
に、凹部の存在により活性ベース層形成予定領域の表面
が滑らかに窪むので、ベース・コレクタ間に流れる電流
がグラフトベース９の近傍に集中するような現象が防止
できる。
【００４３】更に、熱酸化プロセスで、開口５の側壁部
及び底部に第２酸化シリコン層６を形成する。等方性ド
ライエッチングに後続してウエットエッチングを行わな
い場合に例えば１.８Vのエミッタ・ベース接合耐圧が得
られるとき、双方のエッチングを順次に行うことによっ
て、エミッタ・ベース接合耐圧は２.７Vと向上した。
及び底部に第２酸化シリコン層６を形成する。等方性ド
ライエッチングに後続してウエットエッチングを行わな
い場合に例えば１.８Vのエミッタ・ベース接合耐圧が得
られるとき、双方のエッチングを順次に行うことによっ
て、エミッタ・ベース接合耐圧は２.７Vと向上した。
【００４４】例えば、シリコン基板１のリン不純物濃度
が２.０×１０17個cm-3より低い場合には、リン不純物
濃度２.０×１０17個cm-3程度のコレクタ層を形成する
必要がある。その際に、第２酸化シリコン層６を介して
リンイオン注入を行い、シリコン基板１中にリンを導入
する。このイオン注入の条件では、例えばイオン種をリ
ン（Ｐ）、加速エネルギーを２５０〜３５０keV、ドー
ズ量を４×１０12個cm- 2〜６×１０12個cm-2に設定でき
る。
が２.０×１０17個cm-3より低い場合には、リン不純物
濃度２.０×１０17個cm-3程度のコレクタ層を形成する
必要がある。その際に、第２酸化シリコン層６を介して
リンイオン注入を行い、シリコン基板１中にリンを導入
する。このイオン注入の条件では、例えばイオン種をリ
ン（Ｐ）、加速エネルギーを２５０〜３５０keV、ドー
ズ量を４×１０12個cm- 2〜６×１０12個cm-2に設定でき
る。
【００４５】次いで、第２酸化シリコン層６を介してイ
オン注入を行い、ボロンをシリコン基板１中に導入し
て、真性ベース８を形成する。更に、このイオン注入で
生じた結晶欠陥を回復させるためにアニールを施し、第
１ポリシリコン層３中のボロンをシリコン基板１に拡散
させ、グラフトベース９を形成する。引き続き、ＣＶＤ
法によって、開口５内の第２酸化シリコン層６上に、第
２窒化シリコン層７を形成する。
オン注入を行い、ボロンをシリコン基板１中に導入し
て、真性ベース８を形成する。更に、このイオン注入で
生じた結晶欠陥を回復させるためにアニールを施し、第
１ポリシリコン層３中のボロンをシリコン基板１に拡散
させ、グラフトベース９を形成する。引き続き、ＣＶＤ
法によって、開口５内の第２酸化シリコン層６上に、第
２窒化シリコン層７を形成する。
【００４６】真性ベース８の形成条件に、例えば、本発
明者が知る先行技術としての特願２０００-３５０７９
６号に記載された条件を採用することができる。グラフ
トベース９のボロン濃度は、例えば、１×１０21個cm-3
〜２×１０21個cm-3とする。図３に、上記アニール後の
A１-B１線に沿って断面した真性ベース８のボロンプロ
ファイルのSIMS(Secondary Ion Mass Spectroscopy：二
次イオン質量分析法)による分析結果を示す。グラフに
おいて、深さ０nmの部分では４×１０18個cm-3であった
濃度が、深さ７０nmを若干越えた部分では２×１０17個
cm-3に減少している。
明者が知る先行技術としての特願２０００-３５０７９
６号に記載された条件を採用することができる。グラフ
トベース９のボロン濃度は、例えば、１×１０21個cm-3
〜２×１０21個cm-3とする。図３に、上記アニール後の
A１-B１線に沿って断面した真性ベース８のボロンプロ
ファイルのSIMS(Secondary Ion Mass Spectroscopy：二
次イオン質量分析法)による分析結果を示す。グラフに
おいて、深さ０nmの部分では４×１０18個cm-3であった
濃度が、深さ７０nmを若干越えた部分では２×１０17個
cm-3に減少している。
【００４７】次いで、ＣＶＤ法によって、第１窒化シリ
コン層４上、及び開口５内に、第３酸化シリコン層１０
を成膜する。このＣＶＤ法の条件は、カバレッジ良く成
膜するために、例えば、TEOSの流量を８０〜２００scc
m、O2の流量を１〜１０sccm、Heの流量を１５０〜３０
０sccm、Arの流量を４０〜２００sccm、圧力を２００〜
８００Paに夫々設定する。
コン層４上、及び開口５内に、第３酸化シリコン層１０
を成膜する。このＣＶＤ法の条件は、カバレッジ良く成
膜するために、例えば、TEOSの流量を８０〜２００scc
m、O2の流量を１〜１０sccm、Heの流量を１５０〜３０
０sccm、Arの流量を４０〜２００sccm、圧力を２００〜
８００Paに夫々設定する。
【００４８】次に、開口５及びその周辺の製造方法につ
いて図４〜図６を参照して説明する。図４〜図６は夫
々、図２に示した開口５内の形成過程を順次に示す拡大
断面図である。
いて図４〜図６を参照して説明する。図４〜図６は夫
々、図２に示した開口５内の形成過程を順次に示す拡大
断面図である。
【００４９】まず、図４に示すように、第１の異方性ド
ライエッチングによって、開口５の側壁の第３酸化シリ
コン層１０を、第１側壁酸化シリコン膜１０ａに形成す
る。第１の異方性ドライエッチングのエッチングレート
では、酸化シリコン層に対して速く、窒化シリコン層に
対して遅くなるようなガス条件を設定する。例えば、チ
ャンバ内へのCF4の流量を１０〜２００sccm、CHF3の流
量を１０〜２００sccm、Heの流量を２０〜３００sccmと
し、反応性イオンを使ってエッチングする。
ライエッチングによって、開口５の側壁の第３酸化シリ
コン層１０を、第１側壁酸化シリコン膜１０ａに形成す
る。第１の異方性ドライエッチングのエッチングレート
では、酸化シリコン層に対して速く、窒化シリコン層に
対して遅くなるようなガス条件を設定する。例えば、チ
ャンバ内へのCF4の流量を１０〜２００sccm、CHF3の流
量を１０〜２００sccm、Heの流量を２０〜３００sccmと
し、反応性イオンを使ってエッチングする。
【００５０】第１の異方性ドライエッチングでは、開口
５の側壁部で反射したイオンが開口５底部の内周端に集
中するので、この内周端のエッチング量が増大して溝１
１が生じる。溝１１が生じた時点で、第１側壁酸化シリ
コン層１０ａのエッチング作業を中断し、溝１１内にシ
リカを塗布してからベークを行って段差緩和膜１２を形
成し、溝１１の段差を緩和して平坦化する。
５の側壁部で反射したイオンが開口５底部の内周端に集
中するので、この内周端のエッチング量が増大して溝１
１が生じる。溝１１が生じた時点で、第１側壁酸化シリ
コン層１０ａのエッチング作業を中断し、溝１１内にシ
リカを塗布してからベークを行って段差緩和膜１２を形
成し、溝１１の段差を緩和して平坦化する。
【００５１】引き続き、図５に示すように、第１の異方
性ドライエッチングと同じ条件で、第１側壁酸化シリコ
ン膜１０ａに対して第２の異方性ドライエッチングを施
す。これにより、エミッタ１４の形成領域上の段差緩和
膜１２と、第１窒化シリコン層４上の第３酸化シリコン
層１０とを除去する。この際、段差緩和膜１２の存在に
より、第１側壁酸化シリコン膜１０ａの内壁で形成され
る円筒下部の第２窒化シリコン層７が良好に除去され、
第２酸化シリコン膜６表面が一様にオーバーエッチング
される。
性ドライエッチングと同じ条件で、第１側壁酸化シリコ
ン膜１０ａに対して第２の異方性ドライエッチングを施
す。これにより、エミッタ１４の形成領域上の段差緩和
膜１２と、第１窒化シリコン層４上の第３酸化シリコン
層１０とを除去する。この際、段差緩和膜１２の存在に
より、第１側壁酸化シリコン膜１０ａの内壁で形成され
る円筒下部の第２窒化シリコン層７が良好に除去され、
第２酸化シリコン膜６表面が一様にオーバーエッチング
される。
【００５２】次いで、第１側壁酸化シリコン膜１０ａを
マスクにして第３の異方性ドライエッチングを行い、エ
ミッタ形成領域上の第２酸化シリコン膜６を除去する。
第３の異方性ドライエッチングのエッチングレートで
は、窒化シリコン層に対して速く、酸化シリコン層に対
して遅くなるようにガス条件を設定する。例えば、SF6
の流量を４０〜２００sccm、Heの流量を５０〜２５０sc
cmとし、反応性イオンを使ってエッチングする。
マスクにして第３の異方性ドライエッチングを行い、エ
ミッタ形成領域上の第２酸化シリコン膜６を除去する。
第３の異方性ドライエッチングのエッチングレートで
は、窒化シリコン層に対して速く、酸化シリコン層に対
して遅くなるようにガス条件を設定する。例えば、SF6
の流量を４０〜２００sccm、Heの流量を５０〜２５０sc
cmとし、反応性イオンを使ってエッチングする。
【００５３】続いて、図６に示すように、実効エミッタ
幅Ｘが最小になるようなエッチング条件のウエットエッ
チングで、エミッタ１４の形成領域上の第２酸化シリコ
ン層６を除去する。このウエットエッチングでは、例え
ばフッ酸系の液を用いる。
幅Ｘが最小になるようなエッチング条件のウエットエッ
チングで、エミッタ１４の形成領域上の第２酸化シリコ
ン層６を除去する。このウエットエッチングでは、例え
ばフッ酸系の液を用いる。
【００５４】ここで、第２酸化シリコン層６は熱酸化法
で形成されるので、フッ酸系の液によるエッチングレー
トが遅く、また、第１側壁酸化シリコン膜１０ａはＣＶ
Ｄ法で形成されるので、フッ酸系の液によるエッチング
レートが速くなっている。このため、ウエットエッチン
グの終了後には、開口５内の側壁部に、第１側壁酸化シ
リコン膜１０ａの一部が第２側壁酸化シリコン膜１０ｂ
として残存する。
で形成されるので、フッ酸系の液によるエッチングレー
トが遅く、また、第１側壁酸化シリコン膜１０ａはＣＶ
Ｄ法で形成されるので、フッ酸系の液によるエッチング
レートが速くなっている。このため、ウエットエッチン
グの終了後には、開口５内の側壁部に、第１側壁酸化シ
リコン膜１０ａの一部が第２側壁酸化シリコン膜１０ｂ
として残存する。
【００５５】次いで、真性ベース８の表面に形成されて
いる自然酸化膜を、フッ酸系の液体中でエッチング除去
した後、チャンバ内にSiH4等のガスを流入させつつ、開
口５内に、第２ポリシリコン層１３を成膜して埋め込
む。更に、イオン注入法によって、第２ポリシリコン層
１３内にヒ素を導入する。
いる自然酸化膜を、フッ酸系の液体中でエッチング除去
した後、チャンバ内にSiH4等のガスを流入させつつ、開
口５内に、第２ポリシリコン層１３を成膜して埋め込
む。更に、イオン注入法によって、第２ポリシリコン層
１３内にヒ素を導入する。
【００５６】続いて、ランプアニールを施して、エミッ
タ押込み処理を行う。この際、固相拡散によって、開口
５内に露出する真性ベース８の表面に、第２酸化シリコ
ン層６の開口から第２ポリシリコン層１３中のヒ素を拡
散させて、エミッタ１４を形成する。例えば、ランプア
ニール条件として、特願２０００-３５０７９６号公報
に記載された条件を用いることができる。図７に、エミ
ッタ押込み処理後における図６のA２-B２線に沿って断
面した第２ポリシリコン層１３及び真性ベース８の、理
想的なボロンの深さ方向分布（ボロンプロファイル）の
SIMS結果を示した。
タ押込み処理を行う。この際、固相拡散によって、開口
５内に露出する真性ベース８の表面に、第２酸化シリコ
ン層６の開口から第２ポリシリコン層１３中のヒ素を拡
散させて、エミッタ１４を形成する。例えば、ランプア
ニール条件として、特願２０００-３５０７９６号公報
に記載された条件を用いることができる。図７に、エミ
ッタ押込み処理後における図６のA２-B２線に沿って断
面した第２ポリシリコン層１３及び真性ベース８の、理
想的なボロンの深さ方向分布（ボロンプロファイル）の
SIMS結果を示した。
【００５７】図７のグラフでは、第２ポリシリコン層１
３の深さ０nmの部分で１×１０21個cm-3であった濃度
が、深さ０nmを若干越えた部分では２×１０17個cm-3に
減少している。また、シリコン基板１の深さ０nmの部分
で４×１０18個cm-3であった濃度が、深さ７０nmの部分
では２×１０17個cm-3に減少している。
３の深さ０nmの部分で１×１０21個cm-3であった濃度
が、深さ０nmを若干越えた部分では２×１０17個cm-3に
減少している。また、シリコン基板１の深さ０nmの部分
で４×１０18個cm-3であった濃度が、深さ７０nmの部分
では２×１０17個cm-3に減少している。
【００５８】次いで、第２ポリシリコン層１３の不要な
部分を除去した後、図１に示すように、第１窒化シリコ
ン層４及び第２ポリシリコン層１３上に、第１絶縁層１
５を形成する。第１絶縁層１５は、絶縁性を有する層で
あれば良く、ここでは、低温雰囲気下で形成でき下地段
差の緩和性が高いＢＰＳＧ(Boro-Phospho-Silicate Gla
ss)を使用する。
部分を除去した後、図１に示すように、第１窒化シリコ
ン層４及び第２ポリシリコン層１３上に、第１絶縁層１
５を形成する。第１絶縁層１５は、絶縁性を有する層で
あれば良く、ここでは、低温雰囲気下で形成でき下地段
差の緩和性が高いＢＰＳＧ(Boro-Phospho-Silicate Gla
ss)を使用する。
【００５９】続いて、第２ポリシリコン層１３上に、エ
ミッタ電極用として、第２ポリシリコン層１３の外周サ
イズより小さい内周サイズの貫通孔を、第１絶縁層１５
を貫通して形成する。更に、貫通孔の底部及び側壁部に
エミッタバリアメタル１９を形成した後に、貫通孔の内
部を埋め込んでエミッタ引出し電極２０を形成する。引
き続き、貫通孔の最上面のレベルが第１絶縁層１５の表
面に合致するように、エミッタ引出し電極２０を形成す
る。
ミッタ電極用として、第２ポリシリコン層１３の外周サ
イズより小さい内周サイズの貫通孔を、第１絶縁層１５
を貫通して形成する。更に、貫通孔の底部及び側壁部に
エミッタバリアメタル１９を形成した後に、貫通孔の内
部を埋め込んでエミッタ引出し電極２０を形成する。引
き続き、貫通孔の最上面のレベルが第１絶縁層１５の表
面に合致するように、エミッタ引出し電極２０を形成す
る。
【００６０】次いで、エミッタ引出し電極２０上に、エ
ミッタバリアメタル１９の外周サイズより大きい外周サ
イズのエミッタ電極２１を形成する。同様にして、ベー
スバリアメタル１６、ベース引出し電極１７及びベース
電極１８、並びに、コレクタバリアメタル２２、コレク
タ引出し電極２３及びコレクタ電極２４など、ベース及
びコレクタの電極関連を形成して、バイポーラトランジ
スタの製造工程を終了する。
ミッタバリアメタル１９の外周サイズより大きい外周サ
イズのエミッタ電極２１を形成する。同様にして、ベー
スバリアメタル１６、ベース引出し電極１７及びベース
電極１８、並びに、コレクタバリアメタル２２、コレク
タ引出し電極２３及びコレクタ電極２４など、ベース及
びコレクタの電極関連を形成して、バイポーラトランジ
スタの製造工程を終了する。
【００６１】バリアメタル１６、１９及び２２は夫々、
チタニウムタングステン、遷移金属の窒化物、或いは、
ホウ素、炭化物及びシリサイドなどで形成することがで
きる。本実施形態例では、各バリアメタル１６、１９及
び２２をチタン／窒化チタンで形成している。
チタニウムタングステン、遷移金属の窒化物、或いは、
ホウ素、炭化物及びシリサイドなどで形成することがで
きる。本実施形態例では、各バリアメタル１６、１９及
び２２をチタン／窒化チタンで形成している。
【００６２】ベース引出し電極１７、エミッタ引出し電
極２０及びコレクタ引出し電極２３の夫々は、チタン、
又はタングステン等によって形成できるが、本実施形態
例ではタングステンを使用した。また、ベース電極１
８、エミッタ電極２１及びコレクタ電極２４の夫々は、
金、銀、又はアルミニウムによって形成できる。更に、
各電極１８、２１及び２４の夫々は、アルミニウムとバ
リアメタルとの合金、アルミニウムと銅とシリコンとの
合金、銅と金とバリアメタルとの合金、又は、金とバリ
アメタルとの合金等によって形成できる。本実施形態例
では、アルミニウムと銅とシリコンとの合金を使用し
た。
極２０及びコレクタ引出し電極２３の夫々は、チタン、
又はタングステン等によって形成できるが、本実施形態
例ではタングステンを使用した。また、ベース電極１
８、エミッタ電極２１及びコレクタ電極２４の夫々は、
金、銀、又はアルミニウムによって形成できる。更に、
各電極１８、２１及び２４の夫々は、アルミニウムとバ
リアメタルとの合金、アルミニウムと銅とシリコンとの
合金、銅と金とバリアメタルとの合金、又は、金とバリ
アメタルとの合金等によって形成できる。本実施形態例
では、アルミニウムと銅とシリコンとの合金を使用し
た。
【００６３】シリコン基板１のリン濃度が２．０×１０
17個cm-3程度である場合には、シリコン基板１の裏面側
からコレクタ電極を直接にとることができる。これによ
り、コレクタバリアメタル２２、コレクタ引出し電極２
３及びコレクタ電極２４が不要になる。
17個cm-3程度である場合には、シリコン基板１の裏面側
からコレクタ電極を直接にとることができる。これによ
り、コレクタバリアメタル２２、コレクタ引出し電極２
３及びコレクタ電極２４が不要になる。
【００６４】本実施形態例では、図２を参照して説明し
たように、等方性ドライエッチングでシリコン基板１に
生じたダメージを、後続のウエットエッチングで除去で
きるので、キャリアの生成再結合に関連する結晶欠陥を
低減し、低周波雑音を低く抑えることができる。また、
等方性ドライエッチング及びウエットエッチングによっ
てシリコン基板１に凹曲面を形成するので、トランジス
タのセル面積を増加させることなく、グラフトベース９
とエミッタ１４との間の距離を充分に長くし、エミッタ
・ベース接合耐圧を高くすることができる。
たように、等方性ドライエッチングでシリコン基板１に
生じたダメージを、後続のウエットエッチングで除去で
きるので、キャリアの生成再結合に関連する結晶欠陥を
低減し、低周波雑音を低く抑えることができる。また、
等方性ドライエッチング及びウエットエッチングによっ
てシリコン基板１に凹曲面を形成するので、トランジス
タのセル面積を増加させることなく、グラフトベース９
とエミッタ１４との間の距離を充分に長くし、エミッタ
・ベース接合耐圧を高くすることができる。
【００６５】これにより、エミッタ・ベース間の空乏層
の伸びが制限されず、電界集中が緩和され、エミッタ・
ベース接合耐圧が向上する。例えば、等方性ドライエッ
チング及びウエットエッチングを用いない場合に、エミ
ッタ・ベース接合耐圧が例えば１.８Vであるのに対し、
双方のエッチングを用いた場合にはエミッタ・ベース接
合耐圧は例えば２.７Vとなる。
の伸びが制限されず、電界集中が緩和され、エミッタ・
ベース接合耐圧が向上する。例えば、等方性ドライエッ
チング及びウエットエッチングを用いない場合に、エミ
ッタ・ベース接合耐圧が例えば１.８Vであるのに対し、
双方のエッチングを用いた場合にはエミッタ・ベース接
合耐圧は例えば２.７Vとなる。
【００６６】等方性ドライエッチング及びウエットエッ
チングの双方を用いる際に、シリコン基板１のエッチン
グ量には最適量がある。つまり、エッチング量が最適量
より少なければ、シリコン基板１の堀込み量が減少し、
グラフトベース９及びエミッタ１４相互間の距離が短く
なって、充分なエミッタ・ベース接合耐圧が確保できな
い。また、エッチング量が最適量より多ければ、グラフ
トベース９及びエミッタ１４間の距離がより長くなって
ベース抵抗が高くなり、最大発振周波数（fmax）が低下
することになる。このため、等方性ドライエッチング及
びウエットエッチングの双方を用いる際のエッチング量
は、従来技術の組合せ等からは容易に決定できない。
チングの双方を用いる際に、シリコン基板１のエッチン
グ量には最適量がある。つまり、エッチング量が最適量
より少なければ、シリコン基板１の堀込み量が減少し、
グラフトベース９及びエミッタ１４相互間の距離が短く
なって、充分なエミッタ・ベース接合耐圧が確保できな
い。また、エッチング量が最適量より多ければ、グラフ
トベース９及びエミッタ１４間の距離がより長くなって
ベース抵抗が高くなり、最大発振周波数（fmax）が低下
することになる。このため、等方性ドライエッチング及
びウエットエッチングの双方を用いる際のエッチング量
は、従来技術の組合せ等からは容易に決定できない。
【００６７】図６における開口５内の側壁に残存した第
２側壁酸化シリコン膜１０ｂは、第２ポリシリコン層１
３、エミッタバリアメタル１９、及びエミッタ引出し電
極２０をカバレッジ良く成膜するのに必要である。つま
り、第２側壁酸化シリコン膜１０ｂの存在により、開口
５内の底部から側壁部にわたる部分がなだらかな形状と
なるので、成膜時の角部に起因する、第２ポリシリコン
層１３やエミッタ引出し電極２０でのボイドの発生を抑
止することができる。
２側壁酸化シリコン膜１０ｂは、第２ポリシリコン層１
３、エミッタバリアメタル１９、及びエミッタ引出し電
極２０をカバレッジ良く成膜するのに必要である。つま
り、第２側壁酸化シリコン膜１０ｂの存在により、開口
５内の底部から側壁部にわたる部分がなだらかな形状と
なるので、成膜時の角部に起因する、第２ポリシリコン
層１３やエミッタ引出し電極２０でのボイドの発生を抑
止することができる。
【００６８】このように、本実施形態例では、エミッタ
ポリシリコン層（１３）やエミッタ引出し電極２０にボ
イドの無い構造が得られ、例えば０．２μm以下の実効
エミッタ幅を実現し、エミッタ抵抗を低減することがで
きる。例えば、ボロン濃度が２×１０17個cm-3の拡散深
さ７０nm以下のベース・ボロンプロファイルに、ヒ素濃
度が２×１０17個cm-3の拡散深さ２０nm以下のエミッタ
・ヒ素プロファイルを形成すると、ベース幅が５０nm以
下となり、実効エミッタ幅が０.２μm以下のエミッタで
は、２.７Ｖのエミッタ・ベース接合耐圧が得られる。
更に、高周波特性として、Ｖce＝１Ｖでは、４３.２GHz
の遮断周波数（ｆT)と、４２.４GHzの最大発振周波数
（fmax）が得られる。
ポリシリコン層（１３）やエミッタ引出し電極２０にボ
イドの無い構造が得られ、例えば０．２μm以下の実効
エミッタ幅を実現し、エミッタ抵抗を低減することがで
きる。例えば、ボロン濃度が２×１０17個cm-3の拡散深
さ７０nm以下のベース・ボロンプロファイルに、ヒ素濃
度が２×１０17個cm-3の拡散深さ２０nm以下のエミッタ
・ヒ素プロファイルを形成すると、ベース幅が５０nm以
下となり、実効エミッタ幅が０.２μm以下のエミッタで
は、２.７Ｖのエミッタ・ベース接合耐圧が得られる。
更に、高周波特性として、Ｖce＝１Ｖでは、４３.２GHz
の遮断周波数（ｆT)と、４２.４GHzの最大発振周波数
（fmax）が得られる。
【００６９】本実施形態例における、開口５の形成後に
シリコン基板１表面に凹面を形成する工程を、等方性ド
ライエッチングを行わずウエットエッチングのみで行う
ことも可能である。この場合には、シリコンに対して速
く、窒化膜に対して遅くなるようなエッチング液とし
て、例えばHF、HNO3及びCH3COOHの混合液を用い、最大
で２０〜１００nmのエッチング深さを得ることができ
る。この場合、ドライエッチングを併用する際に比して
低周波雑音をより低く抑えることが可能になる。
シリコン基板１表面に凹面を形成する工程を、等方性ド
ライエッチングを行わずウエットエッチングのみで行う
ことも可能である。この場合には、シリコンに対して速
く、窒化膜に対して遅くなるようなエッチング液とし
て、例えばHF、HNO3及びCH3COOHの混合液を用い、最大
で２０〜１００nmのエッチング深さを得ることができ
る。この場合、ドライエッチングを併用する際に比して
低周波雑音をより低く抑えることが可能になる。
【００７０】次に、本発明に係る第２実施形態例につい
て説明する。本実施形態例では、真性ベース８をイオン
注入法で形成するのではなく、シリコン系の化合物半導
体、例えばSiGeを用いて形成する。図８は本実施形態例
の半導体装置の製造方法を示す断面図である。本実施形
態例は、等方性ドライエッチング及びウエットエッチン
グでシリコン基板表面に凹部を形成する工程までは第１
実施形態例と同様である。
て説明する。本実施形態例では、真性ベース８をイオン
注入法で形成するのではなく、シリコン系の化合物半導
体、例えばSiGeを用いて形成する。図８は本実施形態例
の半導体装置の製造方法を示す断面図である。本実施形
態例は、等方性ドライエッチング及びウエットエッチン
グでシリコン基板表面に凹部を形成する工程までは第１
実施形態例と同様である。
【００７１】つまり、凹部の形成後にランプアニールを
実施し、第１ポリシリコン層３中のボロンを凹部のシリ
コン基板１中に固相拡散させ、グラフトベース９を形成
する。次いで、シリコン基板１上の自然酸化膜をフッ酸
系の液でエッチング除去した後、開口５内に、SiGe等の
シリコン系化合物半導体２５を、ボロンを添加しながら
成膜する。 引き続き、シリコン系化合物半導体２５上
に、第４酸化シリコン層２６を成膜する。SiGe等のシリ
コン系化合物半導体２５は、１０００℃以上の温度で、
格子歪が緩和されることによって格子不整合が発生して
結晶性が悪くなるという問題を引き起こす。このため、
第４酸化シリコン層２６は、４００℃程度の温度で成膜
できるＣＶＤ法によって作製することが適当である。
実施し、第１ポリシリコン層３中のボロンを凹部のシリ
コン基板１中に固相拡散させ、グラフトベース９を形成
する。次いで、シリコン基板１上の自然酸化膜をフッ酸
系の液でエッチング除去した後、開口５内に、SiGe等の
シリコン系化合物半導体２５を、ボロンを添加しながら
成膜する。 引き続き、シリコン系化合物半導体２５上
に、第４酸化シリコン層２６を成膜する。SiGe等のシリ
コン系化合物半導体２５は、１０００℃以上の温度で、
格子歪が緩和されることによって格子不整合が発生して
結晶性が悪くなるという問題を引き起こす。このため、
第４酸化シリコン層２６は、４００℃程度の温度で成膜
できるＣＶＤ法によって作製することが適当である。
【００７２】引き続き、通常のフォトエッチングプロセ
スで、第１窒化シリコン層４上の第４酸化シリコン層２
６を除去し、開口５の箇所のみに第４酸化シリコン層２
６を残存させた後、第４酸化シリコン層２６上に第２窒
化シリコン層７を成膜する。これ以降の製造工程は、第
１実施形態例と同様である。このように、シリコン系の
化合物半導体を真性ベースに用いることで、高いベース
内部電界によるキャリア速度の増大による良好な高周波
特性を得ることができる。
スで、第１窒化シリコン層４上の第４酸化シリコン層２
６を除去し、開口５の箇所のみに第４酸化シリコン層２
６を残存させた後、第４酸化シリコン層２６上に第２窒
化シリコン層７を成膜する。これ以降の製造工程は、第
１実施形態例と同様である。このように、シリコン系の
化合物半導体を真性ベースに用いることで、高いベース
内部電界によるキャリア速度の増大による良好な高周波
特性を得ることができる。
【００７３】次に、本発明に係る第３実施形態例につい
て説明する。本実施形態例は、開口５の側壁に酸化シリ
コン層を２回形成し、実効エミッタ幅を第１実施形態例
の場合よりも更に狭くすることでエミッタ・ベース接合
耐圧をより向上させることができる。本実施形態例で
は、段差緩和膜１２を形成する工程までは、第１実施形
態例と同様である。
て説明する。本実施形態例は、開口５の側壁に酸化シリ
コン層を２回形成し、実効エミッタ幅を第１実施形態例
の場合よりも更に狭くすることでエミッタ・ベース接合
耐圧をより向上させることができる。本実施形態例で
は、段差緩和膜１２を形成する工程までは、第１実施形
態例と同様である。
【００７４】図９及び図１０は、本実施形態例の製造方
法で製造する開口５及びその近傍を拡大して示す断面図
である。まず、段差緩和膜１２の形成後に、ＣＶＤ法
で、第３酸化シリコン層１０及び段差緩和膜１２上に第
５酸化シリコン層２７を成膜する。この際のＣＶＤ条件
は、第１実施形態例で第３酸化シリコン層１０を成膜し
た際と同様である。続いて、第１実施形態例と同じ条件
の第２の異方性ドライエッチングを実施し、エミッタ１
４の形成領域上の第５酸化シリコン層２７、段差緩和膜
１２及び第３酸化シリコン層１０を除去する。
法で製造する開口５及びその近傍を拡大して示す断面図
である。まず、段差緩和膜１２の形成後に、ＣＶＤ法
で、第３酸化シリコン層１０及び段差緩和膜１２上に第
５酸化シリコン層２７を成膜する。この際のＣＶＤ条件
は、第１実施形態例で第３酸化シリコン層１０を成膜し
た際と同様である。続いて、第１実施形態例と同じ条件
の第２の異方性ドライエッチングを実施し、エミッタ１
４の形成領域上の第５酸化シリコン層２７、段差緩和膜
１２及び第３酸化シリコン層１０を除去する。
【００７５】次いで、図１０に示すように、第１実施形
態例と同様の条件下で、第３の異方性ドライエッチング
を実施する。つまり、第３側壁酸化シリコン膜２７a及
び第１側壁酸化シリコン膜１０ａをマスクにして、エミ
ッタ形成領域上の第２窒化シリコン層７を除去する。こ
れ以降の製造工程は、第１実施形態例と同様である。
態例と同様の条件下で、第３の異方性ドライエッチング
を実施する。つまり、第３側壁酸化シリコン膜２７a及
び第１側壁酸化シリコン膜１０ａをマスクにして、エミ
ッタ形成領域上の第２窒化シリコン層７を除去する。こ
れ以降の製造工程は、第１実施形態例と同様である。
【００７６】次に、本発明に係る第４実施形態例につい
て説明する。本実施形態例では、深いエミッタを形成す
ることによって、低周波雑音の低減と、高いエミッタ・
ベース接合耐圧との両立を図ることができる。第２酸化
シリコン層６を形成する工程までは第１実施形態例と同
様である。
て説明する。本実施形態例では、深いエミッタを形成す
ることによって、低周波雑音の低減と、高いエミッタ・
ベース接合耐圧との両立を図ることができる。第２酸化
シリコン層６を形成する工程までは第１実施形態例と同
様である。
【００７７】図１１及び図１２は本実施形態例の製造方
法を示す断面図である。図１１に示すように、第２酸化
シリコン層６の形成後、第２酸化シリコン層６を介して
イオン注入を行い、ボロンをシリコン基板１中に導入し
て真性ベース８を形成する。引き続き、上記イオン注入
によって生じる結晶欠陥を回復するために、アニール処
理を実施する。このアニール処理では、第１ポリシリコ
ン層３中のボロンをシリコン基板１中に拡散させること
により、グラフトベース９を形成する。引き続き、真性
ベース８とグラフトベース９とを深く拡散するためのア
ニール処理を実施する。続いて、ＣＶＤ法で第２窒化シ
リコン層７を形成してから第２ポリシリコン層１３にヒ
素をイオン注入するまでの工程は、第１実施形態例と同
様である。
法を示す断面図である。図１１に示すように、第２酸化
シリコン層６の形成後、第２酸化シリコン層６を介して
イオン注入を行い、ボロンをシリコン基板１中に導入し
て真性ベース８を形成する。引き続き、上記イオン注入
によって生じる結晶欠陥を回復するために、アニール処
理を実施する。このアニール処理では、第１ポリシリコ
ン層３中のボロンをシリコン基板１中に拡散させること
により、グラフトベース９を形成する。引き続き、真性
ベース８とグラフトベース９とを深く拡散するためのア
ニール処理を実施する。続いて、ＣＶＤ法で第２窒化シ
リコン層７を形成してから第２ポリシリコン層１３にヒ
素をイオン注入するまでの工程は、第１実施形態例と同
様である。
【００７８】次いで、図１２に示すように、第２ポリシ
リコン層１３中のヒ素を固相拡散でシリコン基板１中に
拡散してエミッタ１４を形成するエミッタ押し込み処理
を実施する。このエミッタ押込み処理の条件は、２×１
０17個cm-3の場合にエミッタ１４の拡散深さが１００nm
以上となる条件とする。これ以降の製造工程は、第１実
施形態例と同様である。
リコン層１３中のヒ素を固相拡散でシリコン基板１中に
拡散してエミッタ１４を形成するエミッタ押し込み処理
を実施する。このエミッタ押込み処理の条件は、２×１
０17個cm-3の場合にエミッタ１４の拡散深さが１００nm
以上となる条件とする。これ以降の製造工程は、第１実
施形態例と同様である。
【００７９】低周波雑音を低減するには、キャリアの生
成再結合を抑えることも重要である。また、キャリアの
生成再結合を抑えるには、生成再結合に関係する結晶欠
陥を少なくすることが必要である。本発明者らは、結晶
欠陥が少なくなる深さ１００nm以上の箇所にエミッタを
形成することによって低周波雑音が低減できることを実
験で確認した。深いエミッタは横方向にも拡散するが、
本実施形態例では、等方性ドライエッチでシリコン基板
１を凹面形状となるようにエッチングしているので、グ
ラフトベース９とエミッタ１４との間の距離が長くされ
ており、従って、高いエミッタ・ベース接合耐圧（BVeb
o）が実現できる。
成再結合を抑えることも重要である。また、キャリアの
生成再結合を抑えるには、生成再結合に関係する結晶欠
陥を少なくすることが必要である。本発明者らは、結晶
欠陥が少なくなる深さ１００nm以上の箇所にエミッタを
形成することによって低周波雑音が低減できることを実
験で確認した。深いエミッタは横方向にも拡散するが、
本実施形態例では、等方性ドライエッチでシリコン基板
１を凹面形状となるようにエッチングしているので、グ
ラフトベース９とエミッタ１４との間の距離が長くされ
ており、従って、高いエミッタ・ベース接合耐圧（BVeb
o）が実現できる。
【００８０】次に、本発明に係る第５実施形態例につい
て説明する。図１３は本実施形態例の半導体装置を示す
断面図である。図１３では図１と共通の要素に同じ符号
を付している。本半導体装置は、シリコン基板１上にＮ
-型エピタキシャル層２９が形成され、真性ベース８や
エミッタ１４を有する凹部はＮ-型エピタキシャル層２
９に形成されている。更に、シリコン基板１とＮ-型エ
ピタキシャル層２９との間にはＮ+型埋込層２８が形成
され、Ｎ+型埋込層２８とコレクタバリアメタル２２の
下端部との間にはＮ+型コレクタ引出し層３０が形成さ
れている。
て説明する。図１３は本実施形態例の半導体装置を示す
断面図である。図１３では図１と共通の要素に同じ符号
を付している。本半導体装置は、シリコン基板１上にＮ
-型エピタキシャル層２９が形成され、真性ベース８や
エミッタ１４を有する凹部はＮ-型エピタキシャル層２
９に形成されている。更に、シリコン基板１とＮ-型エ
ピタキシャル層２９との間にはＮ+型埋込層２８が形成
され、Ｎ+型埋込層２８とコレクタバリアメタル２２の
下端部との間にはＮ+型コレクタ引出し層３０が形成さ
れている。
【００８１】本半導体装置では、Ｎ+型埋込層２８、Ｎ-
型エピタキシャル層２９、及びＮ+型コレクタ引出し層
３０を有することによって、コレクタ抵抗が低減されて
いる。本半導体装置は、Ｎ+型埋込層２８、Ｎ-型エピタ
キシャル層２９、及びＮ+型コレクタ引出し層３０以外
の要素は第１実施形態例と同様にして製造される。
型エピタキシャル層２９、及びＮ+型コレクタ引出し層
３０を有することによって、コレクタ抵抗が低減されて
いる。本半導体装置は、Ｎ+型埋込層２８、Ｎ-型エピタ
キシャル層２９、及びＮ+型コレクタ引出し層３０以外
の要素は第１実施形態例と同様にして製造される。
【００８２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明に係る半導体装置及びその製
造方法は、上記実施形態例の構成にのみ限定されるもの
ではなく、上記実施形態例の構成から種々の修正及び変
更を施した半導体装置及びその製造方法も、本発明に係
る範囲に含まれる。
づいて説明したが、本発明に係る半導体装置及びその製
造方法は、上記実施形態例の構成にのみ限定されるもの
ではなく、上記実施形態例の構成から種々の修正及び変
更を施した半導体装置及びその製造方法も、本発明に係
る範囲に含まれる。
【００８３】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、自己整合型バイポーラトランジ
スタを含む半導体装置のエミッタ・ベース接合耐圧を向
上させ、等方性ドライエッチングで発生するプラズマや
電子がベース層にダメージを与える不具合、或いは、キ
ャリアの生成再結合に関連する結晶欠陥発生に起因する
低周波雑音の増大を解消することができる。また、コレ
クタ・エミッタ間での短絡障害の発生を確実に回避して
良好なデバイス動作を得ることができる。更に、本発明
の半導体装置によると、エミッタに導通するポリシリコ
ン層等にボイドを発生させない構成を得ることができ
る。
置の製造方法によると、自己整合型バイポーラトランジ
スタを含む半導体装置のエミッタ・ベース接合耐圧を向
上させ、等方性ドライエッチングで発生するプラズマや
電子がベース層にダメージを与える不具合、或いは、キ
ャリアの生成再結合に関連する結晶欠陥発生に起因する
低周波雑音の増大を解消することができる。また、コレ
クタ・エミッタ間での短絡障害の発生を確実に回避して
良好なデバイス動作を得ることができる。更に、本発明
の半導体装置によると、エミッタに導通するポリシリコ
ン層等にボイドを発生させない構成を得ることができ
る。
【図１】本発明に係る半導体装置の第１実施形態例を示
す断面図である。
す断面図である。
【図２】第１実施形態例の半導体装置の製造方法を示す
断面図である。
断面図である。
【図３】第１実施形態例の半導体装置の製造方法におけ
るボロンの深さ方向の濃度分布を示すグラフ図である。
るボロンの深さ方向の濃度分布を示すグラフ図である。
【図４】第１実施形態例の半導体装置の製造方法を示す
断面図である。
断面図である。
【図５】第１実施形態例の半導体装置の製造方法を示す
断面図である。
断面図である。
【図６】第１実施形態例の半導体装置の製造方法を示す
断面図である。
断面図である。
【図７】第１実施形態例の半導体装置の製造方法におけ
るボロン及びヒ素の深さ方向の濃度分布を示すグラフ図
である。
るボロン及びヒ素の深さ方向の濃度分布を示すグラフ図
である。
【図８】本発明に係る第２実施形態例の半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図９】本発明に係る第３実施形態例の半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１０】第３実施形態例の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１１】本発明に係る第４実施形態例の半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１２】第４実施形態例の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１３】本発明に係る第５実施形態例の半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１４】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１５】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１６】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１７】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１８】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
１：シリコン基板
２：第１酸化シリコン層
３：第１ポリシリコン層
４：第１窒化シリコン層
５：開口
６：第２酸化シリコン層
７：第２窒化シリコン層
８：真性ベース
９：グラフトベース
１０：第３酸化シリコン層
１０ａ：第１側壁酸化シリコン膜
１０ｂ：第２側壁酸化シリコン膜
１１：溝
１２：段差緩和膜
１３：第２ポリシリコン層
１４：エミッタ
１５：第１絶縁層
１６：ベースバリアメタル
１７：ベース引出し電極
１８：ベース電極
１９：エミッタバリアメタル
２０：エミッタ引出し電極
２１：エミッタ電極
２２：コレクタバリアメタル
２３：コレクタ引出し電極
２４：コレクタ電極
２５：シリコン系化合物半導体
２６：第４酸化シリコン層
２７：第５酸化シリコン層
２７a：第３側壁酸化シリコン膜
２８：Ｎ+型埋込層
２９：Ｎ-型エピタキシャル層
３０：Ｎ+型コレクタ引上げ層
Claims (5)
- 【請求項１】 半導体基板に真性ベースとエミッタとが
自己整合的に形成された半導体装置を製造する製造方法
において、 前記真性ベース及びエミッタの形成領域を含む前記半導
体基板上にシリコン層を形成し、 前記シリコン層を選択的に除去して前記真性ベース及び
エミッタの形成領域上に開口を形成し、 前記開口内に露出する前記半導体基板の表面に等方性ド
ライエッチング及びウエットエッチングを順次に施して
凹部を形成し、 前記凹部に不純物を導入して真性ベースを形成し、 前記真性ベースの表面に別の不純物を導入して、前記真
性ベース表面の一部をエミッタに形成することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記真性ベースの形成工程とエミッタの
形成工程との間に、 ＣＶＤ法によって、前記開口内に酸化シリコン層を形成
する工程と、 第１の異方性ドライエッチングによって、前記開口内の
前記酸化シリコン層をエッチングして第１の側壁酸化シ
リコン膜を形成する工程と、 前記第１の異方性ドライエッチング時に前記凹部上の前
記第１の側壁酸化シリコン膜に生じた溝を段差緩和膜で
埋め込む工程とを備えることを特徴とする、請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記段差緩和膜を埋め込む工程に後続し
て、 第２の異方性ドライエッチングによって、前記段差緩和
膜を除去し、且つ前記開口内の前記第１の側壁酸化シリ
コン膜を第２の側壁酸化シリコン膜に形成する工程と、 前記第２の側壁酸化シリコン膜をマスクにした第３の異
方性ドライエッチング及びウエットエッチングを順次に
行って、前記エミッタの形成領域を前記開口内に露出さ
せ、且つ前記第２の側壁酸化シリコン膜の一部を残存さ
せて前記側壁部及び底部の連結部分をなだらかにする工
程とを備えることを特徴とする、請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記第２の側壁酸化シリコン膜の形成工
程に後続して、前記第２の側壁酸化シリコン膜上に第３
の側壁酸化シリコン膜を形成する工程を有し、前記第３
の異方性ドライエッチング及びウエットエッチング工程
では、前記第２の側壁酸化シリコン膜に加えて前記第３
の側壁酸化シリコン膜をマスクにしてエッチングするこ
とを特徴とする、請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 半導体基板に真性ベースとエミッタとが
自己整合的に形成された半導体装置において、 前記半導体基板上に形成されたシリコン層と、 前記シリコン層を選択的に除去して前記真性ベース及び
エミッタの形成領域上に形成された開口と、 前記開口内の側壁部及び底部の連結部分に残存する側壁
酸化シリコン膜とを備えることを特徴とする半導体装
置。
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