DE602004010061T2 - Hochzuverlässige, kostengünstige und thermisch verbesserte Halbleiterchip-Befestigungstechnologie mit AuSn - Google Patents

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Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft ein Verfahren zum Befestigen von Schaltungschips, ein Verfahren zum Herstellen eines Schaltungschips, einen Schaltungschip, einen einen derartigen Chip enthaltenden Schaltungsbaustein und ein einen derartigen Chip enthaltendes Leistungsmodul. Insbesondere betrifft die vorliegende Erfindung einen Schaltungschip, wobei der integrierte Schaltungschip so interpretiert werden sollte, daß er diskrete Komponenten wie etwa Kondensatoren, Induktionsspulen, Dioden und Widerstände, ein einen derartigen integrierten Schaltungschip oder eine diskrete Komponente enthaltendes Leistungsmodul, einen einen derartigen integrierten Schaltungschip oder eine diskrete Komponente enthaltenden Baustein, ein Verfahren zum Herstellen eines Schaltungschips und ein Verfahren zum Befestigen eines Schaltungschips auf einem Kühlkörper, wobei die Schaltung unter Verwendung einer Au-Sn-Lötlegierung an den Kühlkörper gelötet ist, beinhaltet.
  • ALLGEMEINER STAND DER TECHNIK
  • Allgemein ausgedrückt werden integrierte Schaltungen durch Verarbeiten einer Vorderseite eines integrierten Schaltungswafers hergestellt, der eine Vielzahl von integrierten Schaltungschips oder diskrete Leistungstransistoren oder Kondensatoren umfaßt. Die individuellen integrierten Schaltungen werden dann von dem Wafer abgesägt und in einem integrierten Schaltungsbaustein montiert, die Verbindungsstücke an dem Chip werden an jeweilige Verbindungsstücke an dem Baustein gebondet, und der Baustein wird dann gekapselt und ist für den Versand bereit.
  • Eine Möglichkeit zum Befestigen eines Schaltungschips an einem Baustein besteht darin, die Rückseite des Chips an einen Flansch des Bausteins zu löten. Das Montieren des Chips in dem Baustein umfaßt spezifische Probleme, wenn es sich bei der integrierten Schaltung um ein Leistungsbauelement handelt, da solche Bauelemente eine signifikante Menge an Wärme erzeugen und deshalb thermischer Fehlanpassung und Beanspruchung ausgesetzt sind. Wenn sich der Chip, das Lot und der Flansch aufgrund des Abkühlens nach dem Löten oder erzeugter Wärme unterschiedlich ausdehnen oder zusammenziehen, kann eine Delaminierung eintreten, wenn die induzierte Beanspruchung zu groß ist, wodurch das Bauelement zerstört wird. Es ist somit wichtig, daß der Chip, das Lot, der Flansch, der Fensterrahmen und der Systemleiter auf eine Temperaturänderung etwa gleich reagieren, das heißt, einen ungefähr gleichen Wärmeausdehnungskoeffizienten aufweisen. Offensichtlich ist die Größe des Chips von großer Wichtigkeit, da ein größerer Chip bei der gleichen Temperatur eine größere thermische Fehlanpassung und Beanspruchung erfahren wird. Somit kann die thermische Fehlanpassung für große Chips ein Problem darstellen, wenn es sich bei dem Chip um ein Leistungsbauelement wie etwa HF-Leistungstransistoren handelt.
  • Es ist auch wichtig, daß der Chip, das Lot und der Flansch die erzeugte Wärme ableiten können, das heißt, daß der Chip, das Lot und der Flansch gute Wärmeleiter sind. Je besser Wärme durch das Lot und den Flansch abgeleitet wird, um so besser arbeitet der Chip, und es ist somit möglich, die Übergangstemperatur zu reduzieren und so genannte Hotspots zu vermeiden. Es ist erforderlich, den Chip so weit wie möglich zu verdünnen, weil die Halbleiter im allgemeinen schlechtere Wärmeleiter sind als das Lot und der Flansch. Da Leistungsbauelemente auch große Ströme erzeugen und diese Ströme zumindest bei einigen Designs durch das Lot und den Flansch gehen, ist es auch wichtig, daß das Lot und der Flansch einen möglichst geringen spezifischen Widerstand aufweisen.
  • Es ist natürlich unmöglich, eine thermische Fehlanpassung und Beanspruchung vollständig zu vermeiden, da aus unterschiedlichem Material bestehende Bauelemente aneinander befestigt werden sollten. Deshalb ist es wichtig, daß der Chip mit solcher Festigkeit an dem Flansch befestigt wird, daß die Befestigung der durch die thermische Fehlanpassung induzierten Beanspruchung standhalten kann, ohne die Qualität der Verbindung zwischen dem Chip und dem Flansch hinsichtlich thermischer und elektrischer Leitfähigkeit zu beeinträchtigen. Ein die Wärmeleitung und Hotspots auf dem Chip beeinflussender großer Faktor ist die Ausbildung von Hohlräumen in dem Lot.
  • Standardmäßige Keramikbausteine, Flansche und Keramikfensterrahmen für Leistungsbauelemente bestehen aus CuW mit 80–90 Gewichtsprozent Wolfram und verwenden zum Erzielen einer recht guten thermischen Anpassung eine eutektische AuSi-Legierung, siehe Tabelle 1. Das Befestigen des Chips erfolgt herkömmlicherweise durch eine Chipbefestigung aus eutektischem AuSi, was leider oftmals bei einem großen Chip schwerwiegende Hohlraumprobleme verursacht. Die Chipbefestigung aus eutektischem AuSi kann zudem auf dem Chip eine starke Beanspruchung induzieren, was die Größe und Dicke des Chips begrenzt. Ein dünnerer Chip ist wünschenswert, da eine bessere Wärmeleitung von dem Chip zu dem Lot und dem Flansch erzielt wird.
  • Die CuW-Flansche weisen eine schlechte Wärmeleitfähigkeit auf und sind im Vergleich zu CuZr-Flanschen, mit Zr = 0,1 Gewichtsprozent, Olin 151TM, teurer. Der Wärmeausdehnungskoeffizient für CuZr-Flansche ist dem Wärmeausdehnungskoeffizienten für AuSn angepaßt, das als Lot verwendet werden könnte. AuSn weist weiterhin eine ausgezeichnete thermische und elektrische Leitfähigkeit auf im Vergleich zu AuSi. Zudem kann im Vergleich zu der eutektischen AuSi-Legierung eine niedrigere Löttemperatur mit dem AuSn-Lot verwendet werden. Dies reduziert die induzierte Beanspruchung.
  • Es sei angemerkt, daß selbst dann, wenn CuZr in erster Linie in dieser Spezifikation erörtert wird, andere Arten von Kühlkörpermaterialien mit besserer Wärmeleitfähigkeit als CuW verwendet werden könnten, insbesondere Materialien unter Verwendung von Pulvermetallurgie wie etwa PCM oder CPC. PCM steht für Pulver-Kupfer-Molybdän, mit 30–40 Gew.-% Cu-Infiltrierung auf dem Pulver Mo, und CPC steht für Kupfer-PCM-Kupfer und ist ein Laminat aus Kupfer und PCM und Kupfer. Die Schichten werden durch Walzen unter Hitze und Druck kaschiert, um das CPC mit bestimmten Dickekombinationen auszubilden, beispielsweise CPC (141), CPC (232), wobei die Zahl für den Dickeanteil zwischen den verschiedenen Schichten steht. Selbst ein Kühlkörper aus reinem Kupfer läßt sich anwenden, doch ist die CuZr-Legierung hinsichtlich mechanischer und elektrischer Eigenschaften stabiler als das reine Kupfer.
  • Es erscheint somit offensichtlich, CuZr als Flansch und AuSn als Lot zu verwenden. Es war jedoch bisher unmöglich, ein Verfahren zum Erhalten einer starken Haftung unter Verwendung von AuSn für größere Chips und für Leistungsbauelemente zu finden, und zwar zumindest teilweise aufgrund der Ausbildung von Hohlräumen und/oder der Delaminierung zwischen dem Chip und dem Lot, wo es zu der größten thermischen Fehlanpassung und Grenzflächeninstabilität kommt, siehe Tabelle 1. Tabelle 1: Vergleich zwischen AuSn- und AuSi-Chipbefestigungstechnologien
    Eigenschaft AuSn AuSi Si
    Wärmeleitfähigkeit (W/m·°K) 57 27 15
    Wärmeleitfähigkeit, Flansch 360 CuZr, Zr = 0,1 Gewichtsprozent ~180 CuW, W = 90 Gewichtsprozent
    Spezifischer Widerstand (μΩ·cm) ~12 ~25 ~20 kΩ·cm
    Eutektischer Punkt (°C) ~280 ~370
    Wärmeausdehnungskoeffizient (ppm/°C) 16 12 ~4
    Wärmeausdehnungskoeffizient, Flansch 17 CuZr ~8 CuW
    Wärmeausdehnungskoeffizient für Fensterrahmen 20–300 Polymere ~6 (Al2O3)
    Elastizitätsmodul (GPa = 109 N/m2) 59,2 82,7 187
  • Aus GB-A-2 221 570 ist das Bonden eines Laserchips an einen Kühlkörper ohne den Einsatz eines diskreten Lots bekannt. Das Verfahren wird durchgeführt durch Metallisieren des Chips mit einer 2–3 μm dicken Schicht aus Zinn, die zwischen submikrometerdicke Schichten aus Gold geschichtet ist.
  • Aus US 2004/0029304 A1 ist ein koteneffektives Verfahren für den Zusammenbau von optoelektronischen Hybridschaltungen bekannt, das das Flipchip-Bonden von mehreren aktiven optoelektronischen Bauelementen auf ein gemeinsames Substrat mit feiner Teilung und hoher Genauigkeit erfordert.
  • Die beiden obigen Literaturstellen betreffen optische Bauelemente geringerer Größe und beschreiben nicht oder offenbaren Verfahren hinsichtlich mit größeren Si- Bauelementen auftretender Probleme wie etwa schwacher Haftung oder Ablösung.
  • Kurze Darstellung der Erfindung
  • Eine Hauptaufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines derartigen Schaltungschips, Schaltungsbausteins oder einer derartigen Vorrichtung und derartigen Verfahren, die die obigen Probleme zumindest lindern.
  • In dieser Hinsicht besteht eine besondere Aufgabe der Erfindung in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die die Verwendung von AuSn als Lot zum Befestigen integrierter Schaltungschips an Cu-, CuZr-, CPC- oder PCM-Flansche ermöglicht.
  • In dieser Hinsicht besteht eine weitere Aufgabe der Erfindung in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die die Verwendung von AuSn als Lot zum Befestigen integrierter Schaltungschips an Cu-, CuZr-, CPC- oder PCM-Kühlkörpern als Module auf Leiterplatten ermöglichen. Die Erfindung läßt sich auch auf ein Konzept der COB-Technik (Chip an Board) anwenden, mit den erwähnten Kühlkörpermaterialien, die mit Ni- oder NiCo-Legierungen als einer Diffusionsbarriere und einer plattierten Goldschicht darauf bedeckt sind.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die beim Befestigen integrierter Schaltungschips an Flanschen von integrierten Schaltungsbausteinen, Leistungsmodulen oder Leistungsverstärkern unter Verwendung des COB-Konzepts, die auch korrosionsbeständig sind, die Ausbildung von Hohlräumen reduzieren.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die kosteneffektive Bausteine für Leistungsbauelemente liefern.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die die Möglichkeit zum Verwenden von Flanschen mit höherer thermischer und elektrischer Leitfähigkeit liefern.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die die Bauelementezuverlässigkeit durch Bereitstellen einer niedrigeren Übergangstemperatur und reduzierter Hotspot-Probleme durch erhöhte Wärmeleitfähigkeit verbessern.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die die thermische und elektrische Leitfähigkeit durch Bereitstellen der Möglichkeit, dünnere integrierte Schaltungschips zu verwenden, verbessern und dadurch die Zuverlässigkeit und Leistung von Bauelementen verbessern.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die eine Beanspruchung auf den integrierten Schaltungschip reduzieren, was es ermöglicht, größere Chips ohne die Ausbildung von Rissen zu verwenden.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die die Chipscherfestigkeit erhöhen.
  • Noch eine weitere Aufgabe der Erfindung besteht in der Bereitstellung einer derartigen Vorrichtung und eines derartigen Verfahrens, die Delaminierungsprobleme verhindern oder zumindest reduzieren.
  • Diese Aufgaben, unter anderem, werden gemäß einem ersten Aspekt der vorliegenden Erfindung gelöst durch ein Verfahren zum Befestigen integrierter Schaltungschips an Flanschen von integrierten Schaltungsbausteinen, wobei jeder der integrierten Schaltungschips von einem Wafer abgesägt wird. Das Verfahren umfaßt die folgenden Schritte: Reduzieren der Dicke des Wafers durch mechanisches Schleifen, Anwenden einer isotropen naßchemischen Ätzung auf dem Wafer, um durch Schleifen erzeugte Kristalldefekte zu eliminieren, Aufdampfen von Haftungs- und Diffusionsbarrieremetallen auf die Rückseite des Wafers, Aufdampfen von Au und Sn auf die Rückseite des Wafers, wobei der Gewichtsanteil von Au größer oder gleich 85% ist, Zersägen des Wafers in die Schaltungschips und Löten jedes der Schaltungschips an einen jeweiligen Flansch eines integrierten Schaltungsbausteins.
  • Diese Aufgaben werden unter anderem gemäß einem zweiten Aspekt der vorliegenden Erfindung gelöst durch ein Verfahren zum Herstellen eines an einem Flansch eines integrierten Schaltungsbausteins zu befestigenden integrierten Schaltungschips, wobei der integrierte Schaltungschip von einem Wafer abgesägt wird. Das Verfahren umfaßt die folgenden Schritte: Reduzieren der Dicke des Wafers durch mechanisches Schleifen, Anwenden einer isotropen naßchemischen Ätzung auf dem Wafer, um Kristalldefekte zu eliminieren, Aufdampfen von Haftungs- und Diffusionsbarrieremetallen auf die Rückseite des Wafers, Aufdampfen von Au und Sn auf die Rückseite des Wafers, wobei der Gewichtsanteil von Au größer oder gleich 85% ist und Zersägen des Wafers in die Schaltungschips.
  • Durch Anwenden einer isotropen naßchemischen Ätzung auf dem Wafer werden Kristalldefekte beseitigt. Dadurch wiederum erhält man einen sehr elastischen Wafer, der während des Sägens des Wafers in Chips nicht bricht. Um die recht rauhe Oberfläche des CuZr-Flansches vollständig zu bedecken, ist ein recht dickes Lot von 4–10 μm erforderlich. Dieses dicke Lot verursacht ein starkes Biegen des verdünnten Wafers. Während des Sägens des Wafers zu Chips ist es wichtig, daß der Wafer absolut plan ist, und deshalb wird der Wafer flach gemacht, indem er durch Vakuum an einen Waferhalter gesaugt wird. Wenn der Wafer nicht elastisch ist, sondern recht brüchig, wird er während dieses Planarisierungsprozesses brechen. Eine vollständige Eliminierung der Kristalldefekte ermöglicht es, den Wafer ohne Bruch zu glätten.
  • Diese Aufgaben, unter anderem, werden gemäß einem dritten Aspekt der vorliegenden Erfindung durch einen gemäß dem zweiten Aspekt der Erfindung hergestellten integrierten Schaltungschip gelöst.
  • Diese Aufgaben werden, unter anderem, gemäß einem vierten Aspekt der vorliegenden Erfindung durch einen integrierten Schaltungschip gelöst, der eine Schicht aus Haftungs- und Diffusionsbarrieremetallen auf einer Rückseite des an einem Flansch eines integrierten Schaltungsbausteins zu befestigenden Chips, einen Stapel aus abwechselnden Schichten aus Au und Sn, wobei eine erste Schicht im Stapel, die der Schicht aus Diffusionsbarrieremetallen am nächsten liegt, eine Au-Schicht ist und die Endschicht in dem Stapel eine Au-Schicht ist, umfaßt. Der integrierte Schaltungschip ist dadurch gekennzeichnet, daß der Gewichtsprozentsatz von Au zu Sn in dem Stapel größer oder gleich 85% ist.
  • Diese Aufgaben werden, unter anderem, gemäß einem fünften Aspekt der vorliegenden Erfindung durch einen integrierten Schaltungsbaustein gelöst, der einen Flansch und eine integrierte Schaltung gemäß dem dritten oder vierten Aspekt der Erfindung umfaßt, wobei der Flansch aus einer Legierung aus Cu und Zr hergestellt ist.
  • Ein Baustein mit einem Flansch aus CuZr ist kosteneffektiver als andere traditionelle Bausteine und weist hervorragende elektrische und thermische Charakteristiken auf.
  • Gemäß einer Variante der Erfindung wird eine Rauhätzung auf das Si nach dem isotropen naßchemischen Ätzen angewendet, um die Si-Oberfläche aufzurauhen. Gemäß noch einer weiteren Variante der Erfindung wird nach dem Rauhätzen ein Abrundungsätzen angewendet, um scharfe einspringende Spitzen zu eliminieren.
  • Das Rauhätzen führt zu einer mechanischen Verzahnungsfunktion und vergrößert den Kontaktbereich zwischen dem Si und den Haftungsmetallen wie etwa Ti. Dadurch wird das Risiko einer Delaminierung eliminiert oder zumindest weiter reduziert und der Haftungseffekt erhöht. Durch die Eliminierung von scharfen einspringenden Spitzen werden „Schatten" auf der Si-Oberfläche entfernt. Solche „Schatten" können es erschweren, die Si-Oberfläche während des Aufdampfens vollständig mit dem Haftungsmetall zu bedecken.
  • Gemäß einer Variante der Erfindung beseitigt der Schritt des Anwendens einer isotropen naßchemischen Ätzung mindestens 25 μm, bevorzugt 30 μm, der Waferrückseite.
  • Gemäß einer Variante der Erfindung ist der integrierte Schaltungschip weniger als 150 μm dick, bevorzugt etwa 40 μm bis 80 μm.
  • Gemäß einer Variante der Erfindung ist der Flansch eine Legierung aus Cu und Zr.
  • Gemäß einer Variante der Erfindung führt das Aufdampfen einer ersten Au-Schicht, einer Sn-Schicht und einer zweiten Au-Schicht den Schritt des Aufdampfens von Au und Sn auf die Rückseite des Wafers aus. Gemäß noch einer Variante der Erfindung ist die Endschicht aus Au in dem Stapel dick genug, um eine glatte Oberfläche zu erzeugen, um die Ablösung von einem UV-härtbaren Sägeband zu erleichtern, um eine von Resten freie saubere Au-Oberfläche zu erhalten und um eine vollständige Abdeckung der Sn-Oberfläche sicherzustellen, um die Ausbildung von Zinnoxid zu verhindern.
  • Herkömmliche Techniken verwenden im allgemeinen mehrere Schichten in einem Stapel, um eine Mischung zwischen den Metallen zu erzielen. Gemäß der vorliegenden Erfindung werden weniger Schichten verwendet. Dadurch werden die Kirkendall-Hohlräume reduziert. Dies bedeutet weiterhin, daß neben den Diffusionsbarrieremetallen eine dickere Au-Schicht erzielt wird. Dies verhindert oder reduziert zumindest die Migration von Sn in Richtung der Diffusionsbarrieremetalle, wodurch das Risiko einer Erosion der Diffusionsbarrieremetalle weiter reduziert und somit eine Delaminierung verhindert wird.
  • Übliche Diffusionsbarrieremetalle wie etwa Pt, Ni, Pd, Cr usw. können intermetallische Legierungen mit Sn bilden. Somit können die Diffusionsbarrieremetalle in dem AuSn-Lot aufgelöst werden und somit zur Erosion der Barriere führen, was eine Delaminierung bewirkt. Das erfundene Verfahren verhindert die Bildung von intermetallischen Legierungen zwischen den Sn in dem AuSn-Lot und den Diffusionsbarrieremetallen, wodurch die Zuverlässigkeit und der Hochtemperaturbetrieb des Bauelements wesentlich heraufgesetzt werden.
  • Gemäß einer Variante der Erfindung ist die Endschicht aus Au ungefähr zwischen 0,5 und 1,0 μm dick.
  • Indem man eine Au-Endschicht als Antioxidationsschicht hat und diese Schicht dick genug ausgeführt wird, wird die Ablösung des Sägebandes von dem Chip erleichtert, da durch die Au-Schicht im Vergleich zu der rauhen polykristallinen Struktur des Sn eine glattere Fläche erzielt wird. Die glattere Au-Oberfläche kann zu einer von Polymerresten freien Oberfläche führen, was wiederum die Bildung von Hohlräumen zumindest reduziert.
  • Gemäß einer Variante der Erfindung führt das Aufdampfen einer ersten Au-Schicht und einer Sn Schicht den Schritt des Aufdampfens von Au und Sn auf der Rückseite des Wafers aus.
  • Gemäß einer Variante der Erfindung wird die erste Au-Schicht so ausgebildet, daß zumindest ein Teil der ersten Au-Schicht, neben der Diffusionsbarrieremetallschicht angeordnet, während des Schritts des Lötens des Schaltungschips an den Flansch seinen festen Zustand beibehält.
  • Während des Lötens liegt die Temperatur über dem Schmelzpunkt von 232 Grad Celsius für Sn, was dann intermetallische Legierungen mit dem Au auszubilden beginnt, wie etwa AuSn und Au5Sn, die jeweils eine niedrigere Schmelztemperatur als Au aufweisen. Au wird schnell von beiden Seiten in die geschmolzene Sn-Schicht migrieren, d. h., die Au-Schicht neben den Diffusionsbarrieremetallen und auch von der Au-Schicht an den Bausteinflansch. Somit wird eine Lötung erzielt, die den Schaltungschip auf dem Bausteinflansch befestigt. Jedoch ist die Au-Schicht neben der Diffusionsbarrieremetallschicht so dick, daß die Diffusion aus festem Au in die geschmolzene Sn-Schicht oder die flüssige Mischung aus Au und Sn, wodurch eine eutektische Legierung bei etwa 280 Grad Celsius gebildet wird, nicht vollständig ist, und da die Temperatur, die unter 340 Grad Celsius liegt, während des Lötens niemals den Schmelzpunkt für Au von 1063 Grad Celsius oder für eine an Au reiche Mischung aus Au und Sn im Vergleich zu der eutektischen Zusammensetzung aus Au und Sn erreicht, wird der Teil der Schicht neben den Diffusionsbarrieremetallen intakt gehalten. Dadurch wird verhindert, daß das Sn die Diffusionsbarrieremetalle erreicht und erodiert. Die eutektische Zusammensetzung aus Au und Sn umfaßt 80 Gewichtsprozent Au und 20 Gewichtsprozent Sn.
  • Gemäß einer Variante der Erfindung ist die erste Schicht aus Au etwa 3 μm bis 6 μm, bevorzugt 5 μm, dick.
  • Gemäß einer Variante der Erfindung umfaßt der Flansch eine Schicht aus plattiertem Au, die 0,4 bis 2,5 μm dick ist, die zusammen mit den Au- und Sn-Schichten auf dem Chip während des Schritts des Lötens eine Legierung bildet, die an Au reicher ist als die eutektische Zusammensetzung. Die an Au reiche Legierung kann zwischen 86 und 89 Gewichtsprozent Au umfassen.
  • Gemäß einer Variante der Erfindung umfaßt der Schritt des Aufdampfens von Haftungs- und Diffusionsbarrieremetallen das Aufdampfen einer Ti-Schicht und das Aufdampfen einer Pt-Schicht auf der Rückseite des Wafers.
  • Weitere Charakteristiken der Erfindung und Vorteile davon ergeben sich aus der folgenden ausführlichen Beschreibung von Ausführungsformen der Erfindung.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ein eingehenderes Verständnis der vorliegenden Erfindung ergibt sich aus der ausführlichen Beschreibung von Ausführungsformen der vorliegenden Erfindung, die unten angegeben sind, und den beiliegenden 1–6, die lediglich als Veranschaulichung angegeben sind und somit die vorliegende Erfindung nicht beschränken.
  • 1 ist ein schematisches Flußdiagramm einer Ausführungsform gemäß der Erfindung.
  • 2 ist ein schematisches Flußdiagramm des in 1 gezeigten Defektätzungsschritts, in mehr Detail.
  • 3 ist ein schematisches Flußdiagramm des in 1 gezeigten Aufdampfungsschritts, in mehr Detail.
  • 4 ist eine schematische Seitenansicht eines Schaltungschips gemäß der vorliegenden Erfindung.
  • 5 ist eine schematische Draufsicht auf einen integrierten Schaltungsbaustein gemäß der vorliegenden Erfindung, der eine integrierte Schaltung gemäß der vorliegenden Erfindung umfaßt.
  • 6 ist eine schematische Draufsicht auf einen Teil eines Bausteins gemäß der vorliegenden Erfindung, der gemäß der vorliegenden Erfindung montierte Schaltungen und Leistungstransistoren umfaßt.
  • BEVORZUGTE AUSFÜHRUNGSFORMEN
  • In der folgenden Beschreibung werden zu Zwecken der Erläuterung und nicht der Beschränkung spezifische Details wie etwa besondere Techniken und Anwendungen dargelegt, um ein eingehendes Verständnis der vorliegenden Erfindung zu vermitteln. Für den Fachmann ist jedoch klar, daß die vorliegende Erfindung in anderen Ausführungsformen praktiziert werden kann, die von diesen spezifischen Details abweichen. In anderen Fällen werden detaillierte Beschreibungen wohlbekannter Verfahren und Vorrichtungen weggelassen, um nicht die Beschreibung der vorliegenden Erfindung mit unnötigen Details zu verschleiern.
  • 1 ist ein schematisches Flußdiagramm einer Ausführungsform gemäß der vorliegenden Erfindung, die die verschiedenen Schritte im Prozeßfluß offenbart. Im Schritt 101 wird der Wafer unter Verwendung eines mechanischen DISCO-Schleifwerkzeugs von etwa 525 oder 675 μm auf eine Waferdicke verdünnt, die etwa 30 μm dicker ist als die endgültige Chipdicke, in der vorliegenden Ausführungsform etwa 110 μm. Zweitens wird im Schritt 102 eine Defektätzung von etwa 30 μm ausgeführt. Die Rauheit der Oberfläche wird durch einen chemischen SEZ-Ätzer gesteuert. Die endgültige Dicke des Si-Wafers beträgt etwa 80 μm. Für einige Anwendungen kann vorhergesehen werden, daß die endgültige Dicke lediglich 40 μm betragen muß. Die Defektätzung beseitigt Kristalldefekte und führt zu einem elastischen Si-Wafer. Dies ist wichtig, weil während des Aufdampfungsstadiums die aufgedampften Metalle auf dem Si-Wafer verursachen, daß er sich in Abhängigkeit von der Waferdicke und der Lot-Metallstapelzusammensetzung und der Gesamtdicke recht stark biegt. Während des Sägens des Wafers in Chips muß der Wafer absolut flach sein, und wenn der Wafer brüchig ist, wird er während des Glättungsprozesses brechen. Durch Ausführen der Defektätzung wird der Wafer elastisch gemacht, und es wird möglich sein, ihn während des Sägens zu glätten.
  • Die Rauheit wird gesteuert, so daß sich ein Rauheitsbereich von 0,4–1,0 μm ergibt, so daß eine verstärkte mechanische Verzahnung zwischen dem Metallstapel und der aufgerauhten Si-Oberfläche ergibt. Die rauhe Si-Oberfläche wird auch dem Kontaktbereich zwischen dem Wafer und der Haftungsmetallschicht vergrößern. Folglich kann man im Vergleich zu der flachen Si-Oberfläche eine um ein Vielfaches stärkere Haftung erhalten. Eine Scherfestigkeit von mehr als 20 kg/5 mm2 wurde gemessen. Die Defektätzung wird in Verbindung mit 2 näher beschrieben.
  • Im Schritt 103 wird eine HF-Feuchtigkeitsbehandlung vorgenommen, um das auf der Si-Oberfläche durch den Sauerstoff in der Umgebungsluft ausgebildete native Oxid zu beseitigen. Alternativ kann ein HF-Aufschleudern mit einer verdünnten Lösung verwendet werden. Das F in der HF-Feuchtigkeit oder HF-Wasserlösung verbindet sich auch mit dem Si auf der Oberfläche und führt zu einer Passivierung der Si-Oberfläche durch Ausbilden von Si-F-Bindungen, die eine Oberflächenoxidation verhindern. Das Aufdampfen des Haftungsmetalls, des Diffusionsbarrieremetalls und des Au/Sn-Stapels wird im Schritt 104 durchgeführt. Dieser Schritt ist in 3 weiter detailliert. Nach dem Aufdampfen wird der Wafer mit einem UV-härtbaren Band an die Rückseite geklebt und im Schritt 105 zersägt, und schließlich werden die individuellen Chips an jeweilige Bausteinflansche gelötet. Das Löten erfolgt in einer Ameisensäure oder Stickstoffumgebung für etwa 30 bis 150 Sekunden bei einer Temperatur von 290–320 Grad Celsius je nach den verwendeten Lötwerkzeugen, wie etwa chargenmäßig oder einzelne Bausteine. Da die Verfestigungstemperatur etwa 280 Grad Celsius beträgt, verglichen mit den 370 Grad für das Löten mit AuSi, wird auf den Chips weniger Beanspruchung induziert.
  • 2 ist ein schematisches Flußdiagramm von Schritt 102 in 1, der die rauhe Defektätzung ist. Im Schritt 201 wird unter Verwendung von Spinetch® BT als Medium mit einer Strömung von 1,2 1/min und bei einer Temperatur von 25 Grad Celsius eine Volumensiliziumätzung vorgenommen. Schritt 201 wird 40 Sekunden lang durchgeführt. Bei Schritt 202 wird 3 Sekunden lang ein Abschleudern durchgeführt. Bei Schritten 201 und 202 beträgt die Waferhalterungsge schwindigkeit 1400 min–1. Für alle folgenden Schritte beträgt die Waferhalterungsgeschwindigkeit 700 min–1.
  • Im Schritt 203 wird eine Rauhätzung durchgeführt, wobei 1 Teil HF, 2 Teile HNO3 und 8 Teile H2SO4 als Medium mit einem Fluß von 1,0 1/min verwendet werden. Die Temperatur im Schritt 203 ist auf 55 Grad Celsius eingestellt, und der Schritt wird 60 Sekunden lang durchgeführt. Danach erfolgt 3 Sekunden lang ein Abschleuderschritt 204 und 5 Sekunden lang ein Spülschritt 205 unter Verwendung von DI als Medium mit einem Fluß von 1,0 l/min. Ein Spitzenabrundungsschritt 206 unter Verwendung von Spinetch® D für das Medium und mit einem Fluß von 1,0 l/min wird 2 Sekunden lang bei einer Temperatur von 25 Grad Celsius durchgeführt. Ein Spülschritt 207 unter Verwendung des Mediums DI mit einem Fluß von 1,0 l/min wird 10 Sekunden lang durchgeführt, und schließlich erfolgt ein Abschleuderschritt 208 10 Sekunden lang bei einer Waferhalterungsgeschwindigkeit von 1500 min–1.
  • 3 ist ausführlicher ein schematisches Flußdiagramm des Aufdampfungsschritts 104 in 1. Das Flußdiagramm in 3 offenbart die insgesamt 9,1 μm dicke Elektronenstrahlaufdampfung des Ti/Pt/Au/Sn/Au-Stapels. Die Zielzusammensetzung des Chips beträgt Au:Sn = 85:15 Gew.-%. Die Elektronenstrahlaufdampfung ist mit drei Knudsen-Planetarien ausgestattet, wodurch man eine gleichförmige Abscheidung mit einer Genauigkeit von besser als +/– 5%, in der Regel +/– 3%, bei der Dicke erzielt. Die Abscheidungseffizienz beträgt etwa 50%.
  • Im Schritt 301 wird der Basisdruck von einer Kryopumpe auf weniger als 1,5·10–7 mbar heruntergepumpt, um eine sauerstoffinduzierte Lotaggregierung zu verhindern. Im Schritt 302 wird die Haftungsmetallschicht hinzugefügt durch Aufdampfen einer 150 nm dicken Ti-Schicht mit einer Aufdampfungsgeschwindigkeit von 1,0 nm/s, und im Schritt 303 wird die Diffusionsbarrieremetallschicht hinzugefügt durch Aufdampfen einer 150 nm dicken Pt-Schicht bei einer Aufdampfungsgeschwindigkeit von 0,5 nm/s. Im Schritt 304 wird eine 5000 nm dicke Au-Schicht, die in dem Lotstapel die erste Schicht bildet, durch Aufdampfen mit einer Geschwindigkeit von 1,0 nm/s hinzugefügt. Aufdampfung induziert eine Kondensationshitze zu dem Wafer und dem bereits auf dem Wafer befindlichen Metallstapel, und so erfolgt bei Schritt 305 eine 20 Minuten lange Pause, damit sich der Wafer abkühlen kann. Im Schritt 306 wird eine 2800 nm-Sn-Schicht bei einer Aufdampfungsgeschwindigkeit von 1,5 nm/s hinzugefügt, und im Schritt 307 erfolgt eine weitere Pause von 20 Minuten. Schließlich wird eine Antioxidationskappenschicht mit einer 1000 nm dicken Au-Schicht bei einer Aufdampfungsgeschwindigkeit von 1,0 nm/s hinzugefügt. Die Wafertemperatur liegt während des ganzen Abscheidungsprozesses in der Regel unter 130 Grad Celsius. Die Elektronenstrahlaufdampfungsvorrichtung ist auch mit sechs Quarzkristallen ausgestattet, um die Dicke der Metallabscheidung genau zu überwachen.
  • 4 ist eine schematische Seitenansicht eines integrierten Schaltungschips gemäß der vorliegenden Erfindung, der den gemäß den weiter oben beschriebenen Verfahren hergestellten Metallstapel umfaßt. Die Figur ist nicht maßstabsgetreu. Ein Schaltungschip 401 weist auf seiner Rückseite eine 150 nm dicke erste Schicht aus Ti 402 auf. Auf der Ti-Schicht 402 ist eine 150 nm dicke Pt-Schicht 403, eine 5000 nm dicke Au-Schicht 404, eine 2800 nm dicke Sn-Schicht 405 und schließlich eine 1000 nm dicke Au-Schicht aufgedampft. Die Schichten 402 bis 406 stellen den Metallstapel dar.
  • Ein dünnerer Metallstapel wird bevorzugt, wenn die Waferdicke bei etwa 60 μm oder darunter liegt. Der dünnere Metallstapel von 6 μm erfordert eine bessere Flachheit des Flansches. Ein derartiger dünnerer Metallstapel kann beispielsweise in der Reihenfolge von der Si-Oberfläche nach außen durch 100 nm Ti/100 nm Pt/3400 nm Au/1900 nm Sn/700 nm Au gebildet werden.
  • 5 ist eine schematische Draufsicht auf einen Baustein 501 gemäß der vorliegenden Erfindung. Der Baustein umfaßt einen Flansch 502, auf den ein integrierter Schaltungschip 503 gemäß der vorliegenden Erfindung gelötet worden ist.
  • 6 ist eine schematische Draufsicht auf einen Teil eines Bausteins gemäß der Erfindung. Ein Flansch 601 des Bausteins umfaßt einen Fensterrahmen 602. An dem Fensterrahmen ist ein externes Verbindungsstück 603 montiert. Kondensatoren 604 sind durch Au-Drahtbonds 606 mit Leistungstransistoren 605 und weiterhin mit dem externen Verbindungsstück 603 verbunden. In dieser Ausführungsform gibt es somit mehrere Schaltungen und diskrete Komponenten unterschiedlicher Arten, die gemäß den hierin beschriebenen Verfahren an den Flansch 601 gelötet sind.
  • Es ist offensichtlich, daß die Erfindung auf vielerlei Weisen variiert werden kann. Solche Variationen sind nicht als eine Abweichung von dem Schutzbereich der Erfindung anzusehen. Alle derartigen Modifikationen, wie sie für den Fachmann offensichtlich sind, sollen innerhalb des Schutzbereichs der beigefügten Ansprüche enthalten sein.

Claims (41)

  1. Verfahren zum Befestigen von Si-Schaltungschips (503) an Kühlkörpern (502), wobei jeder der Chips (503) von einem Wafer (401) abgesägt wird, umfassend die folgenden Schritte: – Reduzieren der Dicke des Wafers (401) durch mechanisches Schleifen, – Anwenden einer isotropen naßchemischen Ätzung auf dem Wafer (401), um Kristalldefekte zu eliminieren, – Aufdampfen von Haftungs- (402) und Diffusions-(403)-Barrieremetallen auf die Rückseite des Wafers (401), – Aufdampfen von Au (404, 406) und Sn (405) auf die Rückseite des Wafers (401), wobei der Gewichtsanteil von Au (404, 406) größer oder gleich 85% ist, – Zersägen des Wafers (401) in die Schaltungschips (503) und – Löten jedes der Schaltungschips (503) an einen jeweiligen Kühlkörper (502).
  2. Verfahren nach Anspruch 1, wobei – der Kühlkörper (502) ein Flansch eines integrierten Schaltungsbausteins (501) ist.
  3. Verfahren nach Anspruch 1, wobei – der Kühlkörper (502) ein Kühlkörper auf einem HF-Leistungsmodul oder einer gedruckten Leiterplatte ist.
  4. Verfahren nach einem der Ansprüche 1–3, wobei der Schaltungschip (503) ein integrierter Schaltungschip, ein Leistungstransistor oder ein Kondensator ist, und wobei einer oder mehrere der Schaltungschips (503) an einen jeweiligen Flansch (502) des Bausteins (501) gelötet sind.
  5. Verfahren nach einem der Ansprüche 1–4, wobei die isotrope naßchemische Ätzung eine isotrope Aufschleuderätzung ist.
  6. Verfahren nach Anspruch 1, umfassend den folgenden Schritt: – Anwenden einer aufrauhenden Aufschleuderätzung auf die Si-Oberfläche nach der isotropen naßchemischen Ätzung zum Aufrauhen der Si-Oberfläche.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Anwendens einer isotropen naßchemischen Ätzung mindestens 25 μm der Waferrückseite entfernt.
  8. Verfahren nach Anspruch 1, wobei – der Kühlkörper (502) reines Cu oder eine Legierung aus Cu und Zr oder ein CPC-Material oder ein PCM-Material ist.
  9. Verfahren nach Anspruch 1, wobei – der Schritt des Aufdampfens von Au (404, 406) und Sn (405) auf die Rückseite des Wafers (401) durchgeführt wird durch Aufdampfen einer ersten Au-Schicht (404), einer Sn-Schicht (405) und einer zweiten Au-Schicht (406).
  10. Verfahrensschritt nach Anspruch 1, wobei – der Schritt des Aufdampfens von Au (404, 406) und Sn (405) auf die Rückseite des Wafers (401) durchgeführt wird durch Aufdampfen einer ersten Au-Schicht (404) und einer Sn-Schicht (405).
  11. Verfahren nach Anspruch 10, wobei – die erste Au-Schicht (404) so ausgebildet wird, daß mindestens ein Teil der ersten Au-Schicht (404), neben der Diffusionsbarrieremetallschicht (403) angeordnet, während des Schritts des Lötens des Schaltungschips (503) an den Kühlkörper (502) seinen festen Zustand beibehält.
  12. Verfahren nach Anspruch 1, wobei – der Kühlkörper (502) eine Schicht aus plattiertem Au umfaßt, die zusammen mit den Au-(404, 406) und Sn-(405)-Schichten auf dem Wafer (401) während des Schritts des Lötens ein an Au reicheres Lot bildet als die eutektische Zusammensetzung aus Au und Sn, mit 80 Gew.-% Au und 20 Gew.-% Sn.
  13. Verfahren nach Anspruch 12 wobei – das an Au reichere Lot zwischen 86 und 89 Gewichtsprozent Au umfaßt.
  14. Verfahren nach Anspruch 1, wobei – der Schritt des Aufdampfens von Haftungs-(402)- und Diffusions-(403)-Barrieremetallen das Aufdampfen einer Ti-Schicht (402) und das Aufdampfen einer Pt-Schicht (403) auf der Rückseite des Wafers (401) umfaßt.
  15. Verfahren nach Anspruch 6, umfassend den folgenden Schritt: – Anwenden einer Abrundungs-Aufschleuderätzung nach der Aufrauhungsätzung, um scharfe einspringende Spitzen zu eliminieren.
  16. Verfahren zum Herstellen eines an einem Kühlkörper (502) zu befestigenden Si-Schaltungschips (503), wobei der Schaltungschip (503) von einem Wafer (401) abgesägt wird, umfassend die folgenden Schritte: – Reduzieren der Dicke des Wafers (401) durch mechanisches Schleifen, – Anwenden einer isotropen naßchemischen Ätzung auf dem Wafer (401), um Kristalldefekte zu eliminieren, – Aufdampfen von Haftungs-(402) und Diffusions-(403)-Barrieremetallen auf die Rückseite des Wafers (401), – Aufdampfen von Au (404, 406) und Sn (405) auf die Rückseite des Wafers (401), wobei der Gewichtsanteil von Au größer oder gleich 85% ist und – Zersägen des Wafers (401) in die Schaltungschips (503).
  17. Verfahren nach Anspruch 16, wobei – der Kühlkörper (502) ein Flansch eines Schaltungsbausteins (501) ist.
  18. Verfahren nach Anspruch 16, wobei – der Kühlkörper (502) ein Kühlkörper auf einem HF-Leistungsmodul oder einer gedruckten Leiterplatte ist.
  19. Verfahren nach Anspruch 16, wobei der Schaltungschip (503) ein integrierter Schaltungschip, ein Leistungstransistor oder ein Kondensator ist, und wobei einer oder mehrere der Schaltungschips an einen jeweiligen Flansch des Bausteins gelötet sind.
  20. Verfahren nach Anspruch 16, wobei die isotrope naßchemische Ätzung eine isotrope Aufschleuderätzung ist.
  21. Verfahren nach Anspruch 16, umfassend den folgenden Schritt: – Anwenden einer aufrauhenden Ätzung auf das Si nach der isotropen naßchemischen Ätzung zum Aufrauhen der Si-Oberfläche.
  22. Verfahren nach Anspruch 16, wobei – der Schritt des Aufdampfens von Au (404, 406) und Sn (405) auf die Rückseite des Wafers (401) durchgeführt wird durch Aufdampfen einer ersten Au-Schicht (404), einer Sn-Schicht (405) und einer zweiten Au-Schicht (406).
  23. Verfahren nach Anspruch 22, wobei – die erste Au-Schicht (404) so ausgebildet wird, daß mindestens ein Teil der ersten Au-Schicht (404), neben der Pt-Schicht (403) angeordnet, während des Schritts des Lötens des Schaltungschips (503) an den Kühlkörper (502) ihren festen Zustand beibehält.
  24. Verfahren nach Anspruch 16, wobei – der Flansch (502) eine Schicht aus plattiertem Au umfaßt, die zusammen mit den Au-(404, 406) und Sn-(405)-Schichten auf dem Chip während des Schritts des Lötens ein an Au reicheres Lot bildet.
  25. Verfahren nach Anspruch 24, wobei – das an Au reichere Lot zwischen 86 und 89 Gewichtsprozent Au umfaßt.
  26. Verfahren nach Anspruch 16, wobei – der Schritt des Aufdampfens von Haftungs-(402)- und Diffusions-(403)-Barrieremetallen das Aufdampfen einer Ti-Schicht (402) und das Aufdampfen einer Pt-Schicht (403) auf der Rückseite des Wafers (401) umfaßt.
  27. Verfahren nach Anspruch 21, umfassend den folgenden Schritt: – Anwenden einer Abrundungsätzung nach der Aufrauhungsätzung, um scharfe einspringende Spitzen zu eliminieren.
  28. Si-Schaltungschip, hergestellt nach einem der Ansprüche 16 bis 27.
  29. Si-Schaltungschip, umfassend: – eine Schicht aus Haftungs-(402)- und Diffusions-(403)-Barrieremetallen auf einer Rückseite des an einem Kühlkörper (502) anzubringenden Chips (503), – einen Stapel von abwechselnden Schichten aus Au (404, 406) und Sn (405), wobei eine erste Schicht (404) in dem Stapel neben der Schicht aus Diffusionsbarrieremetall (403), eine Au-Schicht (404) ist und die Endschicht in dem Stapel eine Au-Schicht (406) ist, dadurch gekennzeichnet, daß – der Gewichtsprozentsatz von Au zu Sn in dem Stapel größer oder gleich 85% ist.
  30. Schaltungschip nach Anspruch 29, wobei der Schaltungschip ein integrierter Schaltungschip, ein Leistungstransistor, ein Kondensator, eine Induktionsspule, eine Diode oder ein Widerstand ist.
  31. Schaltungschip nach Anspruch 29, wobei – die Schicht aus Haftungs-(402)- und Diffusions-(403)-Barrieremetallen eine erste Schicht aus Ti (402) und eine zweite Schicht aus Pt (403) umfaßt.
  32. Schaltungschip nach Anspruch 29, wobei – der Schaltungschip weniger als 150 μm dick ist, bevorzugt 40 μm bis 80 μm.
  33. Schaltungschip nach Anspruch 29, wobei – die Rückseite des Schaltungschips ein Minimum an oder keine Kristalldefekte umfaßt.
  34. Schaltungschip nach Anspruch 29, wobei – die erste Schicht aus Au (404) in dem Stapel so dick ist, daß zumindest ein Teil der Schicht (404), neben dem Diffusionsbarrieremetall (403), während des Lötens des Chips an einen Kühlkörper (502) seinen festen Zustand beibehält.
  35. Schaltungschip nach Anspruch 34, wobei – die erste Schicht aus Au (404) 3 μm bis 6 μm, bevorzugt 5 μm dick ist für eine Chipdicke über 60 μm und 3 μm für eine Chipdicke unter 60 μm.
  36. Schaltungschip nach Anspruch 29, wobei – die Endschicht aus Au (406) in dem Stapel dick genug ist, um eine glatte Oberfläche zu erzeugen, um das Ablösen vom Sägeband zu erleichtern.
  37. Schaltungschip nach Anspruch 36, wobei – die Endschicht aus Au (406) zwischen 0,5 und 1,0 μm dick ist.
  38. Schaltungschip nach Anspruch 29, wobei – der Stapel aus abwechselnden Schichten aus Au (404, 406) und Sn (405) 3 Schichten umfaßt, nämlich eine erste Schicht aus Au (404), eine Schicht aus Sn (405) und eine Endschicht aus Au (406).
  39. Schaltungsbaustein, umfassend einen Flansch (502) und eine integrierte Si-Schaltung (503) nach einem der Ansprüche 29 bis 38, wobei der Flansch (502) aus einer Legierung aus Cu und Zr oder einem CPC-Material oder einem PCM-Material hergestellt ist.
  40. Leistungsmodul, umfassend einen Kühlkörper (502) und eine integrierte Si-Schaltung (503) nach einem der Ansprüche 29 bis 38, wobei der Kühlkörper (502) aus einer Legierung aus Cu und Zr oder einem CPC-Material oder einem PCM-Material hergestellt ist.
  41. Schaltungsbaustein nach Anspruch 39, wobei – die Beziehung zwischen Au (404, 406) und Sn (405) in dem Stapel aus Au und Sn durch die Anforderung bestimmt wird, daß nach dem Löten des Schaltungschips (503) an den Flansch (502) auf dem integrierten Schaltungspaket (501) der Gewichtsprozentsatz von Au in dem Stapel zwischen 86% und 89% liegen sollte.
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