DE4126766C2 - Hochfrequenz-und Hochleistungshalbleitereinrichtung und Verfahren zur Herstellung derselben - Google Patents
Hochfrequenz-und Hochleistungshalbleitereinrichtung und Verfahren zur Herstellung derselbenInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine
Hochfrequenz- und Hochleistungshalbleitereinrichtung
nach dem Oberbegriff des Anspruchs 1
und ein Verfahren zur Herstellung derselben.
Eine Halbleitereinrichtung nach dem
Oberbegriff des Anspruchs 1 ist aus
Patents Abstracts of Japan, 1986, Vol. 10,
Nr. 170, E-412 zur JP 61-23350 (A)
bekannt.
Fig. 7 ist eine Querschnitts-Prinzipdarstellung, die den Aufbau
einer Hochfrequenz- und Hochleistungs-Halbleiterein
richtung zeigt. Die Halbleitereinrichtung weist zunächst ein GaAs-
Halbleitersubstrat 1 auf. Elemente 2 wie FET sind im Oberflächen
bereich des Substrates 1 erzeugt. Durchgangslöcher 3 sind durch
das Substrat hindurch gebildet, um die Vorderseite und die Rück
seite des Substrates 1 elektrisch miteinander zu verbinden. Eine
Metallschicht 3a, die etwa Au aufweist, ist auf der Innenwandober
fläche des Durchgangsloches gebildet. Die rückseitige Oberfläche
(Rückseite) des Substrates 1 ist auf einer Wärmeableitungsplatte
(plated heat sink = PHS) 7 befestigt, die Au aufweist, um Wärme
abzustrahlen. Eine Krümmung des Chips ist durch δ bezeichnet und
die Länge der längeren Kante des Chips ist mit l bezeichnet.
Die Halbleitereinrichtung wird wie folgt hergestellt.
Zuerst werden Elemente 2 wie FET im Oberflächengebiet des Halblei
tersubstrates 1, das eine hinreichende Dicke aufweist, gebildet
und Durchgangslöcher 3 durch das Substrat 1 werden gebildet. Da
nach wird das Halbleitersubstrat 1 auf seiner Rückseite poliert,
bis die Dicke des Substrates 1 etwa 30 µm beträgt, so daß die Me
tallschicht 3a im Durchgangsloch 3 seinen Boden freilegt. Eine PHS
7 von etwa 40 µm Dicke wird auf der Rückseite des Substrates 1
durch Elektroplattieren von Au gebildet. Danach werden das
Substrat 1 und die PHS 7 durch Zerschneiden oder Ätzen getrennt,
und Hochfrequenz- und Hochleistungs-Halbleiterchips werden als
Halbleitereinrichtungen erhalten.
Bei einer solchen Halbleitereinrichtung hat die PHS 7 allgemein
die Funktion der Ableitung (Abstrahlung) der Wärme, die im Ele
mentteil 2 wie einem FET, der im Oberflächengebiet des Halbleiter
substrates 1 gebildet ist, erzeugt wird. Sie hat auch die Funk
tion, als Verstärkungsteil für das dünne Halbleitersubstrat zu
dienen, wodurch die Handhabung des Chips erleichtert wird. Bei
dieser Halbleitereinrichtung kommt jedoch infolge des Unterschie
des zwischen den linearen Ausdehnungskoeffizienten der Materia
lien, d. h. des Substrates 1 und der Au-PHS 7, eine Krümmung des
Chips vor.
Bei einem Beispiel, bei dem das Substrat 1 eine GaAs-Schicht von
etwa 30 µm Dicke und die PHS 7 eine Au-Schicht von etwa 40 µm
Dicke sind, folgen, wenn die folgende Bimetall-Formel mit einer
angenommenen Temperatur von 300°C
für das Befestigen des Substrats auf der Unterlage (=Chip-Bonden)
verwendet wird, die Krümmung δ und die Länge der längeren Chipkante 1, der in Fig. 8
gezeigten Beziehung, wobei die Krümmung δ mit wachsender
Länge der längeren Chipkante 1 stark anwächst.
wobei
α₁: Linearer Ausdehnungskoeffizient von GaAs
(6 × 10-6 grd-1)
α₂: Linearer Ausdehnungskoeffizient von Au
(14 × 10-6 grd-1)
m = h₁/h₂
(h₁: Dicke des GaAs-Substrates
h₂: Dicke der PHS)
n = E₁/E₂,
h = h₁+h₂
E₁: Young'scher Modul von GaAs (8,55 × 10¹¹)
E₂: Young'scher Modul von Au (7,8 × 10¹⁰)
ΔT: Temperaturdifferenz (300°C-25°C = 275 grd)
α₁: Linearer Ausdehnungskoeffizient von GaAs
(6 × 10-6 grd-1)
α₂: Linearer Ausdehnungskoeffizient von Au
(14 × 10-6 grd-1)
m = h₁/h₂
(h₁: Dicke des GaAs-Substrates
h₂: Dicke der PHS)
n = E₁/E₂,
h = h₁+h₂
E₁: Young'scher Modul von GaAs (8,55 × 10¹¹)
E₂: Young'scher Modul von Au (7,8 × 10¹⁰)
ΔT: Temperaturdifferenz (300°C-25°C = 275 grd)
Die Krümmung wird nach der folgenden Formel berechnet:
δ = R(1-cos Θ)
Θ = tan-1(l/2R)
Θ = tan-1(l/2R)
Wenn die Länge der längeren Chipkante 1 größer als 2,5 mm ist,
wird es aufgrund der oben beschriebenen Bedingungen bei den Halb
leitereinrichtungen nach dem Stand der Technik schwierig, bei der
Montage eines Chips auf einen Chipträger das Chip-Bonden
und das Drahtbonden durchzuführen. Daneben wird die Kontaktfläche
zwischen dem Chip und dem Chipträger stark verkleinert. Dies ver
schlechtert erheblich die Abstrahlungscharakteristik, was zum
Nichterreichen der gewünschten HF-Charakteristiken führt.
Als Maßnahme zur Verhinderung einer solchen Krümmung des Chips
wird in der veröffentlichten japanischen Patentanmeldung
No. 61 23 350 eine Struktur beschrieben, bei der auf der Rückseite des
Halbleitersubstrates ein hohler Teil erzeugt wird, so daß das
Halbleitersubstrat direkt unterhalb eines aktiven Gebietes dünner
als der Randbereich ist, und ein Metall wird in diesen hohlen Teil
gefüllt. In diesem Falle wird jedoch der Strahlungsbereich auf der
Rückseite des Substrates verschmälert und der Abstrahlungseffekt
stark verringert.
Aus Patent Abstracts of Japan, 1984, Vol. 8, Nr. 161, E. 257 zur
JP 59-61052 (A) ist eine Halbleitereinrichtung bekannt, bei der
ein Hochleistungs-Halbleiterelement aus Silizium auf einer Wärme
platte mit guter thermischer Leitfähigkeit über eine Wärmesenke
verbunden ist, wobei eine Pufferplatte zwischen das Halbleiter
element und die Wärmesenke gesetzt ist. Die Pufferplatte weist
Abschnitte aus Metallen mit guter thermischer Leitfähigkeit auf,
die von Abschnitten aus Metallen mit einem kleinen Wärmeausdeh
nungskoeffizienten umgeben sind.
Aus der DE 33 14 996 A1 ist ein sogenanntes zusammengesetztes
Substrat in Form einer mit Zellen versehenen Platte, die aus
Aluminiumoxid besteht und ein in den Zellen angeordnetes wärme
leitendes Material, wie ein Metall, aufweist, bekannt. Auf einer
solchen Platte wird zum Beispiel eine Halbleitervorrichtung auf
eine Metallisierung geklebt oder gelötet.
Aus der DE 32 21 199 A1 ist eine Halbleiteranordnung des iso
lierten Typs bekannt, bei der eine zusammengesetzte Metallplatte
zwischen einem Isolierkörper aus z. B. einer Aluminiumoxidplatte,
die mit einem Metallträger verbunden ist, und einer Schaltungsan
ordnung auf einem Halbleitersubstrat angeordnet ist. Die Metall
platte weist eine horizontale Schichtanordnung auf. Dabei kann
der Wärmeausdehnungskoeffizient der zusammengesetzten Metall
platte durch Ändern der Art des Metalls, der Zusammensetzung der
Legierung oder des Walzgrades, wenn die Verbindung durch ein
Walzverfahren erfolgt, eingestellt werden.
Es ist Aufgabe der vorliegenden Erfindung, eine Hochfrequenz- und
Hochleistungshalbleitereinrichtung, bei der eine Krümmung des
Chips verhindert wird und bei der es keine Verschlechterung der
Abstrahlungscharakteristik gibt, auch wenn die Chipgröße erhöht
wird, und ein Verfahren zur Herstellung einer solchen Halbleiter
einrichtung anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach
Anspruch 1 oder ein Verfahren nach Anspruch 7.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange
geben.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigen:
Fig. 1-Fig. 4 Querschnittdarstellungen, die einen Aufbau ei
ner Hochfrequenz- und Hochleistungs-Halblei
tereinrichtung nach der ersten - vierten Aus
führungsform zeigen,
Fig. 5 eine Querschnittsdarstellung, die ein Verfah
ren zur Herstellung der Halbleitereinrichtung
nach der ersten Ausführungsform zeigt,
Fig. 6 eine Querschnittsdarstellung, die ein
Verfahren zur Herstellung der
Halbleitereinrichtung nach der zweiten
Ausführungsform zeigt,
Fig. 7 eine Querschnittsdarstellung, die
zur Erläuterung der Problemstellung den Aufbau
einer Hochfrequenz- und
Hochleistungs-Halbleitereinrichtung zeigt, und
Fig. 8 eine Darstellung, die die Beziehung zwischen
der Krümmung eines Chips und der Länge der
längeren Chipkante bei der
Hochfrequenz- und Hochleistungs-Halbleiterein
richtung aus Fig. 7 angibt.
Fig. 1 ist eine Querschnittsdarstellung, die den Aufbau einer
Hochfrequenz- und Hochleistungs-Halbleitereinrichtung nach einer
ersten Ausführungsform zeigt. Fig. 5 zeigt eine Querschnittsdar
stellung zur Erklärung des Verfahrens zur Herstellung der Einrich
tung nach Fig. 1. In den Fig. 1 und 5 sind den bereits mit Be
zug auf Fig. 7 beschriebenen Elementen die gleichen Bezugszeichen
gegeben, und diese werden hier nicht nochmals beschrieben. Anders
als die herkömmliche Einrichtung, enthält die Einrichtung nach
Fig. 1 eine Au-PHS 7 nur auf einem Teil, der dem Elementteil ent
spricht, der Rückseite des Halbleitersubstrates 1. Eine Vergol
dungsschicht 6 mit einem linearen Ausdehnungskoeffizienten, der
gleich dem des Substratmaterials und unterschiedlich gegenüber dem
der Au-PHS 7 ist, ist auf den Teilen der Unterseite des
Halbleitersubstrates gebildet, die nicht dem elementbildenden Teil
entsprechen. Die Vergoldungsschicht 6 wird durch ein
Dispersionsmedium 6a erzielt, das etwa Si oder C und das Ver
goldungsmetall 6b wie Au dispergiert in einem
Zusammensetzungsverhältnis von etwa 7 : 3-4 : 1 aufweist.
Im folgenden wird ein Verfahren zur Herstellung der Einrichtung
nach Fig. 1 beschrieben.
Ein Elementteil 2, der etwa einen FET aufweist, wird in einem vor
bestimmten Gebiet der Vorderseite des Halbleitersubstrates 1 er
zeugt, und Durchgangslöcher 3 werden in dessen Nachbarschaft er
zeugt. Eine Metallschicht 3a wird durch Beschichten (etwa Vergol
den) in den Durchgangslöchern 3 erzeugt, und danach wird das Halb
leitersubstrat auf seiner Rückseite poliert, bis die Dicke des
Substrates etwa 30 µm beträgt, so daß die Bodenfläche der Vergol
dungsschicht 3a im Durchgangsloch 3 zur Rückseite des GaAs-Sub
strates 1 hin freigelegt ist. Eine Fotoresistschicht 5 von etwa
50 µm Dicke wird selektiv auf einem Teil der Rückseite des Substrates
1 erzeugt und bedeckt Teile, die dem Elementteil 2 und den Durch
gangslöchern 3 entsprechen (Fig. 5(a)).
Danach werden Au-Si oder Au-C-Dispersions-Vergoldungsschichten 6
von etwa 40 µm Dicke auf die Rückseite des Substrates durch Dis
persionsvergolden unter Nutzung der Fotoresistschicht 5 als Maske
erzeugt, und danach wird die Fotoresistschicht 5 entfernt (Fig.
5(b)). Das Dispersionsvergolden wird mit einem in Vergoldungslö
sung gelösten und kräftig gemischten Dispersionsmedium ausgeführt.
Damit wird eine Dispersionsvergoldungsschicht, die das Dispersi
onsmedium und das Vergoldungsmetall enthält, erzeugt.
Nachfolgend werden zweite Fotoresistschichten 55 nur auf der Di
spersionsvergoldungsschicht 6 erzeugt, und unter Nutzung dieser
als Maske wird eine PHS aus einer Au-Vergoldungsschicht von etwa
40 µm Dicke durch selektives elektrolytisches Vergolden in einem
hohlen Teil erzeugt, wo die Fotoresistschicht 5 entfernt ist
(Fig. 5(c)).
Danach werden die zweiten Fotoresistschichten 55 entfernt und die
Rückseite des Substrates 1 wird wieder poliert, um sie abzufla
chen, und danach wird durch Teilen in Halbleiterchips durch Zer
schneiden oder Trennen durch Ätzen eine Halbleitereinrichtung ge
halten (Fig. 5(d)).
Bei dieser Ausführungsform wird eine Au-PHS 7 nur auf dem Teil der
Rückseite des Halbleitersubstrates 1 erhalten, der dem wärmeerzeu
genden Teil des Chips entspricht, d. h. auf dem dem Elementteil 2
und dem Durchgangsloch 3 entsprechenden Teil, und Vergoldungs
schichten 6, in denen das Si oder C aufweisende Dispersionsmedium
6a und das Au aufweisende Vergoldungsmetall 6b in einem Verhältnis
von etwa 7 : 3-4 : 1 dispergiert sind, werden so gebildet, daß im
Substrat keine thermische Spannung erzeugt wird.
Dieser Aufbau verringert die Spannung zwischen dem Substrat 1 und
der PHS 7 und die Krümmung des Chips, da der lineare
Ausdehnungskoeffizient bei Normaltemperatur für GaAs 6, für Au
14,2, für Si 2,6 und für C 3,1 beträgt. Im Ergebnis dessen ist
eine Vergrößerung der Chipfläche ohne Verschlechterung der
Abstrahlungscharakteristik möglich.
Fig. 2 zeigt eine Halbleitereinrichtung nach einer zweiten Aus
führungsform. Bei dieser zweiten Ausführungsform weist das Vergol
dungs- bzw. Beschichtungsmetall 6b Ni (Ausdehnungskoeffizient 13,4) auf,
und das Verhältnis zwischen dem Dispersionsmedium 6a und dem Be
schichtungsmetall 6b ist etwa 7 : 3. In diesem Falle wird jedoch
zur Verringerung der Leitungsverluste einer Mikrostreifenleitung
auf dem GaAs-Substrat 1 eine erste Au-Vergoldungsschicht 4 von
etwa 1-2 µm Dicke mit guter elektrischer Leitfähigkeit zwischen
der Dispersions-Beschichtungsschicht 6 und der Rückseite des GaAs-
Substrates 1 angeordnet. Des weiteren wird zur Verbesserung der
Haftung mit dem Au-Sn-Lot beim Bonden der Unterlage eine zweite
Au-Vergoldungsschicht 8 von etwa 1-2 µm Dicke auf der Unterseite
der Dispersions-Beschichtungsschicht 6 angeordnet.
Im folgenden wird eine Beschreibung des Herstellungsverfahrens ge
geben.
Ein Elementteil 2 wie ein FET wird in einem vorbestimmten Gebiet
auf der vorderen Oberfläche des Halbleitersubstrates 1 erzeugt,
und Durchgangslöcher 3 werden in der Nähe des Elementteils 2 er
zeugt. Danach wird das Halbleitersubstrat auf seiner Rückseite po
liert, bis die Dicke des Substrates etwa 30 µm beträgt, so daß die
Bodenfläche der Vergoldungsschicht 3a im Durchgangsloch 3 nach au
ßen hin freigelegt ist. Danach wird eine erste Au-Vergoldungs
schicht 4 von etwa 1-2 µm Dicke durch Vergolden aufgebracht. Da
nach wird eine Fotoresistschicht 5 von etwa 40 µm Dicke selektiv
auf einem Teil der Rückseite des Substrates erzeugt, so daß sie
die dem Elementteil 2 und dem Durchgangsloch 3 entsprechenden
Teile bedeckt (Fig. 6(a)).
Danach wird, ähnlich zu dem in Fig. 5(b) und 5(c) der ersten
Ausführungsform gezeigten Prozeß, eine Dispersions-Beschichtungs
schicht 6 (Fig. 6(b)), eine Fotoresistschicht 55 und eine Au-Ver
goldungs-PHS 7 (Fig. 6(c)) erzeugt. Hier enthält die Dispersions-
Beschichtungsschicht 6 Ni-Si oder Ni-C.
Nach Entfernung der Fotoresistschicht 55 wird die Oberfläche des
GaAs-Substrates 1 poliert, um sie abzuflachen, und danach wird
eine zweite Au-Vergoldungsschicht 8 von etwa 1-2 µm Dicke er
zeugt, und ein maschinelles Zerschneiden oder Teilen durch Ätzen
wird ausgeführt, wodurch Halbleiterchips, wie in Fig. 2 gezeigt,
erhalten werden (Fig. 6(d)).
Fig. 3 zeigt eine Halbleitereinrichtung der dritten Ausführungs
form. Diese dritte Ausführungsform unterscheidet sich von der
zweiten Ausführungsform nur darin, daß das Beschichtungsmetall 6b
Cu (linearer Ausdehnungskoeffizient 16,5) aufweist, und daß das Zu
sammensetzungsverhältnis zwischen dem Dispersionsmedium 6a und dem
Beschichtungsmetall 6b etwa 4 : 1-5 : 1 beträgt. Bei dieser dritten
Ausführungsform kann, da der elektrische Widerstand der
Dispersions-Beschichtungsschicht 6 kleiner als bei der zweiten
Ausführungsform ist, auf die erste Au-Vergoldungsschicht 4 zur
Verringerung der Leitungsverluste der Mikrostreifenleitung ver
zichtet werden.
Beim Verfahren zur Herstellung dieser dritten Ausführungsform wird
der Schritt des Erzeugens der ersten Au-Vergoldungsschicht 4 im
Prozeß nach Fig. 6(a) weggelassen.
Fig. 4 zeigt eine Halbleitereinrichtung nach einer vierten
Ausführungsform. Diese vierte Ausführungsform unterscheidet sich
von der zweiten Ausführungsform nur darin, daß die
Dispersionsbeschichtung 6 durch die mehrschichtige Schicht 66
ersetzt wird, die einen laminierten ersten und zweiten Metallfilm
aufweist, so daß die durch das Substratmaterial 1 erzeugte
Spannung vernichtet wird. Hier wird für die erste Metallschicht
66a Mo (linearer Ausdehnungskoeffizient 3,7) und für die zweite
Metallschicht 66b Ni (linearer Ausdehnungskoeffizient 13,4)
verwendet. Anstelle der Mo-Schicht kann auch eine W- oder WSi-
Schicht verwendet werden.
Beim Verfahren zur Herstellung dieser vierten Ausführungsform
werden im Prozeß nach Fig. 6(b) alternativ die erste und zweite
Metallschicht erzeugt.
Bei der oben beschriebenen Ausführungsform wird das Einfügen
(Vergraben) der Au-PHS durch selektives Vergolden ausgeführt, es
kann aber auch elektrolytisches Positiv/Negativ-Umkehrbeschichten
ausgeführt werden. Dieses Beschichten wird unter umgekehrter
Polarität der angelegten Spannung nach einem vorgegebenen Zeitplan
bei einer elektrolytischen Beschichtung ausgeführt. Die Erzeugung
der Metallschicht durch Beschichten und die Entfernung der
Metallschicht durch Auflösen werden abwechselnd ausgeführt, und es
ist festzustellen, daß das Auflösen in einem hohlen Teil der zu
vergoldenden Oberfläche schwieriger auszuführen ist, als im
flachen Abschnitt. Wenn das Einfügen (Vergraben) der Au-PHS unter
Nutzung dieses Umstandes ausgeführt wird, kann auf die Fotoresist-
Maske 55 verzichtet werden.
Bei der beschriebenen Ausführungsform wird ein Au-Vergolden
verwendet, um die PHS 7 zu erzeugen, es können aber auch andere
Metalle oder Legierungen mit hoher thermischer Leitfähigkeit, wie
etwa Cu, verwendet werden. Des weiteren können anstelle eines GaAs-
Substrates ein Si-Substrat, ein InP-Substrat, oder eines, bei dem
eine GaAs-Schicht epitaxial auf einem Si-Substrat aufgewachsen
ist, verwendet werden. Weiterhin können anstelle von Si oder C
als Dispersionsmedium SiO, SiO2, SiC, Si3N4 oder Diamant verwendet
werden.
Wie aus der vorangehenden Beschreibung deutlich wird,
entspannt der Aufbau entsprechend den Ausführungsformen der Erfindung
die thermische Spannung zwischen dem Halbleitersubstrat und der
wärmeableitenden Elektrode (plattierten Wärmeableitung) auf der
Rückseite, wodurch eine Krümmung des Chips verhindert und eine
Verschlechterung der Wärmeabstrahlung vermindert wird. Dies ermög
licht die Erzeugung großflächiger Chips mit guten
Charakteristiken.
Claims (9)
1. Hochfrequenz- und Hochleistungshalbleitereinrichtung mit
einem Halbleitersubstrat (1) mit einem Elementteil (2) auf seiner Vorderseite,
einer wärmeabstrahlenden Metallschicht (7), die die im Elementteil erzeugte Wärme abstrahlt,
wobei die wärmeabstrahlende Metallschicht auf einem ersten Teil der Rückseite des Halbleitersubstrates (1), der dem Elementteil (2) gegenüberliegt, angeordnet ist, gekennzeichnet durch eine Dispersions- oder laminierte Beschichtungs- Schicht (6) mit einem linearen Ausdehnungskoeffizienten gleich dem des Substratmaterials und unterschiedlich von dem der wärmeabstrahlenden Metallschicht, die auf einem zweiten, dem ersten Teil benachbarten Teil der Rückseite des Halbleitersubstrates (1) angeordnet ist.
einem Halbleitersubstrat (1) mit einem Elementteil (2) auf seiner Vorderseite,
einer wärmeabstrahlenden Metallschicht (7), die die im Elementteil erzeugte Wärme abstrahlt,
wobei die wärmeabstrahlende Metallschicht auf einem ersten Teil der Rückseite des Halbleitersubstrates (1), der dem Elementteil (2) gegenüberliegt, angeordnet ist, gekennzeichnet durch eine Dispersions- oder laminierte Beschichtungs- Schicht (6) mit einem linearen Ausdehnungskoeffizienten gleich dem des Substratmaterials und unterschiedlich von dem der wärmeabstrahlenden Metallschicht, die auf einem zweiten, dem ersten Teil benachbarten Teil der Rückseite des Halbleitersubstrates (1) angeordnet ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß das Halbleitersubstrat (1) ein GaAs-Substrat
ist, daß die Schicht (6) eine Dispersions-Beschichtungsschicht mit
Ni dispergiert in Si oder C ist, und daß Au-Schichten von etwa 1-2 µm
Dicke zwischen der Dispersions-Beschichtungsschicht (6) und
dem Substrat (1) und auf der der Vorderseite des Substrates
entgegengesetzten Substratoberfläche angeordnet sind.
3. Halbleitereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß das Halbleitersubstrat (1) ein GaAs-Substrat
ist, daß die Schicht (6) eine Dispersion-Beschichtungschicht ist,
bei der Kupfer in Si oder C dispergiert ist, und daß eine Au-
Schicht von etwa 1-2 µm Dicke auf der der Vorderseite des
Substrates entgegengesetzten Substratoberfläche angeordnet ist.
4. Halbleitereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Schicht (6) eine Dispersions-
Vergoldungsschicht mit Au dispergiert in Si oder C ist.
5. Halbleitereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Schicht (6) eine laminierte erste und
zweite Metallschicht (66a, 66b) unterschiedlicher Art aufweist,
wobei die erste und zweite Metallschicht unterschiedlicher Art mit
dem Halbleitersubstrat thermische Spannungen in entgegengesetzter Richtung
erzeugen.
6. Halbleitereinrichtung nach Anspruch 5, dadurch
gekennzeichnet, daß das Halbleitersubstrat (1) ein GaAs-Substrat
ist, daß die erste Metallschicht (66a) Molybdän, Wolfram oder
Wolframsilicid aufweist, und daß die zweite Metallschicht (66b)
Nickel aufweist.
7. Verfahren zur Herstellung einer Halbleitereinrichtung
nach einem der Ansprüche 1-6, mit den Schritten
selektives Bilden eines Fotoresists auf einem Teil der Rückseite des Halbleitersubstrates unter Bedeckung eines Teiles, der dem Elementteil auf der Vorderseite des Halbleitersubstrates entspricht,
selektives Ausführen einer Beschichtung unter Nutzung des Fotoresists als Maske zur Erzeugung einer Beschichtungsschicht,
Entfernen der Fotoresistmaske und anschließendes Einfügen der wärmeabstrahlenden Metallschicht in den dem Elementteil entsprechenden Teil durch selektives Beschichten oder Positiv/Negativ-Umkehrbeschichten und
Abflachen der Rückseite des Halbleitersubstrates durch Polieren.
selektives Bilden eines Fotoresists auf einem Teil der Rückseite des Halbleitersubstrates unter Bedeckung eines Teiles, der dem Elementteil auf der Vorderseite des Halbleitersubstrates entspricht,
selektives Ausführen einer Beschichtung unter Nutzung des Fotoresists als Maske zur Erzeugung einer Beschichtungsschicht,
Entfernen der Fotoresistmaske und anschließendes Einfügen der wärmeabstrahlenden Metallschicht in den dem Elementteil entsprechenden Teil durch selektives Beschichten oder Positiv/Negativ-Umkehrbeschichten und
Abflachen der Rückseite des Halbleitersubstrates durch Polieren.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß vor
der Bildung einer Fotoresistmaske auf der Rückseite des
Halbleitersubstrates eine erste Au-Vergoldungsschicht erzeugt wird
und nach dem Abflachen auf der gesamten Oberfläche des Halblei
tersubstrates eine zweite Au-Vergoldungsschicht erzeugt wird.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß
im Schritt des selektiven Beschichtens eine erste Metallschicht
mit einem größeren linearen Ausdehnungskoeffizienten als dem des
Halbleitersubstrates und eine zweite Metallschicht mit einem kleineren
linearen Ausdehnungskoeffizienten als dem des Halbleitersubstrates
erzeugt wird.
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