JPH0618242B2 - ハイブリツド集積回路 - Google Patents

ハイブリツド集積回路

Info

Publication number
JPH0618242B2
JPH0618242B2 JP61281107A JP28110786A JPH0618242B2 JP H0618242 B2 JPH0618242 B2 JP H0618242B2 JP 61281107 A JP61281107 A JP 61281107A JP 28110786 A JP28110786 A JP 28110786A JP H0618242 B2 JPH0618242 B2 JP H0618242B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor chip
hic
alumina
alumina substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61281107A
Other languages
English (en)
Other versions
JPS63133555A (ja
Inventor
博之 長尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP61281107A priority Critical patent/JPH0618242B2/ja
Publication of JPS63133555A publication Critical patent/JPS63133555A/ja
Publication of JPH0618242B2 publication Critical patent/JPH0618242B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0201Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はハイブリッド集積回路(以下、HICという)
に関し、特に回路上にある半導体チップの放熱効果をよ
くして安定な高出力を得る高出力用HICに関する。
〔従来の技術〕
従来、この種の高出力用HICの基板としては、ベリリ
ア基板が使用され、アルミナ基板のHICよりは高出力
が得られていた。一方、ベリリア基板は公害、デリバリ
ー等の問題があるため、アルミナ基板の回路上の半導体
チップマウント位置にモリブデン板のようなものを敷い
て放熱を助けていた。
第2図は従来のHICの構造の一例を示す断面図であ
る。この従来例は、表面に回路配線パターン1、裏面に
メタライズ金属層3をもったベリリア基板12を用いて
おり、この基板12上の回路パターン1の金属層上にシ
リコンバイポーラトランジスタなどの半導体チップ5を
設け、ソルダー4により結合している。この半導体チッ
プ5と回路配線パターン1とはワイヤ6により接続され
ている。
〔発明が解決しようとする問題点〕
上述した従来のベリリア基板12は、ベリリウムの公害
やその処理に費用がかかるため、入手が困難になり、特
別なものを除き、生産されなくなった。
一方、アルミナ基板上にモリブデン板のような仮放熱板
を設け、この仮放熱板の上に半導体チップをマウントす
る方法は、 i) 放熱効果に限界があり、実際には効果がうすい、 ii) マウント作業が2回あり、マウント材の選定がむ
つかしく、信頼度に欠ける、 iii)チップと回路パターン上にボンデング部とのワイヤ
ーボンデングがむつかしい、 iv) 高価になる、などの欠点がある。
本発明の目的は、このような欠点を除き、基板の穴部に
金属片部を設けることにより、基板上で発生した熱を効
率よく放散させ、しかも安価に構成できるHICを提供
することにある。
〔問題点を解決するための手段〕
本発明のHICの構成は、アルミナ基板上に設けられた
半導体チップの搭載位置の下にこの基板裏面から前記半
導体チップの搭載部分よりひと回り大きい凹形の穴を設
け、この穴に挿入される大きさでアルミナと同等の熱膨
張率を有するモリブデン等の放熱金属片を接合し、前記
半導体チップからの熱を前記放熱金属片からパッケージ
へ効率よく放散させたことを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図(a),(b)は本発明の一実施例の縦断面図と
平面図である。アルミナ基板2上の配線パターン1の半
導体チップ5をマウントする部分の直下に、この基板2
の裏面から、この部分よりもひと回り大きい穴8をあけ
たものを用いる。
この穴あけは、アルミナ基板形成後、この基板の表面に
所定の位置にレーザー加工により穴形成をする方法と、
アルミナ基板を形成するする際、あらかじめ穴形成を行
う金型を作って、基板の裏面の所定の位置に穴がある状
態で焼結成形を行い、これを基板として使用し回路パタ
ーニグをする方法とあるが、後者が安価である。
この基板2の裏面の穴8の底面に、モリブデン板等の金
属片7を活性化合金法、すなわちTi−Agのロー材を
用いてHガス中で高温ロー付する方法で接着材層9を
設けて接着し、その裏面を研磨後、アルミナ基板2の
表,裏面を印刷法によりパターニングする。この場合、
厚膜HIC,薄膜HICとも回路パターン、裏面コーテ
ング方法には違いがあるが、各々のパターン、コーテン
グ法をとることが出来る。
この穴8の深さは、アルミナ基板2の厚さが薄い方が放
熱効果が大きいが、基板強度を考えて従来の基板の厚さ
(0.635μtがHICでよく使われる)の1/3〜
1/4程度が適当である。
通常、マイクロ波用HICでは、シリコンバイポーラト
ランジスタが用いられるので、この半導体チップ5の裏
面のコレクタは接地できない。このためアルミナ基板は
絶縁体としても有効である。
このHICは、パッケージ(図示せず)に保持される
が、半導体チップ5からアルミナ基板2、金属片7を介
してパッケージのベースに効率よく熱方散を行うことが
できる。
〔発明の効果〕
以上説明したように本発明は、アルミナ基板の半導体チ
ップを直下にモリブデンなどの金属を放熱体として使用
しアルミナ基板に金属が部分的に融合しているHIC用
アルミナ基板をHICの製品、特に熱設計を必要とする
800MHZ〜1.5GHZ帯の増幅器などの高出力用
のHICにベリリア基板を使用したHICに代って使用
することができる。このようなアルミナ基板を用いた場
合、ベリリア基板を用いた同一のマイクロ波増幅器用H
ICに比べて基板コストが約1/10と安価になり、特
性面の優劣はみとめられなかった。
【図面の簡単な説明】
第1図(a),(b)は本発明の一実施例のハイブリッ
ドICのアルミナ基板の縦断面図およびその平面図、第
2図は従来のハイブリッドICの基板の一例の断面図で
ある。 1……回路配線パターン、2……基板、3……メタライ
ズ金属層、4……ソルダー、5……半導体チップ、6…
…ワイヤ、7……金属片、8……基板裏面にある穴、9
……接着剤層、12……ベリリア基板。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】アルミナ基板上に設けられた半導体チップ
    の搭載位置の下にこの基板裏面から前記半導体チップの
    搭載部分よりひと回り大きい凹形の穴を設け、この穴に
    挿入される大きさでアルミナと同等の熱膨張率を有する
    モリブデン等の放熱金属片を接合し、前記半導体チップ
    からの熱を前記放熱金属片からパッケージへ効率よく放
    散させたことを特徴とするハイブリッド集積回路。
JP61281107A 1986-11-25 1986-11-25 ハイブリツド集積回路 Expired - Lifetime JPH0618242B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61281107A JPH0618242B2 (ja) 1986-11-25 1986-11-25 ハイブリツド集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61281107A JPH0618242B2 (ja) 1986-11-25 1986-11-25 ハイブリツド集積回路

Publications (2)

Publication Number Publication Date
JPS63133555A JPS63133555A (ja) 1988-06-06
JPH0618242B2 true JPH0618242B2 (ja) 1994-03-09

Family

ID=17634447

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61281107A Expired - Lifetime JPH0618242B2 (ja) 1986-11-25 1986-11-25 ハイブリツド集積回路

Country Status (1)

Country Link
JP (1) JPH0618242B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4907067A (en) * 1988-05-11 1990-03-06 Texas Instruments Incorporated Thermally efficient power device package
US5216283A (en) * 1990-05-03 1993-06-01 Motorola, Inc. Semiconductor device having an insertable heat sink and method for mounting the same
JP2505065B2 (ja) * 1990-10-04 1996-06-05 三菱電機株式会社 半導体装置およびその製造方法
JP5791344B2 (ja) * 2011-04-18 2015-10-07 京セラ株式会社 撮像素子搭載用部材および撮像装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5381957A (en) * 1976-12-27 1978-07-19 Fujitsu Ltd Multilyer ceramic board with heat sink

Also Published As

Publication number Publication date
JPS63133555A (ja) 1988-06-06

Similar Documents

Publication Publication Date Title
JPS61502294A (ja) 高密度icモジュ−ルアセンブリ
JPH02271558A (ja) 半導体装置及びその製造方法
JPH0618242B2 (ja) ハイブリツド集積回路
JP2735912B2 (ja) インバータ装置
JP3387221B2 (ja) 半導体用高熱伝導性セラミックスパッケージ
JP3018789B2 (ja) 半導体装置
JP3421137B2 (ja) ベアチップの搭載構造及び放熱板
JPS63271944A (ja) 半導体装置
JP2526515B2 (ja) 半導体装置
JPH03174749A (ja) 半導体装置
JP2000286292A (ja) 支持体にろう付けされる電力部品とその取付け方法
JP2736161B2 (ja) 半導体装置
JP2735920B2 (ja) インバータ装置
JPH07235633A (ja) マルチチップモジュール
JP2962575B2 (ja) 半導体装置
JP2521624Y2 (ja) 半導体装置
JPH08264910A (ja) 放熱板付きプリント配線板の作製方法及びプリント配線板へのハイパワー部品の実装方法
JPH0513023Y2 (ja)
JPH0555398A (ja) 半導体装置
JPH0755003Y2 (ja) 半導体素子用セラミックパッケージ
JPH043505Y2 (ja)
JPS6184043A (ja) プラグインパツケ−ジ
JPH03171744A (ja) 半導体装置及びその製造方法
JP2845634B2 (ja) セラミックパッケージ
JPH03268439A (ja) 半導体装置の実装構造及び実装方法