JPH0777265B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0777265B2 JPH0777265B2 JP26843887A JP26843887A JPH0777265B2 JP H0777265 B2 JPH0777265 B2 JP H0777265B2 JP 26843887 A JP26843887 A JP 26843887A JP 26843887 A JP26843887 A JP 26843887A JP H0777265 B2 JPH0777265 B2 JP H0777265B2
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- Japan
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- metal layer
- scribe line
- semiconductor substrate
- photoresist pattern
- semiconductor device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、特にプレー
ティッドヒートシンクの形成方法に関するものである。
ティッドヒートシンクの形成方法に関するものである。
第２図（ａ）〜（ｅ）は従来の半導体装置におけるプレ
ーティッドヒートシンク（以下PHSと称する）の主要製
造工程を示す断面図である。
ーティッドヒートシンク（以下PHSと称する）の主要製
造工程を示す断面図である。
第２図において、１は半導体基板、２は配線パターン、
３はバイアホール、3aは第１金属層、５は第２金属層、
5aは前記第２金属層５の突起部、44はスクライブライン
フォトレジストパターン、55はメッキ給電金属層であ
る。
３はバイアホール、3aは第１金属層、５は第２金属層、
5aは前記第２金属層５の突起部、44はスクライブライン
フォトレジストパターン、55はメッキ給電金属層であ
る。
第３図は、第２図（ｄ）の工程における問題点を示した
主要部の拡大断面図で、5bは前記スクライブラインフォ
トレジストパターン44下への第２金属層５のまわり込み
成長部であり、その他の符号は第２図中の符号と同一部
分をそれぞれ示している。
主要部の拡大断面図で、5bは前記スクライブラインフォ
トレジストパターン44下への第２金属層５のまわり込み
成長部であり、その他の符号は第２図中の符号と同一部
分をそれぞれ示している。
次に製造工程について説明する。
まず、第２図（ａ）に示すように、半導体基板１の第１
の面上に配線パターン２を形成し、さらにバイアホール
３を湿式エッチング等によってあけ、このバイアホール
３の凹部に電界メッキ等によって第１金属層3aを形成す
る。次に、第２図（ｂ）に示すように、半導体基板１の
第１の面とは反対側の第２の面（以下、第１の面を表
面，第２の面を裏面と称する。）に研磨・湿式エッチン
グを順次施し、バイアホール３の底部に相当する第１金
属層3aの一部分を半導体基板１の裏面側に露出させる。
次に、第２図（ｃ）に示すように、半導体基板１の裏面
上に蒸着または無電解メッキ等によってメッキ給電金属
層55を形成し、さらに写真製版によりスクライブライン
フォトレジストパターン44をパターニングする。続い
て、第２図（ｄ）に示すように、スクライブラインフォ
トレジストパターン44をマスクとして電解メッキを行
い、第２金属層５を形成し、その後、スクライブライン
フォトレジストパターン44を除去し、エッチングまたは
ダイシングによってチップ分離を行って、第２図（ｅ）
にその外観を示すような半導体装置を得る。
の面上に配線パターン２を形成し、さらにバイアホール
３を湿式エッチング等によってあけ、このバイアホール
３の凹部に電界メッキ等によって第１金属層3aを形成す
る。次に、第２図（ｂ）に示すように、半導体基板１の
第１の面とは反対側の第２の面（以下、第１の面を表
面，第２の面を裏面と称する。）に研磨・湿式エッチン
グを順次施し、バイアホール３の底部に相当する第１金
属層3aの一部分を半導体基板１の裏面側に露出させる。
次に、第２図（ｃ）に示すように、半導体基板１の裏面
上に蒸着または無電解メッキ等によってメッキ給電金属
層55を形成し、さらに写真製版によりスクライブライン
フォトレジストパターン44をパターニングする。続い
て、第２図（ｄ）に示すように、スクライブラインフォ
トレジストパターン44をマスクとして電解メッキを行
い、第２金属層５を形成し、その後、スクライブライン
フォトレジストパターン44を除去し、エッチングまたは
ダイシングによってチップ分離を行って、第２図（ｅ）
にその外観を示すような半導体装置を得る。
以上の工程によって製造された半導体装置において、バ
イアホール3,このバイアホール３の凹部に形成した第１
金属層3aおよび第２金属層５は、半導体基板１の表面側
に形成した配線パターン２から裏面側への接地効果，並
びに放熱体としての効果を有する。前記放熱体としての
効果を充分に発揮させるため、半導体基板１の厚みは研
磨・エッチングにより薄く調整され、また、チップ強度
を得るため、第２金属層５は電解メッキにより厚く形成
される。このような厚メッキ放熱体構造は、PHS構造と
呼ばれ、主に高出力電界効果トランジスタに用いられて
いる。
イアホール3,このバイアホール３の凹部に形成した第１
金属層3aおよび第２金属層５は、半導体基板１の表面側
に形成した配線パターン２から裏面側への接地効果，並
びに放熱体としての効果を有する。前記放熱体としての
効果を充分に発揮させるため、半導体基板１の厚みは研
磨・エッチングにより薄く調整され、また、チップ強度
を得るため、第２金属層５は電解メッキにより厚く形成
される。このような厚メッキ放熱体構造は、PHS構造と
呼ばれ、主に高出力電界効果トランジスタに用いられて
いる。
従来の半導体装置の製造方法では、第３図に示すよう
に、第２金属層５の形成工程（第２図（ｄ）の工程）に
おいて、前述のごとく厚メッキを行うため、長時間処理
によるレジスト剥離部分で第２金属層５のまわり込み成
長部5bが生じ、次工程（第２図（ｅ）の工程）でチップ
分離が困難となり、かつチップ寸法も制御が困難となっ
ていた。また、バイアホール３の凹部に形成した第１金
属層3aが半導体基板の裏面側に突出した部分が第２金属
層５の突起部5aとなるため、半導体装置裏面の平坦度が
得られなかった。
に、第２金属層５の形成工程（第２図（ｄ）の工程）に
おいて、前述のごとく厚メッキを行うため、長時間処理
によるレジスト剥離部分で第２金属層５のまわり込み成
長部5bが生じ、次工程（第２図（ｅ）の工程）でチップ
分離が困難となり、かつチップ寸法も制御が困難となっ
ていた。また、バイアホール３の凹部に形成した第１金
属層3aが半導体基板の裏面側に突出した部分が第２金属
層５の突起部5aとなるため、半導体装置裏面の平坦度が
得られなかった。
以上のように、従来の半導体装置の製造方法では、チッ
プ分離が困難で、かつ歩留りが悪いばかりでなく、チッ
プ寸法やチップ裏面の平坦度の精度が悪く、したがっ
て、チップの実装を行うにあたり組立てが困難であると
いう問題点があった。
プ分離が困難で、かつ歩留りが悪いばかりでなく、チッ
プ寸法やチップ裏面の平坦度の精度が悪く、したがっ
て、チップの実装を行うにあたり組立てが困難であると
いう問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、チップ分離が容易で、かつチップ寸法，チ
ップ裏面平坦度の精度の良好な半導体装置の製造方法を
得ることを目的とする。
れたもので、チップ分離が容易で、かつチップ寸法，チ
ップ裏面平坦度の精度の良好な半導体装置の製造方法を
得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板上
に回路パターンを形成し、前記半導体基板の裏面に形成
する第２金属層形成工程前に、半導体基板裏面をスクラ
イブラインを残してエッチングすることによって、スク
ライブライン凸部を形成した後、第２金属層を形成し、
その後、第２金属層面を研磨し、前記スクライブライン
凸部の頭出しを行い、この頭出し部分よりダイシングし
てチップ分離を行うようにしたものである。
に回路パターンを形成し、前記半導体基板の裏面に形成
する第２金属層形成工程前に、半導体基板裏面をスクラ
イブラインを残してエッチングすることによって、スク
ライブライン凸部を形成した後、第２金属層を形成し、
その後、第２金属層面を研磨し、前記スクライブライン
凸部の頭出しを行い、この頭出し部分よりダイシングし
てチップ分離を行うようにしたものである。
この発明においては、エッチングによってスクライブラ
イン凸部を形成することにより、第２金属層形成時のメ
ッキの横方向成長に影響されることなしにチップ幅を制
御できる。また、第２金属層の表面研磨工程は、前記ス
クライブライン凸部の頭出しによってチップ分離を可能
にし、かつ基板裏面の第２の金属層表面が平坦化され
る。
イン凸部を形成することにより、第２金属層形成時のメ
ッキの横方向成長に影響されることなしにチップ幅を制
御できる。また、第２金属層の表面研磨工程は、前記ス
クライブライン凸部の頭出しによってチップ分離を可能
にし、かつ基板裏面の第２の金属層表面が平坦化され
る。
以下、この発明の一実施例を第１図（ａ）〜（ｅ）につ
いて説明する。
いて説明する。
第１図（ａ）〜（ｅ）はこの発明の主要製造工程を示す
断面図で、１はGaAs等の半導体基板、1aはスクライブラ
イン凸部、２は配線パターン（回路パターン）、３はバ
イアホール、3aは第１金属層、４はスクライブラインフ
ォトレジストパターン、５は第２金属層、5aは前記第２
金属層５の突起部、55はメッキ給電金属層である。
断面図で、１はGaAs等の半導体基板、1aはスクライブラ
イン凸部、２は配線パターン（回路パターン）、３はバ
イアホール、3aは第１金属層、４はスクライブラインフ
ォトレジストパターン、５は第２金属層、5aは前記第２
金属層５の突起部、55はメッキ給電金属層である。
次に製造方法について説明する。
まず、第１図（ａ）に示すように、半導体基板１上に配
線パターン２を形成し、さらに湿式エッチング等により
バイアホール３を形成し、このバイアホール３の凹部に
電解メッキ等によって第１金属層3aを形成する。次に、
基板研磨によって半導体基板１の厚みを約80〜100μｍ
とする。次に、第１図（ｂ）に示すように、半導体基板
１裏面にスクライブラインフォトレジストパターン４を
写真製版により形成し、このスクライブラインフォトレ
ジストパターン４をマスクとして半導体基板１裏面側を
約50〜70μｍ程度湿式エッチングし、バイアホール３の
凹部に形成した第１金属層3aの一部を半導体基板１の裏
面側に露出せしめると共に、スクライブラインフォトレ
ジストパターン４の下の半導体基板１部分をスクライブ
ライン凸部1aとする。次に、スクライブラインフォトレ
ジストパターン４を除去し、半導体基板１裏面側全面に
蒸着，無電解メッキ等によってメッキ給電金属層55を形
成した後、第１図（ｃ）に示すように、メッキ給電金属
層55をカソード電極として電解メッキを行い、50〜70μ
ｍ厚の第２金属層５を形成する。続いて、第１図（ｄ）
に示すように、第２金属層５面を研磨し、第２金属層５
の突起部5aを除去するとともに、スクライブライン凸部
1aの頭出しを行う。その後、スクライブライン凸部1aで
ダイシングし、チップ分離を行って、第１図（ｅ）に示
すような半導体装置を得る。
線パターン２を形成し、さらに湿式エッチング等により
バイアホール３を形成し、このバイアホール３の凹部に
電解メッキ等によって第１金属層3aを形成する。次に、
基板研磨によって半導体基板１の厚みを約80〜100μｍ
とする。次に、第１図（ｂ）に示すように、半導体基板
１裏面にスクライブラインフォトレジストパターン４を
写真製版により形成し、このスクライブラインフォトレ
ジストパターン４をマスクとして半導体基板１裏面側を
約50〜70μｍ程度湿式エッチングし、バイアホール３の
凹部に形成した第１金属層3aの一部を半導体基板１の裏
面側に露出せしめると共に、スクライブラインフォトレ
ジストパターン４の下の半導体基板１部分をスクライブ
ライン凸部1aとする。次に、スクライブラインフォトレ
ジストパターン４を除去し、半導体基板１裏面側全面に
蒸着，無電解メッキ等によってメッキ給電金属層55を形
成した後、第１図（ｃ）に示すように、メッキ給電金属
層55をカソード電極として電解メッキを行い、50〜70μ
ｍ厚の第２金属層５を形成する。続いて、第１図（ｄ）
に示すように、第２金属層５面を研磨し、第２金属層５
の突起部5aを除去するとともに、スクライブライン凸部
1aの頭出しを行う。その後、スクライブライン凸部1aで
ダイシングし、チップ分離を行って、第１図（ｅ）に示
すような半導体装置を得る。
なお、上記実施例では、バイアホール３を有する半導体
装置の製造方法について説明したが、バイアホール３を
有しない半導体装置の製造方法においても同様の効果を
有する。また、半導体基板１としてGaAsを用いた場合に
ついて説明したが、化合物半導体基板,Si基板,Si基板上
に同種または異種の半導体をエピタキシャル成長させた
基板等についても同様に適用できるものである。
装置の製造方法について説明したが、バイアホール３を
有しない半導体装置の製造方法においても同様の効果を
有する。また、半導体基板１としてGaAsを用いた場合に
ついて説明したが、化合物半導体基板,Si基板,Si基板上
に同種または異種の半導体をエピタキシャル成長させた
基板等についても同様に適用できるものである。
以上説明したように、この発明は、半導体基板の第１の
面に回路パターンを形成する工程，半導体基板の第１の
面と反対側の第２の面に、スクライブラインフォトレジ
ストパターンを形成する工程，スクライブラインフォト
レジストパターンをマスクとして半導体基板をエッチン
グし、スクライブラインフォトレジストパターン下にス
クライブライン凸部を形成する工程，スクライブライン
フォトレジストパターンを除去した後、半導体基板の第
２の面全面に厚い金属層を形成する工程，半導体基板の
第２の面に形成した厚い金属層の面を研磨して、スクラ
イブライン凸部の頭出しを行うと共に、半導体基板の第
２の面に形成した厚い金属層の面を平坦化する工程，ス
クライブライン凸部をダイシングし、チップ分離を行う
工程とからなるので、スクライブライン幅は第２金属層
の横方向成長に影響されず、したがって、チップ寸法や
チップ裏面の平坦度の精度が良好で、かつチップ分離が
容易に行え、さらに半導体装置裏面側の平坦度も得られ
るという効果がある。
面に回路パターンを形成する工程，半導体基板の第１の
面と反対側の第２の面に、スクライブラインフォトレジ
ストパターンを形成する工程，スクライブラインフォト
レジストパターンをマスクとして半導体基板をエッチン
グし、スクライブラインフォトレジストパターン下にス
クライブライン凸部を形成する工程，スクライブライン
フォトレジストパターンを除去した後、半導体基板の第
２の面全面に厚い金属層を形成する工程，半導体基板の
第２の面に形成した厚い金属層の面を研磨して、スクラ
イブライン凸部の頭出しを行うと共に、半導体基板の第
２の面に形成した厚い金属層の面を平坦化する工程，ス
クライブライン凸部をダイシングし、チップ分離を行う
工程とからなるので、スクライブライン幅は第２金属層
の横方向成長に影響されず、したがって、チップ寸法や
チップ裏面の平坦度の精度が良好で、かつチップ分離が
容易に行え、さらに半導体装置裏面側の平坦度も得られ
るという効果がある。
第１図（ａ）〜（ｅ）はこの発明の一実施例の半導体装
置の製造方法を示す主要工程断面図、第２図（ａ）〜
（ｅ）は従来の半導体装置の製造方法の主要工程を示す
断面図、第３図は、第２図（ｄ）の工程における問題点
を示した主要部の拡大断面図である。 図において、１は半導体基板、1aはスクライブライン凸
部、２は配線パターン、３はバイアホール、3aは第１金
属層、４はスクライブラインフォトレジストパターン、
５は第２金属層、5aは第２金属層の突起部、55はメッキ
給電金属層である。 なお、各図中の同一符号は同一または相当部分を示す。
置の製造方法を示す主要工程断面図、第２図（ａ）〜
（ｅ）は従来の半導体装置の製造方法の主要工程を示す
断面図、第３図は、第２図（ｄ）の工程における問題点
を示した主要部の拡大断面図である。 図において、１は半導体基板、1aはスクライブライン凸
部、２は配線パターン、３はバイアホール、3aは第１金
属層、４はスクライブラインフォトレジストパターン、
５は第２金属層、5aは第２金属層の突起部、55はメッキ
給電金属層である。 なお、各図中の同一符号は同一または相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/78 Ｌ Ｓ Ｃ
Claims (1)
- 【請求項１】半導体基板の第１の面に回路パターンを形
成する工程，前記半導体基板の第１の面と反対側の第２
の面に、スクライブラインフォトレジストパターンを形
成する工程，前記スクライブラインフォトレジストパタ
ーンをマスクとして前記半導体基板をエッチングし、前
記スクライブラインフォトレジストパターン下にスクラ
イブライン凸部を形成する工程，前記スクライブライン
フォトレジストパターンを除去した後、前記半導体基板
の第２の面全面に厚い金属層を形成する工程，前記半導
体基板の第２の面に形成した厚い金属層の面を研磨し
て、前記スクライブライン凸部の頭出しを行うと共に、
前記半導体基板の第２の面に形成した厚い金属層の面を
平坦化する工程，前記スクライブライン凸部をダイシン
グし、チップ分離を行う工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26843887A JPH0777265B2 (ja) | 1987-10-22 | 1987-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26843887A JPH0777265B2 (ja) | 1987-10-22 | 1987-10-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109754A JPH01109754A (ja) | 1989-04-26 |
| JPH0777265B2 true JPH0777265B2 (ja) | 1995-08-16 |
Family
ID=17458498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26843887A Expired - Lifetime JPH0777265B2 (ja) | 1987-10-22 | 1987-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777265B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505065B2 (ja) * | 1990-10-04 | 1996-06-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2005504445A (ja) * | 2001-10-01 | 2005-02-10 | エグシル テクノロジー リミテッド | 基板、特に半導体ウェハの加工 |
| JP5930840B2 (ja) * | 2012-05-22 | 2016-06-08 | 株式会社ディスコ | 板状物の加工方法 |
-
1987
- 1987-10-22 JP JP26843887A patent/JPH0777265B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109754A (ja) | 1989-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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