JP2576462B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に化合物半導体装置の製造方法に関する。
関し、特に化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓＦＥＴのＰＨＳ（Ｐｌａｔｅｄ
Ｈｅａｔ Ｓｉｎｋ）構造は従来から知られている。
特開昭６２−２６８１４７号公報には、このＧａＡｓＦ
ＥＴのＰＨＳ構造においてバイアホールを金メッキで埋
める際に空洞ができてしまうのを防ぐ製造方法の発明が
開示されている。
Ｈｅａｔ Ｓｉｎｋ）構造は従来から知られている。
特開昭６２−２６８１４７号公報には、このＧａＡｓＦ
ＥＴのＰＨＳ構造においてバイアホールを金メッキで埋
める際に空洞ができてしまうのを防ぐ製造方法の発明が
開示されている。
【０００３】ここで、この方法について説明する。
【０００４】図５は、特開昭６２−２６８１４７号公報
の発明による半導体装置の平面図であり、５２はソース
電極となる上部電極、５３はドレイン電極、５４はゲー
ト電極、５５はバイアホール、６０は活性層である。
の発明による半導体装置の平面図であり、５２はソース
電極となる上部電極、５３はドレイン電極、５４はゲー
ト電極、５５はバイアホール、６０は活性層である。
【０００５】図６は、図５に示した半導体装置のバイア
ホール５５における断面図であり、図６（ａ）〜（ｄ）
の順番で半導体装置の製造工程を示す。図５と同じ構成
部分には同じ参照番号を付してある。
ホール５５における断面図であり、図６（ａ）〜（ｄ）
の順番で半導体装置の製造工程を示す。図５と同じ構成
部分には同じ参照番号を付してある。
【０００６】図６（ａ）において、５１は電界効果トラ
ンジスタ（ＦＥＴ）の形成されたＧａＡｓ基板、５２は
ＧａＡｓ基板５１上に形成された金／ニッケル／金・ゲ
ルマニウム（Ａｕ／Ｎｉ／Ａｕ・Ｇｅ）の上部電極、５
５はＧａＡｓ基板５１で発生した熱を逃がすためのバイ
アホールである。
ンジスタ（ＦＥＴ）の形成されたＧａＡｓ基板、５２は
ＧａＡｓ基板５１上に形成された金／ニッケル／金・ゲ
ルマニウム（Ａｕ／Ｎｉ／Ａｕ・Ｇｅ）の上部電極、５
５はＧａＡｓ基板５１で発生した熱を逃がすためのバイ
アホールである。
【０００７】ＧａＡｓ基板５１上には複数のＦＥＴ（素
子）が形成されており、ＰＨＳ構造にした上で素子単位
に分割される。上部電極５２はＧａＡｓ基板５１上の素
子のすべてに共通化されウェハエッジまで延在してお
り、この上部電極５２をメッキ用の電極としてバイアホ
ール５５を金メッキ５６で埋める。
子）が形成されており、ＰＨＳ構造にした上で素子単位
に分割される。上部電極５２はＧａＡｓ基板５１上の素
子のすべてに共通化されウェハエッジまで延在してお
り、この上部電極５２をメッキ用の電極としてバイアホ
ール５５を金メッキ５６で埋める。
【０００８】図６（ｂ）において、ＧａＡｓ基板５１の
下面の全面にわたって通電膜５７を形成し、さらにレジ
スト５８を形成する。
下面の全面にわたって通電膜５７を形成し、さらにレジ
スト５８を形成する。
【０００９】続いて、図６（ｃ）において、通電膜５７
をメッキ用の電極としてＰＨＳ５９を形成し、最後に、
図６（ｄ）において、レジスト５８を除去する。
をメッキ用の電極としてＰＨＳ５９を形成し、最後に、
図６（ｄ）において、レジスト５８を除去する。
【００１０】
【発明が解決しようとする課題】このように、特開昭６
２−２６８１４７号公報に開示された方法によれば、バ
イアホール内部に空洞が残らないようにできる。ところ
が、特開昭６２−２６８１４７号公報に開示された方法
において、上部電極５２は図５に示したようにしかなっ
ておらず、ＧａＡｓ基板５１の上面にしかない。
２−２６８１４７号公報に開示された方法によれば、バ
イアホール内部に空洞が残らないようにできる。ところ
が、特開昭６２−２６８１４７号公報に開示された方法
において、上部電極５２は図５に示したようにしかなっ
ておらず、ＧａＡｓ基板５１の上面にしかない。
【００１１】ここで問題になるのは、現実にＧａＡｓＦ
ＥＴのＰＨＳを形成するときの状況である。従来から、
ＧａＡｓ基板５１としては厚さ５００μｍ程度のものが
用いられており、ＧａＡｓ基板５１に発生した熱を速や
かに逃がすためにＰＨＳを形成する前にＧａＡｓ基板５
１の厚さを２０〜１５０μｍ程度に薄くするようにして
いる。このＧａＡｓ基板５１を薄くする作業は、一般的
にガラス板等の補強材にＧａＡｓ基板５１の上部電極５
２側を貼り付けて、この状態でＧａＡｓ基板５１の下面
に対して研磨、エッチングを行って所望の厚さまで薄く
している。
ＥＴのＰＨＳを形成するときの状況である。従来から、
ＧａＡｓ基板５１としては厚さ５００μｍ程度のものが
用いられており、ＧａＡｓ基板５１に発生した熱を速や
かに逃がすためにＰＨＳを形成する前にＧａＡｓ基板５
１の厚さを２０〜１５０μｍ程度に薄くするようにして
いる。このＧａＡｓ基板５１を薄くする作業は、一般的
にガラス板等の補強材にＧａＡｓ基板５１の上部電極５
２側を貼り付けて、この状態でＧａＡｓ基板５１の下面
に対して研磨、エッチングを行って所望の厚さまで薄く
している。
【００１２】すなわち、この状態では上部電極５２はガ
ラス板等の補強材に貼り付けられた状態であり露出して
いない。このため、上部電極５２をメッキ用の電極とす
るための給電を行うことが大変に困難な状態になってし
まう。
ラス板等の補強材に貼り付けられた状態であり露出して
いない。このため、上部電極５２をメッキ用の電極とす
るための給電を行うことが大変に困難な状態になってし
まう。
【００１３】本発明は上記の点にかんがみてなされたも
ので、ＧａＡｓ基板を補強材に貼り付けた状態であって
も、上部電極すなわちソース電極をメッキ用の電極とし
て用いることを可能とし、バイアホール内に空洞が生じ
ないようにＰＨＳの形成ができるようにすることを目的
とする。
ので、ＧａＡｓ基板を補強材に貼り付けた状態であって
も、上部電極すなわちソース電極をメッキ用の電極とし
て用いることを可能とし、バイアホール内に空洞が生じ
ないようにＰＨＳの形成ができるようにすることを目的
とする。
【００１４】
【課題を解決するための手段】本発明は上記の目的を達
成するために、半絶縁性化合物半導体基板の表面に電界
効果トランジスタを形成し、前記半絶縁性化合物半導体
基板の表面に前記電界効果トランジスタのソース電極と
接続するように導電性の給電パッドを形成し、前記半絶
縁性化合物半導体基板の表面の全面を貼り付け材によっ
て補強材に貼り付けて固定し、前記半絶縁性化合物半導
体基板の裏面を研磨して所定の厚さにするとともに前記
ソース電極の位置に所定の大きさのバイアホールを形成
し、前記半絶縁性化合物半導体基板のうち前記給電パッ
ドを形成した部分をエッチングして前記給電パッドを露
出させ、この給電パッドの露出部分に外部から通電し、
ソース電極をメッキ用の電極として前記バイアホールを
導電金属のメッキで埋め、前記半絶縁性化合物半導体基
板の裏面の全面に裏面通電膜を形成し、この裏面通電膜
をメッキ用の電極としてＰＨＳを形成するようにした。
成するために、半絶縁性化合物半導体基板の表面に電界
効果トランジスタを形成し、前記半絶縁性化合物半導体
基板の表面に前記電界効果トランジスタのソース電極と
接続するように導電性の給電パッドを形成し、前記半絶
縁性化合物半導体基板の表面の全面を貼り付け材によっ
て補強材に貼り付けて固定し、前記半絶縁性化合物半導
体基板の裏面を研磨して所定の厚さにするとともに前記
ソース電極の位置に所定の大きさのバイアホールを形成
し、前記半絶縁性化合物半導体基板のうち前記給電パッ
ドを形成した部分をエッチングして前記給電パッドを露
出させ、この給電パッドの露出部分に外部から通電し、
ソース電極をメッキ用の電極として前記バイアホールを
導電金属のメッキで埋め、前記半絶縁性化合物半導体基
板の裏面の全面に裏面通電膜を形成し、この裏面通電膜
をメッキ用の電極としてＰＨＳを形成するようにした。
【００１５】
【作用】本発明は以上の構成によって、外部から給電パ
ッドを介して電界効果トランジスタのソース電極に通電
し、このソース電極をメッキ用の電極としてバイアホー
ルをメッキで埋め、その後に裏面通電膜をメッキ用の電
極としてＰＨＳを形成する。
ッドを介して電界効果トランジスタのソース電極に通電
し、このソース電極をメッキ用の電極としてバイアホー
ルをメッキで埋め、その後に裏面通電膜をメッキ用の電
極としてＰＨＳを形成する。
【００１６】
【実施例】以下本発明を図面に基づいて説明する。
【００１７】図１は、本発明の製造方法の一実施例によ
り製造されたＧａＡｓＦＥＴを示し、（ａ）は平面図で
あり、（ｂ）は（ａ）のＡ−Ａ断面図である。
り製造されたＧａＡｓＦＥＴを示し、（ａ）は平面図で
あり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【００１８】図１（ａ）において、２は上部電極（ソー
ス電極）、６はドレイン電極、７はゲート電極、５はバ
イアホールである。図１（ａ）では８個のＦＥＴを示し
てあるが、このすべてのＦＥＴの上部電極２は通電膜３
によって互いに接続され、さらに給電パッド４ｂに接続
されており、他の部分には絶縁膜８が形成されている。
ス電極）、６はドレイン電極、７はゲート電極、５はバ
イアホールである。図１（ａ）では８個のＦＥＴを示し
てあるが、このすべてのＦＥＴの上部電極２は通電膜３
によって互いに接続され、さらに給電パッド４ｂに接続
されており、他の部分には絶縁膜８が形成されている。
【００１９】図１（ａ）のＡ−Ａ断面では、図１（ｂ）
に示すように、ＧａＡｓ基板１上に、上部電極２、通電
膜３、絶縁膜８、給電パッド４ｂ、給電膜４ａが形成さ
れている。また、ＧａＡｓ基板１にはＧａＡｓ基板１を
貫通したバイアホール５が形成されている。
に示すように、ＧａＡｓ基板１上に、上部電極２、通電
膜３、絶縁膜８、給電パッド４ｂ、給電膜４ａが形成さ
れている。また、ＧａＡｓ基板１にはＧａＡｓ基板１を
貫通したバイアホール５が形成されている。
【００２０】ＧａＡｓ基板１は、貼り付け材９によっ
て、補強材としてのガラス板１５に貼り付けられて固定
されている。１１は給電電極であり、この給電電極１１
から給電された給電膜４ａには給電パッド４ｂ、通電膜
３、上部電極２が電気的に接続されており、上部電極２
をメッキ用の電極としてバイアホール５を金メッキ１０
で埋めてある。
て、補強材としてのガラス板１５に貼り付けられて固定
されている。１１は給電電極であり、この給電電極１１
から給電された給電膜４ａには給電パッド４ｂ、通電膜
３、上部電極２が電気的に接続されており、上部電極２
をメッキ用の電極としてバイアホール５を金メッキ１０
で埋めてある。
【００２１】図２は、図１（ａ）および（ｂ）に示した
ＧａＡｓＦＥＴの製造工程における表面の処理工程を示
す断面図であり、（ａ）は絶縁膜８を形成した図、
（ｂ）は上部電極２、通電膜３および給電膜４ａを形成
した図、（ｃ）は給電パッド４ｂを形成した図、（ｄ）
はレジスト１３を除去した図である。
ＧａＡｓＦＥＴの製造工程における表面の処理工程を示
す断面図であり、（ａ）は絶縁膜８を形成した図、
（ｂ）は上部電極２、通電膜３および給電膜４ａを形成
した図、（ｃ）は給電パッド４ｂを形成した図、（ｄ）
はレジスト１３を除去した図である。
【００２２】まず、ＧａＡｓ基板１上の全面にわたって
絶縁膜８を形成し、それから上部電極２、通電膜３、給
電膜４ａの形成予定領域以外にレジスト１２を形成して
エッチングを施す（図２（ａ））。
絶縁膜８を形成し、それから上部電極２、通電膜３、給
電膜４ａの形成予定領域以外にレジスト１２を形成して
エッチングを施す（図２（ａ））。
【００２３】次に、蒸着法によって金ゲルマニウムを厚
さ１４００Å程度、ニッケルを厚さ４００Å程度に全面
にわたって蒸着させ、上部電極２、通電膜３、給電膜４
ａを同時に形成する（図２（ｂ））。
さ１４００Å程度、ニッケルを厚さ４００Å程度に全面
にわたって蒸着させ、上部電極２、通電膜３、給電膜４
ａを同時に形成する（図２（ｂ））。
【００２４】この後、レジスト１２を除去した後に従来
どおりの方法で熱処理を行いオーミックコンタクトをと
って素子部の形成を終える。
どおりの方法で熱処理を行いオーミックコンタクトをと
って素子部の形成を終える。
【００２５】次に、給電膜４ａに少しだけかかるように
レジスト１３を形成することによって、給電膜４ａ上に
給電膜４ａの補強材となる給電パッド４ｂを形成する
（図２（ｃ））。この給電パッド４ｂは金メッキでよ
く、厚さ５μｍ程度に形成すればよい。
レジスト１３を形成することによって、給電膜４ａ上に
給電膜４ａの補強材となる給電パッド４ｂを形成する
（図２（ｃ））。この給電パッド４ｂは金メッキでよ
く、厚さ５μｍ程度に形成すればよい。
【００２６】この後、レジスト１３を除去し、図２
（ｄ）に示すようにＧａＡｓ基板１の表面の工程が完了
する。
（ｄ）に示すようにＧａＡｓ基板１の表面の工程が完了
する。
【００２７】図３は、図２（ａ）〜（ｄ）で示した工程
に続くＧａＡｓＦＥＴの製造工程における裏面の処理工
程を示す断面図であり、（ａ）はＧａＡｓ基板１をガラ
ス板１５に貼り付けるとともにバイアホール５を形成し
た図、（ｂ）は金メッキ１０を形成した図、（ｃ）はＰ
ＨＳ１８を形成した図である。
に続くＧａＡｓＦＥＴの製造工程における裏面の処理工
程を示す断面図であり、（ａ）はＧａＡｓ基板１をガラ
ス板１５に貼り付けるとともにバイアホール５を形成し
た図、（ｂ）は金メッキ１０を形成した図、（ｃ）はＰ
ＨＳ１８を形成した図である。
【００２８】図３（ａ）に示すように、ＧａＡｓ基板１
は貼り付け材９によって補強材としてのガラス板１５に
貼り付けられる。その後、ＧａＡｓ基板１の厚さが３０
μｍ程度になるまでＧａＡｓ基板１の裏面を研磨し、続
いて周知のドライエッチングまたはウェットエッチング
技術によってＧａＡｓ基板１の所定の個所にバイアホー
ル５を形成する。またこのとき、ＧａＡｓ基板１のうち
給電膜４ａの下の部分もエッチングして給電膜４ａが露
出するようにしておく。
は貼り付け材９によって補強材としてのガラス板１５に
貼り付けられる。その後、ＧａＡｓ基板１の厚さが３０
μｍ程度になるまでＧａＡｓ基板１の裏面を研磨し、続
いて周知のドライエッチングまたはウェットエッチング
技術によってＧａＡｓ基板１の所定の個所にバイアホー
ル５を形成する。またこのとき、ＧａＡｓ基板１のうち
給電膜４ａの下の部分もエッチングして給電膜４ａが露
出するようにしておく。
【００２９】次に、給電電極１１を給電膜４ａに接触さ
せることによって上部電極２に通電し、上部電極２をメ
ッキ用の電極としてバイアホール５に金メッキ１０を埋
める（図３（ｂ））。このとき金メッキ１０とＧａＡｓ
基板１の裏面との段差が少なく平坦になるようにする。
せることによって上部電極２に通電し、上部電極２をメ
ッキ用の電極としてバイアホール５に金メッキ１０を埋
める（図３（ｂ））。このとき金メッキ１０とＧａＡｓ
基板１の裏面との段差が少なく平坦になるようにする。
【００３０】次に、図３（ｃ）に示すように、ＧａＡｓ
基板１からガラス板１５までの裏面の全面にわたって裏
面通電膜１６を形成する。この裏面通電膜１６は、たと
えばチタンを厚さ５００Å程度、さらに金を厚さ２００
０Å程度形成して成る。この後レジスト１７によってＰ
ＨＳ形成のためのパターンを形成して、周知の金メッキ
技術によってＰＨＳ１８として厚さ３０μｍ程度のメッ
キを施す。この後レジスト１７を除去する。
基板１からガラス板１５までの裏面の全面にわたって裏
面通電膜１６を形成する。この裏面通電膜１６は、たと
えばチタンを厚さ５００Å程度、さらに金を厚さ２００
０Å程度形成して成る。この後レジスト１７によってＰ
ＨＳ形成のためのパターンを形成して、周知の金メッキ
技術によってＰＨＳ１８として厚さ３０μｍ程度のメッ
キを施す。この後レジスト１７を除去する。
【００３１】図４は、図３（ａ）〜（ｃ）で示した工程
に続くＧａＡｓＦＥＴの製造工程における素子分離の工
程を示す断面図であり、（ａ）は素子分離領域１９にお
いて裏面通電膜１６およびＧａＡｓ基板１を除去した
図、（ｂ）は素子分離領域１９において通電膜３および
絶縁膜８を除去した図、（ｃ）は貼り付け材９を除去し
素子単位に分離した図である。
に続くＧａＡｓＦＥＴの製造工程における素子分離の工
程を示す断面図であり、（ａ）は素子分離領域１９にお
いて裏面通電膜１６およびＧａＡｓ基板１を除去した
図、（ｂ）は素子分離領域１９において通電膜３および
絶縁膜８を除去した図、（ｃ）は貼り付け材９を除去し
素子単位に分離した図である。
【００３２】次に、図４（ａ）に示すように、ＰＨＳ１
８をマスクとして素子分離領域１９の裏面通電膜１６を
イオンミリングにより除去した後に、素子分離領域１９
のＧａＡｓ基板１を周知の技術によってエッチングす
る。
８をマスクとして素子分離領域１９の裏面通電膜１６を
イオンミリングにより除去した後に、素子分離領域１９
のＧａＡｓ基板１を周知の技術によってエッチングす
る。
【００３３】次に、図４（ｂ）に示すように、ＰＨＳ１
８をマスクとして素子分離領域１９の通電膜３および絶
縁膜８をイオンミリングによって除去する。
８をマスクとして素子分離領域１９の通電膜３および絶
縁膜８をイオンミリングによって除去する。
【００３４】最後に、従来どおりの洗浄方法によって貼
り付け材９を除去して各素子単位に分離し、半導体装置
の製造工程が完了する（図４（ｃ））。
り付け材９を除去して各素子単位に分離し、半導体装置
の製造工程が完了する（図４（ｃ））。
【００３５】なお、上記実施例はＧａＡｓＦＥＴのＰＨ
Ｓ構造について説明したが、本発明はこれに限らず、他
の化合物半導体基板のＰＨＳ構造の場合にも適用でき
る。
Ｓ構造について説明したが、本発明はこれに限らず、他
の化合物半導体基板のＰＨＳ構造の場合にも適用でき
る。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ＧａＡｓ基板をガラス板等の補強材に貼り付けた状態で
あっても、上部電極すなわちソース電極をメッキ用の電
極として用いることを可能とし、バイアホール内に空洞
が生じないようにＰＨＳの形成ができる。
ＧａＡｓ基板をガラス板等の補強材に貼り付けた状態で
あっても、上部電極すなわちソース電極をメッキ用の電
極として用いることを可能とし、バイアホール内に空洞
が生じないようにＰＨＳの形成ができる。
【図１】本発明の製造方法の一実施例により製造された
ＧａＡｓＦＥＴを示し、（ａ）は平面図であり、（ｂ）
は（ａ）のＡ−Ａ断面図である。
ＧａＡｓＦＥＴを示し、（ａ）は平面図であり、（ｂ）
は（ａ）のＡ−Ａ断面図である。
【図２】図１（ａ）および（ｂ）に示したＧａＡｓＦＥ
Ｔの製造工程における表面の処理工程を示す断面図であ
り、（ａ）は絶縁膜を形成した図、（ｂ）は上部電極、
通電膜および給電膜を形成した図、（ｃ）は給電パッド
を形成した図、（ｄ）はレジストを除去した図である。
Ｔの製造工程における表面の処理工程を示す断面図であ
り、（ａ）は絶縁膜を形成した図、（ｂ）は上部電極、
通電膜および給電膜を形成した図、（ｃ）は給電パッド
を形成した図、（ｄ）はレジストを除去した図である。
【図３】図２（ａ）〜（ｄ）で示した工程に続くＧａＡ
ｓＦＥＴの製造工程における裏面の処理工程を示す断面
図であり、（ａ）はＧａＡｓ基板をガラス板に貼り付け
るとともにバイアホールを形成した図、（ｂ）は金メッ
キを形成した図、（ｃ）はＰＨＳを形成した図である。
ｓＦＥＴの製造工程における裏面の処理工程を示す断面
図であり、（ａ）はＧａＡｓ基板をガラス板に貼り付け
るとともにバイアホールを形成した図、（ｂ）は金メッ
キを形成した図、（ｃ）はＰＨＳを形成した図である。
【図４】図３（ａ）〜（ｃ）で示した工程に続くＧａＡ
ｓＦＥＴの製造工程における素子分離の工程を示す断面
図であり、（ａ）は素子分離領域において裏面通電膜お
よびＧａＡｓ基板を除去した図、（ｂ）は素子分離領域
において通電膜および絶縁膜を除去した図、（ｃ）は貼
り付け材を除去して素子単位に分離した図である。
ｓＦＥＴの製造工程における素子分離の工程を示す断面
図であり、（ａ）は素子分離領域において裏面通電膜お
よびＧａＡｓ基板を除去した図、（ｂ）は素子分離領域
において通電膜および絶縁膜を除去した図、（ｃ）は貼
り付け材を除去して素子単位に分離した図である。
【図５】特開昭６２−２６８１４７号公報の発明による
半導体装置の平面図である。
半導体装置の平面図である。
【図６】図６は、図５に示した半導体装置のバイアホー
ルにおける断面図であり、図６（ａ）〜（ｄ）の順番で
半導体装置の製造工程を示す。
ルにおける断面図であり、図６（ａ）〜（ｄ）の順番で
半導体装置の製造工程を示す。
１ ＧａＡｓ基板 ２ 上部電極 ３ 通電膜 ４ａ 給電膜 ４ｂ 給電パッド ５ バイアホール ６ ドレイン電極 ７ ゲート電極 ８ 絶縁膜 ９ 貼り付け材 １０ 金メッキ １１ 給電電極 １２ レジスト １３ レジスト １５ ガラス板 １６ 裏面通電膜 １７ レジスト １８ ＰＨＳ １９ 素子分離領域
Claims (4)
- 【請求項１】 半絶縁性化合物半導体基板の表面に電界
効果トランジスタを形成し、 前記半絶縁性化合物半導体基板の表面に前記電界効果ト
ランジスタのソース電極と接続するように導電性の給電
パッドを形成し、 前記半絶縁性化合物半導体基板の表面の全面を貼り付け
材によって補強材に貼り付けて固定し、 前記半絶縁性化合物半導体基板の裏面を研磨して所定の
厚さにするとともに前記ソース電極の位置に所定の大き
さのバイアホールを形成し、 前記半絶縁性化合物半導体基板のうち前記給電パッドを
形成した部分をエッチングして前記給電パッドを露出さ
せ、 該給電パッドの露出部分に外部から通電し、ソース電極
をメッキ用の電極として前記バイアホールを導電金属の
メッキで埋め、 前記半絶縁性化合物半導体基板の裏面の全面に裏面通電
膜を形成し、 該裏面通電膜をメッキ用の電極としてＰＨＳを形成する
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半絶縁性化合物半導体基板がＧａＡ
ｓ基板である請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記給電パッドが金である請求項１また
は２に記載の半導体装置の製造方法。 - 【請求項４】 前記補強材がガラス板である請求項１〜
３のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29901493A JP2576462B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JPH07176543A (ja) | 1995-07-14 |
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