JPS62122279A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS62122279A JPS62122279A JP26146985A JP26146985A JPS62122279A JP S62122279 A JPS62122279 A JP S62122279A JP 26146985 A JP26146985 A JP 26146985A JP 26146985 A JP26146985 A JP 26146985A JP S62122279 A JPS62122279 A JP S62122279A
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- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタの製造方法にかかり、
超高周波動作を目的としたバイアホールＰＨ８（プレー
テッド・ヒート・シンク： Ｐｌａｔｅｄｔｌｅａｔ
５ｉｎｋ）構造を有する電界効果トランジスタの製造方
法に関する。
超高周波動作を目的としたバイアホールＰＨ８（プレー
テッド・ヒート・シンク： Ｐｌａｔｅｄｔｌｅａｔ
５ｉｎｋ）構造を有する電界効果トランジスタの製造方
法に関する。
以下、砒化ガリウム（ＧａＡｓ）ショットキ・バリア・
ゲート電界効果トランジスタ（ＧａＡｓ ＦＥＴと略称
）を例にとり説明する。Ｋｕ帯以上の高周波動作を目的
としたＧａＡｓ ＦＥＴでは、低雑音、電力用に限らず
寄生インピーダンスを極力減少させる工夫がなされてい
る。特にソース接地インダクタンスの特性に及ぼす影響
は大きく、バイアホールによる接地はワイヤリードによ
るものよりインダクタンスを小さくできることから製品
に実用されるに到っている。しかしながら、バイアホー
ル構造を有するＦ［ＥＴは、製造歩留が低いために価格
低減が難かしいという問題を抱えている。バイアホール
を有しない通常の素子に比較するとバイアホール形成の
ために半導体基板をかなり薄くする必要があり、その制
御性が低い。また、極薄ペレットの機械的強度を上げる
ためにＰＨＳ構造を成すが、長時間の選択めっきを必要
とし、これに伴う工程の不安定さが現出してくるなど製
造歩留の低下は避けられない状況にある。特に、後者の
問題である工程の不安定さについて従来例を示しながら
以下に説明する。
ゲート電界効果トランジスタ（ＧａＡｓ ＦＥＴと略称
）を例にとり説明する。Ｋｕ帯以上の高周波動作を目的
としたＧａＡｓ ＦＥＴでは、低雑音、電力用に限らず
寄生インピーダンスを極力減少させる工夫がなされてい
る。特にソース接地インダクタンスの特性に及ぼす影響
は大きく、バイアホールによる接地はワイヤリードによ
るものよりインダクタンスを小さくできることから製品
に実用されるに到っている。しかしながら、バイアホー
ル構造を有するＦ［ＥＴは、製造歩留が低いために価格
低減が難かしいという問題を抱えている。バイアホール
を有しない通常の素子に比較するとバイアホール形成の
ために半導体基板をかなり薄くする必要があり、その制
御性が低い。また、極薄ペレットの機械的強度を上げる
ためにＰＨＳ構造を成すが、長時間の選択めっきを必要
とし、これに伴う工程の不安定さが現出してくるなど製
造歩留の低下は避けられない状況にある。特に、後者の
問題である工程の不安定さについて従来例を示しながら
以下に説明する。
第３図ａは一方の主面（以下表面と称する）ソース電極
１０１．ゲート１０２．ドレイン電極１０３まで形成さ
れたＧａＡｓ半導体基板１０４（以下ＧａＡｓ基板を略
称）の断面図を示す。この基板の上記電極形成主面（表
面）の反対側主面（以下裏面と称する）を表側にして適
当な支持基板例えばシリコン基板（図示略称）に接着す
る。ラッピング、ケミカルボリジングにより板厚が約４
００μｍのＧａＡｓ基板を約３０μｍの厚さにした後、
フォトレジストによりバイアホール用マスク１０５を形
成する（図ｂ）。上記マスクはＧａＡｓ基板表面に形成
されたソース電極１０１に位置合わせされている。つい
で、リン酸系、あるいは硫酸系の溶液エッチャントによ
りＧａＡｓ基板１０４をエツチングし、ソース電極に達
するバイアホール１０６を形成する（図Ｃ）。また、こ
の工程ではペレット分離のための溝１０７もエツチング
により同時形成する。次に、ＧａＡｓ基板面に金属を全
面蒸着し、各ペレットの側面およびバイアホール内部を
メタライズし形成された金属パターン１０８を被着した
のち、各ペレット間の溝部（ダイシング領域）にフォト
レジストにより選択めっき用のマスク１０９を形成する
（図ｄ）。上記全面に蒸着した金属層を電解めっきの陰
極電極とし露出した金属パターンに約５０μｍ厚に金属
被着を施しＰＨ９用金属層１１０を形成する（図ｅ）。
１０１．ゲート１０２．ドレイン電極１０３まで形成さ
れたＧａＡｓ半導体基板１０４（以下ＧａＡｓ基板を略
称）の断面図を示す。この基板の上記電極形成主面（表
面）の反対側主面（以下裏面と称する）を表側にして適
当な支持基板例えばシリコン基板（図示略称）に接着す
る。ラッピング、ケミカルボリジングにより板厚が約４
００μｍのＧａＡｓ基板を約３０μｍの厚さにした後、
フォトレジストによりバイアホール用マスク１０５を形
成する（図ｂ）。上記マスクはＧａＡｓ基板表面に形成
されたソース電極１０１に位置合わせされている。つい
で、リン酸系、あるいは硫酸系の溶液エッチャントによ
りＧａＡｓ基板１０４をエツチングし、ソース電極に達
するバイアホール１０６を形成する（図Ｃ）。また、こ
の工程ではペレット分離のための溝１０７もエツチング
により同時形成する。次に、ＧａＡｓ基板面に金属を全
面蒸着し、各ペレットの側面およびバイアホール内部を
メタライズし形成された金属パターン１０８を被着した
のち、各ペレット間の溝部（ダイシング領域）にフォト
レジストにより選択めっき用のマスク１０９を形成する
（図ｄ）。上記全面に蒸着した金属層を電解めっきの陰
極電極とし露出した金属パターンに約５０μｍ厚に金属
被着を施しＰＨ９用金属層１１０を形成する（図ｅ）。
ついで、選択めっき用のマスク１０９を除去したのち、
ペレット間を連接している薄い金属パターン１０８をエ
ツチング除去する。
ペレット間を連接している薄い金属パターン１０８をエ
ツチング除去する。
接着剤を溶かし、支持基板からペレットを難脱させる。
しかし、上記フォトレジストで溝部を埋めておいてめっ
きを施す製造方法では溝部に形成された選択めっき用の
マスク１０９による長時間のめっきによりしばしばクラ
ックが発生し、このクラック部にめっき金属の成長が起
こる。これによりペレットの分離が困難になり、製造歩
留を低下させる。また、フォトレジストの耐薬品性が十
分でなかったり、下地との密着不良が起こりうるためで
あり、選択めっき工程にフォトレジストを使用すること
は工程の不安定をもたらす原因になっている。さらに、
バイアホール構造を有するＦＥＴの製造で注意を要する
のは、完成したペレットが取扱い易゛い構造であること
が必要である。特に、第４図に示すようなペレットでは
ＧａＡｓ基板１０４がＰＨ９用金属層１１０よりも張り
出した構造になっており、ピンセットによる取扱い時に
ＧａＡｓ基板の欠け、割れを起こしやすく歩留が著しく
低下する欠点がある。
きを施す製造方法では溝部に形成された選択めっき用の
マスク１０９による長時間のめっきによりしばしばクラ
ックが発生し、このクラック部にめっき金属の成長が起
こる。これによりペレットの分離が困難になり、製造歩
留を低下させる。また、フォトレジストの耐薬品性が十
分でなかったり、下地との密着不良が起こりうるためで
あり、選択めっき工程にフォトレジストを使用すること
は工程の不安定をもたらす原因になっている。さらに、
バイアホール構造を有するＦＥＴの製造で注意を要する
のは、完成したペレットが取扱い易゛い構造であること
が必要である。特に、第４図に示すようなペレットでは
ＧａＡｓ基板１０４がＰＨ９用金属層１１０よりも張り
出した構造になっており、ピンセットによる取扱い時に
ＧａＡｓ基板の欠け、割れを起こしやすく歩留が著しく
低下する欠点がある。
構造的にＰ ＨＳ用金属層がＧａＡｓ基板に対して十分
に張出した構造が好ましいが、畝上の製造方法では張出
しがなお不十分であり、良好な電子構造ができていると
は言えない。
に張出した構造が好ましいが、畝上の製造方法では張出
しがなお不十分であり、良好な電子構造ができていると
は言えない。
この発明は上記の欠点を除去するもので、ペレットの取
扱いが容易な構造を実現し、かつＦＥＴの製造を安定に
することにより製造歩留向上を達成するＦＥＴの製造方
法を提供することを目的とする。
扱いが容易な構造を実現し、かつＦＥＴの製造を安定に
することにより製造歩留向上を達成するＦＥＴの製造方
法を提供することを目的とする。
この発明は半導体基板の裏面にバイアホールを形成した
のち、ダイシング領域を除いてメタライズすることによ
りフォトレジストを使用しない選択めっきを可能にし、
高歩留にＰＨＳ用金属層が形成できる。また、ＰＨ３用
金属層をマスクにエツチングによりペレット分離を行な
うことにより取扱いの容易なペレット構造を実現するも
のである。
のち、ダイシング領域を除いてメタライズすることによ
りフォトレジストを使用しない選択めっきを可能にし、
高歩留にＰＨＳ用金属層が形成できる。また、ＰＨ３用
金属層をマスクにエツチングによりペレット分離を行な
うことにより取扱いの容易なペレット構造を実現するも
のである。
〔発明の実施例〕
以下、この発明の実施例を第１図および第２図を参照し
て説明する。なお、説明において従来と変わらない部分
については図面に従来と同じ符号をつけて示し説明を省
略する。
て説明する。なお、説明において従来と変わらない部分
については図面に従来と同じ符号をつけて示し説明を省
略する。
第１図ａ ＝ ｆはＦＥＴの製造工程を示す断面図であ
る。図ａに示すソース、ゲート、ドレインの各電極が形
成されたＧａＡｓ基板１０４ を接着剤の一例のプルー
フワックス（商品名）を用いて支持基台（シリコン基板
１園示省略）に接着し、ラッピング、ケミカルボリジン
グを施して約４００μｍ厚のＧａＡｓ基板を３０ μｍ
厚にする。ついで、 ＧａＡｓ基板の裏面にバイアホー
ル用にフォトレジストマスク１１を形成する。このフォ
トレジストは例えばＡＺ’ １３５０Ｊを使用し、ソー
ス電極への位置合わせは赤外線による両面マスクアライ
ナで行なう。なお、このマスクはペレット分離域の開孔
を有しない。上記マスクによってりん酸系エツチング液
（ｌｈＰｏ、 ： Ｈ２０□：）１２０＝３ ： ４
： １容積比）によりＧａＡｓ基板を３０℃にて５分間
エツチングを施し、ソース電極１０１が露出するように
バイアホール１２を形成する（図Ｃ）。次に、上記マス
クを除去し、ペレット分層のためのダイシング域を除い
てメタライズを施し金属パターン１３を形成する。すな
わち、この金属パターン１３はダイシング域に開孔２３
を備える（図ｄ）。この金属パターンは例えばプラネタ
リ−を使用したＥ−ガンにより金を１μｍ厚に蒸着し、
リフ１−オフ法で形成する。次に、ソース電極１０１
を電解めっきの陰極電極にして金属パターン１３に厚め
つきを施し層厚５０μｍのＰＨ８用金属層１４を形成す
る。
る。図ａに示すソース、ゲート、ドレインの各電極が形
成されたＧａＡｓ基板１０４ を接着剤の一例のプルー
フワックス（商品名）を用いて支持基台（シリコン基板
１園示省略）に接着し、ラッピング、ケミカルボリジン
グを施して約４００μｍ厚のＧａＡｓ基板を３０ μｍ
厚にする。ついで、 ＧａＡｓ基板の裏面にバイアホー
ル用にフォトレジストマスク１１を形成する。このフォ
トレジストは例えばＡＺ’ １３５０Ｊを使用し、ソー
ス電極への位置合わせは赤外線による両面マスクアライ
ナで行なう。なお、このマスクはペレット分離域の開孔
を有しない。上記マスクによってりん酸系エツチング液
（ｌｈＰｏ、 ： Ｈ２０□：）１２０＝３ ： ４
： １容積比）によりＧａＡｓ基板を３０℃にて５分間
エツチングを施し、ソース電極１０１が露出するように
バイアホール１２を形成する（図Ｃ）。次に、上記マス
クを除去し、ペレット分層のためのダイシング域を除い
てメタライズを施し金属パターン１３を形成する。すな
わち、この金属パターン１３はダイシング域に開孔２３
を備える（図ｄ）。この金属パターンは例えばプラネタ
リ−を使用したＥ−ガンにより金を１μｍ厚に蒸着し、
リフ１−オフ法で形成する。次に、ソース電極１０１
を電解めっきの陰極電極にして金属パターン１３に厚め
つきを施し層厚５０μｍのＰＨ８用金属層１４を形成す
る。
なお、このＰＨ５用金属［１４は金属パターン１３に設
けられている開孔２３には欠如しペレソ１〜分離の溝２
４になっている（図ｅ）。次に、上記Ｐ ＨＳ用金属層
１４をマスクにしてＧａＡｓ基板１０４にエツチングを
施してペレット分難を行なう。また、接着剤を例えば１
−リクロルエチレンで溶除しシリコン基板からペレット
を前説させる。
けられている開孔２３には欠如しペレソ１〜分離の溝２
４になっている（図ｅ）。次に、上記Ｐ ＨＳ用金属層
１４をマスクにしてＧａＡｓ基板１０４にエツチングを
施してペレット分難を行なう。また、接着剤を例えば１
−リクロルエチレンで溶除しシリコン基板からペレット
を前説させる。
叙上により完成したペレットは図ｆに示すように、Ｇａ
Ａｓ基板１０４に対してＰＨ３用金属層１４が十分張り
出した構造を備える。これはＰＨ５用金属層をマスクに
してＧａＡｓ基板にエツチングを施すので、サイドエツ
チングが十分に進むためである。
Ａｓ基板１０４に対してＰＨ３用金属層１４が十分張り
出した構造を備える。これはＰＨ５用金属層をマスクに
してＧａＡｓ基板にエツチングを施すので、サイドエツ
チングが十分に進むためである。
なお、上記実施例の図ｄによって説明される工程ではバ
イアホール内部がメタライズされ、かつ、ソース電極に
接続するように厚１μｍの厚い金属層をプラネタリ−蒸
着により形成したが、リフトオフ形成が容易な薄い金属
層であってもよい。ただこのバイアホールのように内側
面が急峻な形状の開孔に金属蒸着を施した場合、内側面
への蒸着金属層厚はきわめて小になる。例えば５００人
の層厚に金属蒸着を行なって金屑パターンを形成した場
合、第２図ａに示すように、ＧａＡｓ基板の裏面の金属
パターン３３は表面のソース電極１０１と電気的に接続
し難くなる。しかし、電解めっきを施すことによってバ
イアホールを埋め込むようにめっき金属層（ＰＨ３用金
属層）３４が成長し、やがて金属パターン１４に接続す
る。さらに電解めっきを続けると金属パターンにもめっ
き金属層が成長して第１図ｅに示すＰＨ８用金属層１４
が形成される。
イアホール内部がメタライズされ、かつ、ソース電極に
接続するように厚１μｍの厚い金属層をプラネタリ−蒸
着により形成したが、リフトオフ形成が容易な薄い金属
層であってもよい。ただこのバイアホールのように内側
面が急峻な形状の開孔に金属蒸着を施した場合、内側面
への蒸着金属層厚はきわめて小になる。例えば５００人
の層厚に金属蒸着を行なって金屑パターンを形成した場
合、第２図ａに示すように、ＧａＡｓ基板の裏面の金属
パターン３３は表面のソース電極１０１と電気的に接続
し難くなる。しかし、電解めっきを施すことによってバ
イアホールを埋め込むようにめっき金属層（ＰＨ３用金
属層）３４が成長し、やがて金属パターン１４に接続す
る。さらに電解めっきを続けると金属パターンにもめっ
き金属層が成長して第１図ｅに示すＰＨ８用金属層１４
が形成される。
叙上の如く、ＧａＡｓ基板の裏面に形成する金属パター
ンの層厚の制限を受けることなく目的となる第１図ｆに
示すＦＥＴ構造が実現できる。
ンの層厚の制限を受けることなく目的となる第１図ｆに
示すＦＥＴ構造が実現できる。
この発明によれば、半導体基板の裏面にバイアホールを
形成したのち、ダイシング領域を除いてメタライズを施
すことにより、従来フォトレジストを用いた選択めっき
が不必要となり、ＰＨ８用金属層が選択的に形成される
。このため、フォトレジス１〜を使用する工程の不安定
な点がなく、素子の製造歩留を向上させることができる
顕著な効果がある。
形成したのち、ダイシング領域を除いてメタライズを施
すことにより、従来フォトレジストを用いた選択めっき
が不必要となり、ＰＨ８用金属層が選択的に形成される
。このため、フォトレジス１〜を使用する工程の不安定
な点がなく、素子の製造歩留を向上させることができる
顕著な効果がある。
さらに、この発明で実現できるペレッ１への構造はＧａ
Ａｓ基板に対してＰＨ８用金属層が張り出しているので
ペレットの取扱いが容易である利点もある。
Ａｓ基板に対してＰＨ８用金属層が張り出しているので
ペレットの取扱いが容易である利点もある。
第１図ないし第３図はいずれもバイアホール、ＰＨ３を
有するＦＥＴの製造方法を説明する工程毎の断面図で、
第１図ａ ” ｆはこの発明の一実施例、第２図ａ、ｂ
はこの発明の別の実施例、第３図ａ〜ｅは従来例を示す
。また、第４図は従来のＦＥＴの断面図である。 １１−−−−フォトレジストマスク（バイアホール形成
用）１２−−−−バイアホール １３．３３，１０８−一一一金属パターン（メタライズ
）２３−−−一金属パターンのダイシング域の開孔１４
．１１０−−−−−−− ＰＨ５用金属層２４−−−−
ペレット分雅の溝 ３４−−−−めっき金属層 １０１．１０２，１０３−−−一ソース電極、ゲート電
極、ドレイン電極１０４−一−−ＧａＡｓ基板
有するＦＥＴの製造方法を説明する工程毎の断面図で、
第１図ａ ” ｆはこの発明の一実施例、第２図ａ、ｂ
はこの発明の別の実施例、第３図ａ〜ｅは従来例を示す
。また、第４図は従来のＦＥＴの断面図である。 １１−−−−フォトレジストマスク（バイアホール形成
用）１２−−−−バイアホール １３．３３，１０８−一一一金属パターン（メタライズ
）２３−−−一金属パターンのダイシング域の開孔１４
．１１０−−−−−−− ＰＨ５用金属層２４−−−−
ペレット分雅の溝 ３４−−−−めっき金属層 １０１．１０２，１０３−−−一ソース電極、ゲート電
極、ドレイン電極１０４−一−−ＧａＡｓ基板
Claims (1)
- 一方の主面にソース電極、ゲート電極およびドレイン電
極が形成された半導体基板を所望の厚さに薄層にする工
程と、前記半導体基板の他方の主面より前記ソース電極
に達する貫通孔を形成する工程と、前記半導体基板の他
方の主面側にペレットダイシング域を除きメタライズを
施し金属パターンを形成する工程と、前記半導体基板の
ソース電極をめっき用電極として前記金属パターンに厚
めっきを施す工程と、前記ペレットダイシング域の露出
した半導体基板にこの基板厚のエッチングを施してペレ
ットに分離する工程を含むことを特徴とする電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26146985A JPS62122279A (ja) | 1985-11-22 | 1985-11-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26146985A JPS62122279A (ja) | 1985-11-22 | 1985-11-22 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122279A true JPS62122279A (ja) | 1987-06-03 |
Family
ID=17362335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26146985A Pending JPS62122279A (ja) | 1985-11-22 | 1985-11-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122279A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2633776A1 (fr) * | 1988-07-01 | 1990-01-05 | Mitsubishi Electric Corp | Dispositif transistor a effet de champ et procede destine a sa production |
| JPH0228335A (ja) * | 1988-07-18 | 1990-01-30 | Nec Corp | モノリシック集積回路素子の製造方法 |
| US5302554A (en) * | 1992-02-06 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Method for producing semiconductor device |
| JPH0758132A (ja) * | 1993-08-17 | 1995-03-03 | Nec Corp | 半導体装置の製造方法 |
| CN102280470A (zh) * | 2010-06-10 | 2011-12-14 | 富士电机株式会社 | 半导体器件和半导体器件制造方法 |
-
1985
- 1985-11-22 JP JP26146985A patent/JPS62122279A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2633776A1 (fr) * | 1988-07-01 | 1990-01-05 | Mitsubishi Electric Corp | Dispositif transistor a effet de champ et procede destine a sa production |
| US5324981A (en) * | 1988-07-01 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor device with contact in groove |
| US5434094A (en) * | 1988-07-01 | 1995-07-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a field effect transistor |
| JPH0228335A (ja) * | 1988-07-18 | 1990-01-30 | Nec Corp | モノリシック集積回路素子の製造方法 |
| US5302554A (en) * | 1992-02-06 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Method for producing semiconductor device |
| JPH0758132A (ja) * | 1993-08-17 | 1995-03-03 | Nec Corp | 半導体装置の製造方法 |
| CN102280470A (zh) * | 2010-06-10 | 2011-12-14 | 富士电机株式会社 | 半导体器件和半导体器件制造方法 |
| JP2011258833A (ja) * | 2010-06-10 | 2011-12-22 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
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